DE4414364A1 - Taktrückgewinnung mittels einer Phasenregelschleife zur Regenerierung hochratiger digitaler Signale - Google Patents

Description

Die Erfindung betrifft ein Verfahren entsprechend dem Oberbe­ griff des Anspruchs 1 und Anordnungen zur Durchführung dieses Verfahrens.

Zur Takterzeugung für die Regenerierung digitaler Signale geeignete Phasenregelschleifen sind unter der Bezeichnung "Nachlaufsynchronisation (PLL)" im Abschnitt 27.4 von Tietze/Schenk "Halbleiter-Schaltungstechnik", 9. Auflage, Springer-Verlag, Berlin 1989, Seiten 954-967 beschrieben. Derartige Phasenregelschleifen enthalten einen Phasenverglei­ cher, der Phase und Frequenz eines Bezugssignals mit einem örtlich erzeugten Signal vergleicht und das Ergebnis über ein Tiefpaßfilter an den Eingang eines spannungsgesteuerten Oszillators abgibt, der das örtlich benötigte Signal, bei­ spielsweise ein Taktsignal, erzeugt.

Bei der hochbitratigen Übertragung, also bei Bitraten 10 Gbit/s über Lichtwellenleiter wird empfangsseitig eine Takt­ rückgewinnung benötigt, die sowohl Frequenz als auch Phase des ankommenden Bitstroms detektiert. Bei niedrigeren Bitra­ ten wird in bekannter Weise dem eingangsseitigem lichtelek­ trischen Wandler ein Fotostromverstärker nachgeschaltet, an den gegebenenfalls über einen Bandpaß der Bezugssignaleingang des Phasenvergleichers der Phasenregelschleife angeschlossen ist. Falls im ursprünglichen Signal die benötigte Taktfre­ quenz nicht vorhanden ist, wird eine Nichtlinearität, bei­ spielsweise ein Doppelweggleichrichter, zwischengeschaltet. Bei den angegebenen hohen Datenraten ist die bekannte Lösung nicht mehr anwendbar, da in diesen Fällen Phasenschwankungen zwischen Taktsignal- und Datenweg in der Größenordnung der sehr kurzen Bitdauer liegen können. Eine gewisse Abhilfe ist möglich, in dem die kritischen Signalwege dadurch verkürzt werden, daß mittels eines zweiten, um 180° zeitversetzten Phasenvergleichs zwischen Taktsignal und Datensignal ein Referenzsignal erzeugt wird. Die Differenz dieses Referenzsi­ gnals und des ersten Taktsignals kann zur Korrektur der Pha­ senlage des erzeugten Taktsignals verwendet werden. In diesem Fall ergibt sich zwar eine Verringerung der Laufzeitstörun­ gen, allerdings ist der Aufwand vergleichsweise hoch.

Die Aufgabe bei der vorliegenden Erfindung besteht also darin, das eingangs geschilderte Verfahren im Hinblick auf eine im betrachteten Frequenzbereich möglichst phasenunkriti­ sche Taktrückgewinnung weiter zu entwickeln, auch sollen sich temperatur- und/oder alterungsbedingte Laufzeitstörungen mög­ lichst wenig auswirken. Zusätzlich ist zu berücksichtigen, daß wegen der sehr hohen Bitraten und der dadurch kritischen Signalweglängen möglichst alle Schaltungskomponenten der Anordnungen zur Durchführung des erfindungsgemäßen Verfahrens in einer monolithisch integrierten Schaltung untergebracht werden können.

Die Aufgabe wird erfindungsgemäß mit vergleichsweise geringem Aufwand durch das in den Patentansprüchen 1 und 2 beschrie­ bene Verfahren und die Schaltungsanordnung nach Patentan­ spruch 4 und mit höherer Qualität bei höherem Aufwand durch das im Patentanspruch 3 beschriebene Verfahren und die Schal­ tungsanordnungen entsprechend den Patentansprüchen 5-8 ge­ löst.

Zweckmäßige Weiterbildungen der erfindungsgemäßen Schaltungs­ anordnungen sind in den Patentansprüchen 9 und 10 näher beschrieben.

Die Erfindung soll im folgenden anhand zweier in der Zeich­ nung dargestellter Ausführungsbeispiele näher erläutert wer­ den. Dabei zeigt:

Fig. 1 eine erste, besonders wenig aufwendige Schaltungsan­ ordnung zur Taktrückgewinnung entsprechend der Erfin­ dung,

Fig. 2 einen Empfänger für Gigabitraten mit einer zweiten erfindungsgemäßen Schaltungsanordnung zur Taktrückge­ winnung und

Fig. 3 ein Impulsdiagramm zu Schaltungsordnung nach Fig. 2.

Die in Fig. 1 dargestellte Schaltungsanordnung enthält einen Impulsregenerator R sowie eine Phasenregelschleife zur Takt­ rückgewinnung, die in erfindungsgemäßer Weise ergänzt ist. Mit einem Eingang DI für die empfangenen Datensignale sind ein entsprechender Eingang des Impulsregenerators R sowie der Eingangsanschluß eines Doppelweggleichrichters GR verbunden, letzter dient als nichtlineares Glied und erzeugt die im Ein­ gangssignal möglicherweise nicht vorhandene Taktlinie. Mit dem Ausgangsanschluß des Gleichrichters GR ist der Bezugssi­ gnaleingang eines als Phasenvergleicher PV verwendeten Exklu­ siv-Oder-Gatters verbunden, mit dem Ausgangsanschluß des Pha­ senvergleichers PV ist über ein erstes Tiefpaßfilter TPF1 der Steuersignaleingang eines spannungsgesteuerten Oszillators VCO verbunden, der durch das gefilterte Ausgangssignal des Exklusiv-Oder-Gatters dem Eingangssignal frequenz- und pha­ senmäßig nachgeführt wird. Das Ausgangssignal des Spannungs­ gesteuerten Oszillators VCO wird zum einem dem entsprechenden Eingang des Phasenvergleichers PV und zum anderen über einen einstellbaren ersten Phasenschieber EPS1 dem Takteingang des Impulsregenerators R zugeführt. Mit dem Ausgangsanschluß des Impulsregenerators R sind der Datensignalausgang Do und der Meßsignaleingang einer ersten Anordnung BM1 zur Bitfehlerra­ tenmessung verbunden, die ein digitales Ausgangssignal er­ zeugt. Mit dem Ausgang der Anordnung BM1 ist ein Eingang eines ersten Digital-Analog-Wandlers DAW1 verbunden, dessen Ausgangssignal über ein zweites Tiefpaßfilter TPF2 einem Steuereingang des ersten einstellbaren Phasenschiebers EPS1 zugeführt wird. Der Impulsregenerator mit der Anordnung BM1, dem ersten Digital-Analog-Wandler DAW1, dem zweiten Tiefpaß­ filter TPF2 sowie dem ersten einstellbaren Phasenschieber EPS1 stellt eine Regelschleife dar, die als Minimumregelung ausgebildet ist und die Phase des vom Oszillator VCO abgege­ benen Taktsignals so verschiebt, daß sich am Ausgang des Impulsregenerators R ein Ausgangssignal mit minimaler Bitfeh­ lerrate ergibt.

Die Fig. 2 zeigt einen Empfänger für elektrische Impulse im NRZ-Format und mit einer Datenrate von 20 Gbit/s. Dieser Emp­ fänger, der beispielsweise dem fotoelektrischen Wandler eines optischen Nachrichtenübertragungssystems für digitale Signale nachgeschaltet ist, besteht aus zwei Empfängerzweigen und vereinigt die Funktion eines Demultiplexers, der die ankom­ menden elektrischen Impulse auf zwei Kanäle aufteilt und von zwei Impulsregeneratoren, die jeweils einem dieser Kanäle zugeordnet sind. Die Takterzeugung für die Impulsregenerato­ ren unterscheidet sich dabei von der Anordnung nach der Fig. 1, so sind zwar in jedem der beiden Kanäle eine Anordnung zur Bitfehlerratenmessung mit nachgeschaltetem Digital-Analog- Wandler, ein Tiefpaßfilter und ein einstellbarer Phasenschie­ ber vorhanden, die Taktphase wird aber nicht mit einer Mini­ mum-, sondern mit einer Maximumregelung für die Bitfehlerrate in einem von der Nutzsignalregenerierung getrennten Hilfs­ zweig eingestellt. Das Taktsignal für die Nutzsignalregene­ rierung wird dabei aus dem Taktsignal des Hilfszweigs durch Phasendrehung um 90° gewonnen.

Mit dem Eingang DI für die elektrischen Impulssignale ist neben einem ersten Leistungsteiler LT1, der die ankommenden Impulssignale beispielsweise mittels eines Richtkopplers in zwei Signalfolgen aufteilt, die jeweils alle Impulse des Ein­ gangssignals enthalten, ein Eingangsanschluß des Phasenver­ gleichers PV angeschlossen. Auf die Einfügung eines Gleich­ richters GR entsprechend Fig. 1 wurde verzichtet, da die Eingangssignale bei der Schwingfrequenz des Oszillators VCO einen ausreichenden Leistungsanteil aufweisen. Entsprechend der Fig. 1 ist mit dem Ausgang des mittels eines Exklusiv- Oder-Gatters realisierten Phasenvergleichers TV über das erste Tiefpaßfilter der Steuereingang des spannungsgesteuer­ ten Oszillators VCO verbunden, der auf einer Frequenz von 10 GHz entsprechend der halben Bitrate der Eingangssignale schwingt. Mit dem Ausgang des Oszillators VCO sind ein zuge­ ordnet er Eingang des Phasenvergleichers PV, über einen ersten Phasenschieber PS1 mit einer festen Phasenverschiebung von 180° der erste einstellbare Phasenschieber EPS1 sowie direkt ein zweiter einstellbarer Phasenschieber EPS2 verbunden.

Mit den Ausgängen des ersten Leistungsteilers LT1 sind die Eingänge eines gleich aufgebauten zweiten und dritten Lei­ stungsteiler LT2, LT3 verbunden, die die ankommenden Ein­ gangssignale jeweils in zwei gleiche Signalzüge aufteilen, dabei sind mit den Ausgängen des zweiten Leistungsteilers LT2 die D-Eingänge eines ersten und eines zweiten D-Flip-Flops DFF1, DFF2 und entsprechend mit den Ausgängen des dritten Leistungsteilers LT3 die D-Eingänge eines dritten und eines vierten D-Flip-Flops DFF3, DFF4 verbunden. Das erste und dritte D-Flip-Flop DFF1, DFF3 sind die Impulsregeneratoren für das Nutzsignal, während das zweite und das vierte D-Flip- Flop DFF2, DFF4 die Hilfssignale für die Bitfehlerratenmes­ sung regenerieren. Entsprechend ist mit dem Ausgang des ersten D-Flip-Flops DFF1 der erste Signalausgang D10 und mit dem Ausgang des dritten D-Flip-Flops DFF3 der zweite Signalaus­ gang D20 verbunden. Bei der in der Fig. 1 dargestellten Schaltungsanordnung wurde die Phase der erzeugten Taktsignale dadurch fein eingestellt, daß mittels der ersten Anordnung BM1 zur Bitfehlererkennung und dem angeschlossenen Digital- Analog-Wandler, dem Tiefpaßfilter und dem einstellbaren Pha­ senschieber auf minimale Bitfehlerrate am Impulsregenerator­ ausgang Do eingeregelt wurde. Demgegenüber wird bei der Anordnung nach der Fig. 2 jeweils auf maximale Bitfehlerrate geregelt und die Phase desjenigen Taktsignals, das der Nutz­ signalregenerierung dient, um 90° entsprechend einer halben Bitdauer gegenüber der Phase des zur Bitfehlerratenmessung verwendeten Taktsignals verschoben.

In der Fig. 2 ist mit dem Ausgangsanschluß des zweiten D- Flip-Flops DFF2 der Eingang einer zweiten Anordnung BM2 zur Bitfehlerratenmessung verbunden, die bei maximaler Bitfehler­ rate ein entsprechendes Ausgangssignal erzeugt, das an den Eingang eines zweiten Digital-Analog-Wandlers DAW2 abgegeben wird. Vom zweiten Digital-Analog-Wandler DAW2 wird ein Ana­ logsignal erzeugt, das über ein drittes Tiefpaßfilter TPF3 an den ersten einstellbaren Phasenschieber EPS1 abgegeben wird, dessen Ausgang direkt mit einem Takteingang des zweiten D- Flip-Flops DFF2 sowie über einen zweiten festen Phasenschie­ ber PS2 mit einer Phasenverschiebung von 90° mit dem Taktein­ gang des ersten D-Flip-Flops DFF1 verbunden ist. Während also das Ausgangssignal D1′ des zweiten D-Flip-Flops auf maximale Bitfehlerrate geregelt wird, wird durch die Phasenverschie­ bung um 90° des dem ersten D-Flip-Flop DFF1 zugeführten Takt­ signals das Ausgangssignal D1 des ersten D-Flip-Flops auf mi­ nimale Bitfehlerrate geregelt. Die Erfindung verwertet dabei die Erkenntnis, daß die Einregelung auf ein Bitfehlermaximum wesentlich schneller und genauer als auf ein Bitfehlerminimum erfolgt.

Entsprechend dem oberen Signalverarbeitungskanal in der Fig. 2 ist auch der untere aufgebaut, mit dem Ausgang des vierten D-Flip-Flops DFF4 ist also der Eingang einer dritten Anord­ nung BM3 zum Bitfehlerratenmessung verbunden, an deren Aus­ gangsanschluß der Eingang eines dritten Digital-Analog-Wand­ lers DAW3 angeschlossen ist. Mit dessen Ausgang ist über ein viertes Tiefpaßfilter TPF4 der Steuereingang des zweiten ein­ stellbaren Phasenverschiebers EPS2 verbunden, dessen Ausgang direkt mit dem Takteingang des vierten D-Flip-Flops DFF4 und über einen dritten festen Phasenschieber PS3 mit einer Pha­ senverschiebung von 90° mit dem Takteingang des dritten D- Flip-Flops DFF3 verbunden ist. Auch in diesem Falle handelt es sich um eine Maximumregelung für die Bitfehlerrate am Aus­ gang des vierten D-Flip-Flops DFF4 und durch die 90° Phasen­ verschiebung um eine Minimumregelung für die Bitfehlerrate des Ausgangssignals des dritten D-Flip-Flops DFF3, dessen Aus­ gang mit dem zweiten Nutzsignalausgang D20 verbunden ist.

Die Anordnung nach der Fig. 2 arbeitet nicht nur als Impuls­ regenerator sondern auch als Demultiplexer. Dazu ist der spannungsgesteuerte Oszillator VCO auf die halbe Taktfrequenz von 10 GHz des Eingangssignals (20 Gbit/s) eingestellt. Durch den ersten Phasenschieber PS1 mit einer Phasenverschiebung von 180° entsprechend einer Bitdauer sind die beiden Regene­ ratorzweige so gegeneinander verschoben, daß abwechselnd gleichzeitig erstes und zweites D-Flip-Flop DFF1, DFF2 und gleichzeitig drittes und viertes D-Flip-Flops DFF3, DFF4 Si­ gnalimpulse regenerieren. Bezogen auf eine bestimmte Bitfolge am Eingang wird also beispielsweise das ersten, dritte, fünfte, siebente, . . . Bit im ersten und zweiten D-Flip-Flop und das zweite, vierte, sechste, . . . Bit im dritten und vier­ ten D-Flip-Flop regeneriert. Da es also nur auf die gegensei­ tige Phasenverschiebung von 180° zwischen den beiden Empfän­ gerzweigen ankommt, kann der erste Phasenschieber PS1 wahl­ weise in die Verbindung zwischen dem Ausgang des Oszillators VCO und dem ersten oder dem zweiten einstellbaren Phasen­ schieber EPS1, EPS2 eingefügt werden.

In der Fig. 3 ist in der Zeile D das in quasianaloger Form vorliegende Signal am Eingang DI dargestellt. Dabei ent­ spricht die erste Halbwelle beispielsweise dem Bit Nr. 1, die zweite Halbwelle dem Bit Nr. 2 und entsprechend des Eingangs­ signals. Weiter dargestellt sind die beiden im unteren Emp­ fängerzweig wirksamen Taktsignale T2, T2′, wobei die Regene­ rierung bei der aufsteigenden Flanke des Taktsignals erfolgen soll. Es ist erkennbar, daß die Signalabtastung und -regene­ rierung im vierten D-Flip-Flop DFF4 mit dem zweiten Taktsi­ gnal T2′ in der Mitte zwischen den beiden Bits erfolgt, so daß mit einer maximalen Bitfehlerrate zu rechnen ist. Durch die Phasenverschiebung um 90° des dem dritten D-Flip-Flops DFF3 zugeführten Taktsignals T2 erfolgt dort die Abtastung des Bit Nr. 2 in Bitmitte, also in der Augenmitte des Regene­ rators, so daß für das Nutzsignal D2 eine minimale Bitfehler­ rate zu erwarten ist. Die Verhältnisse im oberen Empfänger­ zweig sind entsprechend, nur daß dort durch das Taktsignal T1 bzw. T1′ das Bit Nr. 1 des Eingangssignals abgetastet wird.

Für die Bitfehlerratenmessung müssen nicht alle Bits des Übertragungssignals verwendet werden, es ist auch möglich, beispielsweise nur die für die Paritätsprüfung von Übertra­ gungssignalen im STM-Format nach CCITT-G.709 empfohlenen BIP- Bits zu verwenden. In diesem Falle kann die für die Paritäts­ prüfung ohnehin erforderliche Auswertung dieser Bits für die Fehlerratenbestimmung mit verwendet werden.

Zur schnelleren Synchronisation bei der Ersteinschaltung einer Übertragungsstrecke ist es zweckmäßig, die Anordnungen zur Bitfehlerratenmessung BM2, BM3 zunächst abzuschalten, oder aber die Bandbreite des dritten und des vierten Tiefpaß­ filters TPF3, TPF4 entsprechend groß einzustellen.

Bei langen Übertragungsstrecken und dadurch stark verrausch­ ten Impulsflanken kann es außerdem zweckmäßig sein, mittels einer Mehrfachabtastung der Signalbits zu verschiedenen Zeit­ punkten mehrere Angaben über die Bitfehlerrate zu erhalten und dann den Abtastzeitpunkt für das Nutzsignal entsprechend zu mitteln.

Bei hohen Bitraten kann es im Hinblick auf die Ansprüche an die Arbeitsgeschwindigkeit der verwendeten Bauteile sinnvoll sein, die Eingangssignale in 4 Bitströme aufzuteilen und ent­ sprechend 4 parallele Empfängerzweige vorzusehen, wobei dann die Schwingfrequenz des örtlichen Oszillators auf ein Viertel der Bitfolgefrequenz der Eingangssignale einzustellen ist und die Phasenschieber entsprechend anzupassen sind.

Claims (10)

1. Verfahren zur Takterzeugung und Regenerierung hochratiger digitaler Signale, bei dem das mittels einer Phasenregel­ schleife erzeugte Taktsignal an einen Impulsregenerator zur Regenerierung eines Eingangssignals abgegeben wird, dadurch gekennzeichnet, daß die Phase des Taktsignals in Abhängigkeit von der Bitfe­ hlerrate des Ausgangssignals des Impulsregenerators (R) ein­ geregelt wird.

2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, daß die Phase des Taktsignals so eingeregelt wird, daß sich ein Minimum der Bitfehlerrate des Ausgangssignals des zuge­ ordneten Impulsregenerators (R) ergibt.

3. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, daß das zu regenerierende Eingangssignal einem ersten Impuls­ regenerator (DFF1) zur Erzeugung eines Nutzsignals und einem zweiten Impulsregenerator (DFF2) zur Erzeugung eines Hilfssi­ gnals zugeführt wird, daß die Phase des am zweiten Impulsre­ generator anliegenden Taktsignals so eingeregelt wird, daß sich für die Bitfehlerrate des Ausgangssignals dieses zweiten Impulsregenerators (DFF2) ein Maximum ergibt und daß die Phase des am ersten Impulsregenerator (DFF1) anliegenden Taktsignals um eine halbe Bitdauer gegenüber der Phase des am zweiten Im­ pulsregenerator (DFF2) anliegenden Taktsignals verschoben ist.

4. Anordnung zur Durchführung eines Verfahrens nach Patentan­ sprüchen 1 bis 3 mit einer Phasenregelschleife zur Taktrück­ gewinnung, die einen Phasenvergleicher enthält, dem über ein erstes Tiefpaßfilter ein spannungsgesteuerter Oszillator nachgeschaltet ist, wobei der Ausgang dieses Oszillators mit dem einen Eingang und ein Eingangsanschluß für die digitalen Signale mit dem anderen Eingang des Phasenvergleichers ver­ bunden ist, dadurch gekennzeichnet, daß der Ausgang des Oszillators (VCO) über einen ersten ein­ stellbaren Phasenschieber (EPS1) mit dem Takteingang eines Impulsregenerators (R) verbunden ist und der Ausgang dieses Impulsregenerators (R) mit einem Signalausgang (DO) sowie mit einer ersten Anordnung (BM1) zur Bitfehlerratenmessung ver­ bunden ist, daß der Ausgang dieser Anordnung (BM1) mit dem Eingang eines ersten Digital-Analog-Wandlers (DAW1) verbunden ist, daß dessen Ausgang über ein zweites Tiefpaßfilter (TPF2) mit dem Steuereingang des ersten einstellbaren Phasenschie­ bers (EPS1) verbunden ist und daß die Anordnung (BM1) zur Bitfehlerratenmessung, der erste digitale Analogwandler (DAW1), das zweite Tiefpaßfilter (TPF1) und der erste ein­ stellbare Phasenschieber (EPS1) so eingestellt sind, daß sich am Ausgang des Impulsregenerators (R) eine minimale Bitfe­ hlerrate ergibt.

5. Anordnung nach Patentanspruch 4 dadurch gekennzeichnet, daß mit dem Ausgang des spannungsgesteuerten Oszillators (VCO) der Eingang eines ersten einstellbaren Phasenschiebers (EPS1) verbunden ist, dessen Ausgang über einen zweiten festeingestellten Phasenschieber (EPS2) mit einer Phasenver­ schiebung von 90° mit dem Takteingang eines ersten D-Flip- Flops (DFF1) verbunden ist, daß der Ausgang des ersten ein­ stellbaren Phasenverschiebers (EPS1) außerdem mit dem Takt­ eingang eines zweiten D-Flip-Flops (DFF2) verbunden ist, des­ sen Ausgang mit einer zweiten Anordnung (BM2) zur Bitfehler­ ratenmessung verbunden ist, daß deren Ausgang mit dem Eingang eines zweiten Digital-Analog-Wandlers (DAW2) verbunden ist, daß der Ausgang des zweiten Digital-Analog-Wandlers (DAW2) über ein drittes Tiefpaßfilter (TPF) mit einem Steuereingang des ersten einstellbaren Phasenschiebers (EPS1) verbunden ist, daß die Phasenregelschleife aus zweiter Anordnung (BM2) zur Bitfehlerratenmessung, zweitem Digital-Analog-Wandler (DAW2), drittem Tiefpaßfilter (TPF3), erstem einstellbaren Phasenschieber (EPS1) und zweitem D-Flip-Flop (DFF2) so einge­ stellt ist, daß sich für die Ausgangssignale (D1′) des zwei­ ten D-Flip-Flops (DFF2) ein Maximum der Bitfehlerrate ergibt, daß die D-Eingänge des ersten und des zweiten D-Flip-Flops (DFF1, DFF2) mit getrennten Ausgängen eines Leistungstei­ lers (LT2) verbunden sind und von diesem jeweils die gleichen digitalen Signale empfangen und daß der Ausgang des ersten D- Flip-Flops (DFF1) mit einem Ausgang (D10) für die regenerier­ ten digitalen Signale verbunden ist.

6. Anordnung nach Patentanspruch 5, dadurch gekennzeichnet, daß zusätzlich ein drittes und ein viertes D-Flip-Flop (DFF3, DFF4) vorgesehen sind, daß mit dem Ausgang des spannungsge­ steuerten Oszillators (VCO) der Eingang eines zweiten ein­ stellbaren Phasenschiebers (EPS2) verbunden ist, daß dessen Ausgang über einen dritten festen Phasenschieber (PS3) mit einer Phasenverschiebung von 90° mit dem Takteingang des dritten D-Flip-Flops verbunden ist, daß der Ausgang des zwei­ ten einstellbaren Phasenschiebers (EPS2) außerdem mit dem Takteingang des vierten D-Flip-Flops (DFF4) verbunden ist, daß dessen Ausgang mit einer dritten Anordnung (BM3) zur Bit­ fehlerratenmessung verbunden ist, deren Ausgang mit dem Ein­ gang eines dritten Digital-Analog-Wandlers (DAW3) verbunden ist, daß der Ausgang des dritten Digital-Analog-Wandlers (DAW) über ein viertes Tiefpaßfilter (TPF4) mit einem Steuereingang des zweiten einstellbaren Phasenschiebers (EPS2) verbunden ist und daß die Phasenregelschleife aus dritter Anordnung (BM3) zur Bitfehlerratenmessung, drittem Digital-Analog-Wand­ ler (DAW3), viertem Tiefpaßfilter (TPF4), zweitem einstellba­ ren Phasenschieber (EPS2) und viertem D-Flip-Flop (DFF4) so eingestellt ist, daß sich für die Ausgangssignale des vierten D-Flip-Flops (DFF4) ein Maximum der Bitfehlerrate ergibt, daß wahlweise in die Verbindung zwischen dem spannungsgesteuerten Oszillator und dem ersten oder dem zweiten einstellbaren Pha­ senschieber (EPS1, EPS2) ein erster Phasenschieber (PS1) mit einer Phasenverschiebung von 180° eingefügt ist, daß mit einem Signaleingang für die digitalen Signale neben dem Ein­ gangsanschluß für den Phasenvergleicher (PV) der Eingang eines ersten Leistungsteilers (LT1) verbunden ist, daß ein erster Ausgang des ersten Leistungsteilers (LT1) mit einem Eingang eines zweiten Leistungsteilers (LT2) und ein zweiter Ausgang des ersten Leistungsteilers (LT1) mit einem Eingang eins dritten Leistungsteilers (LT3) verbunden sind, daß die beiden Ausgänge des zweiten Leistungsteilers (LT2) jeweils getrennt mit den D-Eingängen des ersten und zweiten D-Flip- Flops (DFF1, DFF2) und die beiden Ausgänge des dritten Lei­ stungsteilers (LT3) jeweils getrennt mit den D-Eingängen des dritten und des vierten D-Flip-Flops (DFF3, DFF4) verbunden sind, daß der Ausgang des dritten D-Flip-Flops (DFF3) mit einem zweiten Signalausgang (D20) verbunden ist und daß der spannungsgesteuerte Oszillator (VCO) auf einer Frequenz schwingt, die der halben Bitrate der am Signaleingang (DI) empfangenen digitalen Signale entspricht.

7. Anordnung nach Patentansprüchen 5 oder 6, dadurch gekennzeichnet, daß alle Bauteile, bis auf den spannungsgesteuerten Oszilla­ tor (VCO), das erste, dritte und vierte Tiefpaßfilter (TPF1, TPF3, TPF4) die zweite und die dritte Anordnung (BM2, BM3) zur Bitfehlerratenmessung und den zweiten und den dritten Digital-Analog-Wandler (DAW2, DAW3) in einer integrierten Schaltung vereint sind.

8. Anordnung nach Patentanspruch 7, dadurch gekennzeichnet, daß die integrierte Schaltung in zwei Teile aufgeteilt ist und die Signalausgänge mit zugeordneten Eingängen eines Exklusiv-Oder-Gatters verbunden sind, dessen Ausgangssignal einer Überwachungsschaltung zugeführt wird, die bei Auftreten einer längeren Null-Folge die Phase des Taktsignals eines der beiden Teile der integrierten Schaltung um eine Taktperiode verschiebt.

9. Anordnung nach Patentansprüchen 4 bis 8, dadurch gekennzeichnet, daß im Hinblick auf die Ersteinschaltung der Übertragungs­ strecke für die digitalen Signale die Anordnungen (BM1, BM2, BM3) zur Bitfehlerratenmessung abschaltbar sind.

10. Anordnung nach Ansprüchen 4 bis 8, dadurch gekennzeichnet, daß die Messung der Bitfehlerrate innerhalb eines Bits mehr­ fach durchgeführt wird und an den nachgeschalteten Digital- Analog-Wandler ein Mittelwert für die ermittelte Bitfehlerra­ te abgegeben wird.