DE4240205C2 - Verfahren zum Herstellen einer Halbleitervorrichtung, insb. eines Bipolartransistors - Google Patents
Verfahren zum Herstellen einer Halbleitervorrichtung, insb. eines BipolartransistorsInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Verfah
ren zum Herstellen einer Halbleitervorrichtung, wobei es
sich bei dieser Halbleitervorrichtung insbesondere um einen
Bipolartransistor handelt.
Die Fig. 11 bis 13 zeigen in schematischen Schnitt
ansichten ein herkömmliches Verfahren zum Herstellen eines
Bipolartransistors, und zwar in der Reihenfolge der Her
stellung.
Zu Beginn wird ein Siliziumsubstrat 1 vom p-Typ mit ei
ner geringen Verunreinigungskonzentration vorgesehen. Auf
dem Siliziumsubstrat 1 werden eine hochkonzentrierte n-Typ
vergrabene Kollektorschicht 2 und p-Typ vergrabene Schich
ten 3 gebildet. Auf dem Siliziumsubstrat 1 und den vergra
benen Schichten 2 und 3 wird eine niedrig konzentrierte n⁻-
Typ Epitaxieschicht 4 aufgewachsen. Auf der Epitaxieschicht
4 werden (nicht näher dargestellte) Oxid- und Nitridfilme
abgeschieden wobei der Nitridfilm lediglich in einem Be
reich stehen gelassen wird, in dem ein Bipolartransistor
gebildet wird (im folgenden als aktiver Bereich" bezeich
net). Hochkonzentrierte p-Typ Verunreinigungsionen für den
Kanalschnitt werden durch Verwendung einer (nicht näher
dargestellten) Fotolackmaske implantiert. Dicke Oxidfilme
110 für die Trennung werden durch selektive Oxidation unter
Verwendung des Nitridfilmes als Maske gebildet. Zur selben
Zeit werden p-Typ Kanalschnittschichten 5 gebildet. Die
Trennung des später gebildeten Transistors wird sowohl
durch die vergrabenen p-Typ Schichten 3, als auch die p-Typ
Kanalschnittschichten 5 erzielt. Die Epitaxieschicht 4 wird
unter Verwendung einer (nicht näher dargestellten) Foto
lackmaske selektiv freigelegt. Es wird eine Ionenimplanta
tion mit hochkonzentrierten n-Typ Verunreinigungen und eine
Wärmebehandlung zur Bildung einer Kollektorwandschicht 6
durchgeführt. Die Oberfläche der Epitaxieschicht 4 wird in
dem aktiven Bereich selektiv freigelegt. Oberhalb der obe
ren Oberfläche wird ein Polysiliziumfilm gebildet, und es
werden hochkonzentrierte p-Typ Verunreinigungsionen in den
Polysiliziumfilm implantiert. Der Polysiliziumfilm wird
durch Verwendung einer (nicht näher dargestellten) Foto
lackmaske strukturiert, so daß sich ein ionenimplantierter
Polysiliziumfilm 200 ergibt. Anschließend wird ein Oxidfilm
120 über die obere Oberfläche bei niedrigen Temperaturen
abgeschieden (siehe Fig. 11).
Der Oxidfilm 120 und der Polysiliziumfilm 200 werden
unter Verwendung einer (nicht näher dargestellten) Foto
lackmaske selektiv weggeätzt, um die Oberfläche der Epita
xieschicht 4 freizulegen. Der selektiv sich ergebende Poly
siliziumfilm 200 erhält äußere Basiselektroden 201. Die
freigelegte Oberfläche der Epitaxieschicht wird zur Bildung
eines dünnen Oxidfilmes 130 oxidiert. Ionen einer p-Typ
Verunreinigung für die intrinsische Basis werden über den
Oxidfilm 130 zur Bildung einer mit einer p-Typ Verunreini
gung implantierten Schicht 7a implantiert (siehe Fig. 12).
Oberhalb der oberen Oberfläche wird ein Oxidfilm abge
schieden und überall trockengeätzt, so daß ein Seitenwan
doxidfilm 140 lediglich auf der Stirnfläche der Basiselek
trode 201 gebildet wird und die verunreinigungs-implan
tierte Schicht 7a freigelegt wird. Oberhalb der oberen
Oberfläche wird ein Polysiliziumfilm abgeschieden. Hochkon
zentrierte n-Typ Verunreinigungsionen werden in den Polysi
liziumfilm implantiert, welcher wiederum zur Bildung einer
Emitterelektrode 210 strukturiert wird. Die eingeführten
Verunreinigungen werden durch eine Wärmebehandlung diffun
diert, so daß eine intrinsisch leitende Basisschicht 7, äu
ßere Basisschichten 8 und eine Emitterschicht 9 gebildet
werden.
Fig. 14 zeigt in schematischer Ansicht den geschnittenen
Aufbau des auf diese Weise hergestellten herkömmlichen
Transistors, und Fig. 15 zeigt ein Verunreinigungsprofil (um
die Emitterschicht 9 herum), wobei der Aufbau entlang der
Linie XX′ aus Fig. 14 genommen ist.
Falls die Basisschicht 7 für eine hohe Leistungsfähig
keit des Transistors dünn ausgebildet ist, wird eine hohe
Verunreinigungskonzentration der Basisschicht 7 benötigt,
um eine hohe Kollektor-Emitter-Durchbruchsspannung zu ge
währleisten. In diesem Fall wächst die Verunreinigungskon
zentration der Basisschicht 7 um den Emitter herum zu hohen
Werten an, insbesondere in einem Oberflächenabschnitt 7c,
so daß die Emitter-Basis-Übergangsdurchbruchsspannung nach
teiligerweise verringert wird.
Demgemäß liegt der Erfindung die Aufgabe zugrunde, ein
Herstellungsverfahren für eine Halbleitervorrichtung zur
Verfügung zu stellen, welches eine Verbesserung der Emit
terbasis-Übergangsdurchbruchsspannung ermöglicht, ohne die
Kollektor-Emitter-Durchbruchsspannung zu verringern.
Diese Aufgabe wird mit den im Anspruch 1 angegebenen
Verfahrensschritten gelöst.
Da die intrinsisch leitende Basisschicht zwischen der
Emitterschicht und der als Kollektorschicht dienenden Halb
leiterschicht aufgrund dieses Herstellungsverfahrens eine
relativ große Verunreinigungskonzentration aufweist, wird
die Kollektor-Emitter-Durchbruchsspannung nicht vermindert.
Da die Verbindungsbasisschicht zwischen der intrinsisch
leitenden Basisschicht und der äußeren Basisschicht eine
relativ geringe Verunreinigungskonzentration aufweist, un
terdrückt die Verbindungsbasisschicht einen Abfall in der
Emitter-Basis-Übergangsdurchbruchsspannung.
Die vorliegende Erfindung erlaubt daher eine Unterdrüc
kung des Abfalles der Emitter-Basis-Übergangsdurchbruchs
spannung, ohne einen Abfall in der Kollektor-Emitter-Durch
bruchsspannung in Kauf nehmen zu müssen.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich
aus den Unteransprüchen.
In der DE 38 34 223 A1 ist eine Halbleitervorrichtung
beschrieben, bei der eine intrinsisch leitende Basisschicht
eines zweiten Leitungstyps in einer oberen Oberfläche einer
Kollektorschicht vorgesehen ist. Die Verunreinigungskonzen
tration dieser Basisschicht ist größer als diejenige einer
weiteren Basisschicht, die zwischen einer Emitterschicht
und einer äußeren Basisschicht vorgesehen ist. Gegenstand
des "IBM Technical Disclosure Bulletin" mit dem Titel "EPI-
based bipolar transistor with oxide-defined collector win
dow", Vol. 34, Nr. 1, Juni 1991, Seiten 422-424, ist
schließlich eine Bipolarstruktur mit einem oxiddefinierten
Kollektorfenster. Die Besonderheit dieses bekannten Transi
stors liegt darin, daß die Breite des Kollektorfensters
größer als die des Emitterfensters ist. Die wesentlichen
Verfahrensschritte der vorliegenden Erfindung sind aus die
sen beiden Druckschriften jedoch nicht bekannt.
Die Erfindung wird nachstehend anhand der Beschreibung
von Ausführungsbeispielen unter Bezugnahme auf die Zeich
nung näher erläutert. Es zeigen:
Fig. 1 eine schematische Schnittansicht eines
Bipolartransistors entsprechend einem ersten Ausfüh
rungsbeispiel der vorliegenden Erfindung;
Fig. 2 ein Verunreinigungskonzentrationsprofil
bei dem ersten Ausführungsbeispiel;
Fig. 3 bis 7 schematische Schnittansichten
eines Verfahrens zur Herstellung des Bipolartransistors
des ersten Ausführungsbeispiels in der Reihenfolge der
Herstellung;
Fig. 8 bis 10 schematische Schnittansichten
des erfindungsgemäßen Verfahrens zur Herstellung des
Bipolartransistors in der Reihenfolge der Herstellung
entsprechend einem zweiten Ausführungsbeispiel der vor
liegenden Erfindung;
Fig. 11 bis 13 schematische Schnittansichten
eines herkömmlichen Verfahrens zur Herstellung eines
Bipolartransistors in der Reihenfolge der Herstellung;
Fig. 14 eine schematische Schnittansicht eines
herkömmlichen Bipolartransistors; und
Fig. 15 ein Verunreinigungskonzentrationsprofil
des herkömmlichen Bipolartransistors der Fig. 14.
Fig. 1 zeigt in einer schematischen Schnittansicht einen
Bipolartransistor entsprechend einem ersten Ausführungsbei
spiel der vorliegenden Erfindung. Die Fig. 3 bis 7 zei
gen in schematischen Schnittansichten Hauptschritte eines
erfindungsgemäßen Verfahrens zur Herstellung des Bipolar
transistors gemäß Fig. 1.
Auf ähnliche Art und Weise wie eingangs beschrieben
wird zunächst ein p-Typ Siliziumsubstrat 1 mit niedriger
Verunreinigungskonzentration vorgesehen, und es werden
hochkonzentrierte vergrabene n-Typ Kollektorschichten 2 und
p-Typ Schichten 3 aufeinanderfolgend auf dem Siliziumsub
strat 1 gebildet. Über die obere Oberfläche wird eine nied
rigkonzentrierte n⁻-Typ Epitaxieschicht 4 aufgewachsen.
Auf der Epitaxieschicht 4 werden (nicht näher darge
stellte) Oxid- und Nitridfilme abgeschieden, wobei der Ni
tridfilm lediglich in einem aktiven Bereich stehengelassen
wird. Hochkonzentrierte p-Typ Kanalschnitt-Verunreini
gungsionen werden unter Verwendung einer (nicht näher dar
gestellten) Fotolackmaske implantiert. Dicke Oxidfilme 110
für die Trennung werden durch selektive Oxidation unter
Verwendung des Nitridfilmes als Maske gebildet. Zur glei
chen Zeit werden p-Typ Kanalschnittschichten 5 gebildet.
Die Trennung des Transistors wird sowohl durch die vergra
benen p-Typ Schichten 3, als auch die p-Typ Kanalschnitt
schichten 5 erzielt. Die Epitaxieschicht 4 wird selektiv
freigelegt, wobei eine (nicht näher dargestellte) Fotolack
maske verwendet wird. Zur Bildung einer Kollektorwand
schicht werden eine Ionenimplantation mittels hochkonzen
trierter n-Typ Verunreinigungen und eine Wärmebehandlung
durchgeführt.
Die Oberfläche der Epitaxieschicht 4 wird selektiv
freigelegt. Ein Polysiliziumfilm von etwa 150 bis 250 nm in
der Dicke wird über die obere Oberfläche abgeschieden.
Hochkonzentrierte p-Typ Verunreinigungsionen, wie bei
spielsweise BF2+, werden in den Polysiliziumfilm bei einer
Implantationsrate (bzw. Dosis) von etwa 4 × 10¹⁵ bis 6 ×
10¹⁵ cm-2 derart implantiert, daß die Ionen in dem Polysi
liziumfilm stoppen. Der ionenimplantierte Polysiliziumfilm
wird unter Verwendung einer (nicht näher dargestellten) Fo
tolackmaske strukturiert, so daß ein Polysiliziumfilm 200
stehengelassen wird. Anschließend wird ein Oxidfilm 120
oberhalb der oberen Oberfläche bei niedrigen Temperaturen
von beispielsweise 400 bis 500° Celsius abgeschieden (siehe
Fig. 3), um zu verhindern, daß p-Typ Verunreinigungen in dem
Polysiliziumfilm 200 in die n⁻-Typ Epitaxieschicht 4 dif
fundieren.
Der Oxidfilm 120 und der Polysiliziumfilm 200 werden
selektiv weggeätzt, um mittels eines Fotolackes 700 die
Oberfläche der Epitaxieschicht 4 freizulegen. Der selektiv
verbleibende Polysiliziumfilm 200 erhält äußere Basiselek
troden 201 (Fig. 4).
Die freigelegte Oberfläche der Epitaxieschicht 4 wird
dünn oxidiert (mit einer Dicke von 8 bis 15 nm), um einen
Oxidfilm 130 zu bilden. Ionen einer p-Typ Verunreinigung,
beispielsweise BF2+, werden durch den Oxidfilm 130 bei ei
ner geringen Energie von 15 bis 20 keV und einer Dosis von
1 × 10¹³ bis 2 × 10¹³ cm-2 implantiert, um eine verunreini
gungsimplantierte p⁻-Typ Schicht 7b auszubilden (siehe
Fig. 5).
Oberhalb der oberen Oberfläche wird ein Oxidfilm abge
schieden und ganz flächig derart trockengeätzt, daß Seiten
wand-Oxidfilme 140 lediglich auf der Endfläche der Basis
elektroden 201 gebildet werden, und die verunreinigungsim
plantierte Schicht 7b freigelegt wird. Da bei der Bildung
der Oxidfilme 130 und 140 eine leichte Wärmebehandlung er
folgt, werden p-Typ Verunreinigungen von den äußeren Basis
elektroden 201 und der verunreinigungsimplantierten Schicht
7b diffundiert, so daß äußere Basisschichten 8 und eine p⁻-
Typ Verbindungsbasisschicht 7 gebildet werden. Ionen einer
p-Typ Verunreinigung für die intrinsisch leitende Basis,
wie beispielsweise BF2+, werden in die freigelegte p⁻-Typ
Verbindungsbasisschicht 7 bei einer Beschleunigungsspannung
von 10 bis 15 keV und einer Dosis von 1 × 10¹⁴ bis 1,5 ×
10¹⁴ cm-2 implantiert, was eine Größenordnung größer ist
als die Dosis für die verunreinigungsimplantierte Schicht
7b, um eine intrinsisch leitende Basis bzw. Basisschicht
vom P-Typ als verunreinigungsimplantierte Schicht 9a aus zu
bilden (siehe Fig. 6).
Ein Polysiliziumfilm mit 150 bis 250 nm Dicke wird
oberhalb der oberen Oberfläche abgeschieden. Hochkonzen
trierte n-Typ Verunreinigungsionen, beispielsweise As⁺,
werden in den Polysiliziumfilm bei einer Beschleunigungs
spannung von 50 keV und einer Dosis von 5 × 10¹⁵ bis 1 ×
10¹⁶ cm-2 implantiert. Der ionenimplantierte Polysilizium
film wird zur Bildung einer Emitterelektrode 210 struktu
riert.
Zur Diffusion der Verunreinigungen wird eine Wärmebe
handlung bei hohen Temperaturen (850 bis 900°C) durchge
führt. Hierdurch ergibt sich eine intrinsisch leitende p-
Typ Basisschicht 9 und eine n⁺-Typ Emitterschicht 10 (siehe
Fig. 7).
Oberhalb der oberen Oberfläche wird ein Schichtisolier
film 300 abgeschieden. Durchgangsöffnungen für die Emitter-,
Basis- und Kollektorbereiche werden durch den Schichtiso
lierfilm 300 geöffnet. Emitter-, Basis- bzw. Kollektorelek
troden 400, 401 bzw. 402 aus Aluminium stellen jeweils den
Kontakt her mit der Emitterelektrode 210, bzw. der äußeren
Basiselektroden 201 und der Kollektorwandschicht 6 (siehe
Fig. 1).
Fig. 2 zeigt den geschnittenen Aufbau des Bipolartransi
stors gemäß Fig. 1 und ein Verunreinigungsprofil des Aufbau
es, genommen entlang der Linie YY′ über die Emitterschicht
10, die intrinsisch leitende Basisschicht 9, die Verbin
dungsbasisschicht 7 und die äußere Basisschicht 8. Da bei
dem wie vorstehend beschriebenen Transistor die intrinsisch
leitende Basisschicht 9 zwischen der Emitterschicht 10 und
der als Kollektor dienenden Epitaxieschicht 4 eine relativ
große Verunreinigungskonzentration aufweist, wird die Kol
lektor-Emitter-Durchbruchsspannung nicht verringert. Die
Verbindungsbasisschicht 7 zwischen der intrinsisch leiten
den Basisschicht 9 und der äußeren Basisschicht 8, welche
eine relativ niedrige Verunreinigungskonzentration auf
weist, unterdrückt die Reduktion der Emitter-Basis-Über
gangsdurchbruchsspannung.
Die Fig. 8 bis 10 zeigen schematische Schnittansich
ten der Hauptschritte des Verfahrens zur Herstellung des
Bipolartransistors entsprechend einem zweiten Ausführungs
beispiel der Erfindung. Der Schritt des Freilegens der Epi
taxieschicht 4, wie es in Fig. 4 dargestellt ist, und dessen
vorhergehende Schritte bei dem ersten Ausführungsbeispiel
sind vollständig dieselben wie bei dem zweiten Ausführungs
beispiel. Daran anschließend wird ein Oxidfilm mit p-Typ
Verunreinigungen, beispielsweise ein BSG-(Bor-Silikat-Glas)
Film 150, oberhalb der oberen Oberfläche abgeschieden
(siehe Fig. 8).
Der Oxidfilm wird ganzflächig trockengeätzt, um den
BSG-Film 150 lediglich auf der Endfläche der externen
Basiselektroden 201 in der Form von Seitenwandfilmen
stehenzulassen. Verunreinigungsionen für die intrinsische
Basis wie beispielsweise BF2+ werden in die Epitaxieschicht
4 implantiert, welche durch die BSG-Filme 150 freigelegt
wird, um die verunreinigungsimplantierte p-Typ Schicht 9a
auszubilden (siehe Fig. 9).
Oberhalb der oberen Oberfläche wird ein Polysilizium
film mit einer Dicke von 150 bis 250 nm abgeschieden. Hoch
konzentrierte n-Typ Verunreinigungsionen, beispielsweise
As⁺, werden in den Polysiliziumfilm bei einer Beschleuni
gungsspannung von 50 keV und einer Dosis von etwa 5 × 10¹⁵
bis 1 × 10¹⁶ cm-2 implantiert. Der ionenimplantierte Poly
siliziumfilm wird zur Bildung der Emitterelektrode 210
strukturiert.
Anschließend wird eine Wärmebehandlung bei hohen Tempe
raturen von beispielsweise 850 bis 900°C durchgeführt. Da
durch diffundieren die Ionen von den BSG-Filmen 150, den
äußeren Basiselektroden 201, der verunreinigungsimplantier
ten p-Typ Schicht 9a und der Emitterelektrode 210 zur Bil
dung der p⁻-Typ Verbindungsbasisschicht 7, der äußeren p⁺-
Typ Basisschichten 8, der intrinsisch leitenden p-Typ Basis
schicht 9 und der n⁺-Typ Emitterschicht 10 (siehe Fig. 10).
Zur selben Zeit wird die Borkonzentration der BSG-Filme
derart eingestellt, daß die Verunreinigungskonzentration
der p⁻-Typ Verbindungsbasisschichten 7 in einer Größenord
nung kleiner ist als diejenige der intrinsisch leitenden p-
Typ Basisschicht 9. Nachfolgend werden die gleichen Schrit
te wie bei dem ersten Ausführungsbeispiel zur Herstellung
des Aufbaues gemäß Fig. 1 durchgeführt.
Die im Zusammenhang mit den beiden Ausführungsbeispie
len erläuterte Halbleitervorrichtung stellt einen NPN-Bipo
lartransistor dar. Auf ähnliche Art und Weise kann auch ein
PNP-Bipolartransistor hergestellt werden.
Claims (14)
1. Verfahren zum Herstellen einer Halbleitervorrichtung,
insbesondere eines Bipolartransistors, mit folgenden
Schritten:
- [a] Vorsehen einer als Kollektorschicht (2, 4) dienenden Halbleiterschicht eines ersten Leitungstyps (n⁺);
- [b] selektives Bilden einer intrinsisch leitenden Ba sisschicht (9) eines zweiten Leitungstyps (p) in einer oberen Oberfläche der Kollektorschicht (2, 4);
- [c] Bilden einer Verbindungsbasisschicht (7) des zwei ten Leitungstyps (p⁻), welche die intrinsisch leitende Ba sisschicht (9) in der oberen Oberfläche der Kollektorschicht (2, 4) umgibt, wobei die Verunreinigungskonzentration der Verbindungsbasisschicht (7) geringer ist als diejenige der intrinsisch leitenden Basisschicht (9);
- [d] Bilden einer äußeren Basisschicht (8) des zweiten Leitungstyps (p⁺), welche die Verbindungsbasisschicht (7) in der oberen Oberfläche der Halbleiterschicht umgibt, wobei die Verunreinigungskonzentration der äußeren Basisschicht (8) größer ist als diejenige der intrinsisch leitenden Ba sisschicht (9); und
- [e] selektives Bilden einer Emitterschicht (10) des er sten Leitungstyps (n⁺) in einer oberen Oberfläche der in trinsisch leitenden Basisschicht (9).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
der Schritt [d] folgende Schritte umfaßt:
- [d-1] selektives Bilden einer ersten polykristallinen Halbleiterschicht (200) mit einer ersten Verunreinigung des zweiten Leitungstyps auf der Halbleiterschicht;
- [d-2] Öffnen der ersten polykristallinen Halbleiter schicht (200), wobei der verbleibende Bereich (201) der er sten polykristallinen Halbleiterschicht als äußere Basis elektrode (201) dient; und
- [d-3] Eindiffundieren der ersten Verunreinigung von der äußeren Basiselektrode (201) her in die obere Oberfläche der Halbleiterschicht zur Bildung der äußeren Basisschicht (201).
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich
net, daß der Schritt [c] folgende Schritte umfaßt:
- (c-1] Einführen einer zweiten Verunreinigung des zwei ten Leitungstyps in die obere Oberfläche der durch das öff nen freiliegenden Halbleiterschicht; und
- [c-2] Eindiffundieren der zweiten Verunreinigung zur Bildung der Verbindungsbasisschicht (7).
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß
der Schritt [c-1] folgende Schritte umfaßt:
- [c-1-1] Bilden eines ersten Oxid-Filmes (130) auf der oberen Oberfläche der durch das öffnen freiliegenden Halb leiterschicht; und
- [c-1-2] Implantieren von Ionen der zweiten Verunreini gung in die Halbleiterschicht durch den ersten Oxid-Film (130).
5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch ge
kennzeichnet, daß der Schritt [b] folgende Schritte umfaßt:
- [b-1] Bilden einer Seitenwand auf einer durch das Öff nen freiliegenden Endfläche der äußeren Basiselektrode (201);
- [b-2] Einführen einer dritten Verunreinigung des zwei ten Leitungstyps in eine über die Seitenwand und die äußere Basiselektrode (201) freiliegende obere Oberfläche der Ver bindungsbasisschicht (7); und
- [b-3] Eindiffundieren der dritten Verunreinigung zur Bildung der intrinsisch leitenden Basisschicht (9).
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß
die Bildung der Seitenwand von einer Wärmebehandlung be
gleitet ist, wobei die Schritte [d-3] und [c-2] gleichzei
tig durch die Wärmebehandlung durchgeführt werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß
im Schritt [b-2] Ionen der dritten Verunreinigung mit einer
größeren Dosis als die zweite Verunreinigung dotiert wer
den.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
der Schritt (e] folgende Schritte umfaßt:
- [e-1] Bilden einer zweiten polykristallinen Halblei terschicht mit einer vierten Verunreinigung des ersten Lei tungstyps auf der über die Seitenwand und die äußere Basis elektrode (201) freiliegenden intrinsisch leitenden Basis schicht (9); und
- [e-2] Eindiffundieren der vierten Verunreinigung zur Bildung der Emitterschicht (10).
9. Verfahren nach einem der Ansprüche 1 bis 4, dadurch ge
kennzeichnet, daß der Schritt [b] folgende Schritte umfaßt:
- [b-1] Bilden einer Seitenwand aus einer Isolierschicht mit einer zweiten Verunreinigung des zweiten Leitungstyps auf einer durch das Öffnen freiliegenden Endfläche der äu ßeren Basiselektrode (210);
- [b-2] Einbringen einer dritten Verunreinigung des zweiten Leitungstyps in die über die Seitenwand und die ex terne Basiselektrode (201) freiliegende obere Oberfläche der Halbleiterschicht; und
- [b-3] Eindiffundieren der dritten Verunreinigung zur Bildung der intrinsisch leitenden Basisschicht (9).
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß
im Schritt [c] die zweite Verunreinigung in die obere Ober
fläche der Halbleiterschicht zur Bildung der Verbindungsba
sisschicht (7) eindiffundiert wird.
11. Verfahren nach Anspruch 10- dadurch gekennzeichnet, daß
der Schritt [e] folgende Schritte umfaßt:
- [e-1] Bilden einer zweiten polykristallinen Halblei terschicht mit einer vierten Verunreinigung des ersten Lei tungstyps auf der über die Seitenwand und die äußere Basis elektrode (210) freiliegenden Halbleiterschicht; und
- [e-2] Eindiffundieren der vierten Verunreinigung zur Bildung der Emitterschicht.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß
die Schritte [d-3], [b-3], [c-1] und [e-2] gleichzeitig
mittels einer Wärmebehandlung durchgeführt werden.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß
im Schritt [a] die Kollektorschicht (2, 4) auf einem Halblei
tersubstrat (1) des zweiten Leitungstyps (p⁻) gebildet wird.
14. Verfahren nach einem der Ansprüche 1 bis 11, dadurch
gekennzeichnet, daß auf der Kollektorschicht (2, 4) eine Epi
taxieschicht (4) ausgebildet wird.
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US5616508A (en) * | 1995-01-09 | 1997-04-01 | Texas Instruments Incorporated | High speed bipolar transistor using a patterned etch stop and diffusion source |
US5541121A (en) * | 1995-01-30 | 1996-07-30 | Texas Instruments Incorporated | Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer |
EP0766295A1 (de) * | 1995-09-29 | 1997-04-02 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Verfahren zur Herstellung einer Hochfrequenz-Bipolartransistor-Struktur mit einem schrägen Implantierungsschritt |
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JPH10163435A (ja) * | 1996-11-29 | 1998-06-19 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
IT1301729B1 (it) * | 1998-06-16 | 2000-07-07 | St Microelectronics Srl | Processo per il drogaggio selettivo di una fetta di materialesemiconduttore mediante impiantazione ionica. |
EP1048065A2 (de) * | 1998-08-31 | 2000-11-02 | Koninklijke Philips Electronics N.V. | Verfahren zur herstellung eines halbleiterbauelements mit bipolarem transistor |
US6211028B1 (en) | 1999-02-05 | 2001-04-03 | Taiwan Semiconductor Manufacturing Company | Twin current bipolar device with hi-lo base profile |
TW512529B (en) | 2000-06-14 | 2002-12-01 | Infineon Technologies Ag | Silicon bipolar transistor, circuit arrangement and method for producing a silicon bipolar transistor |
US6486532B1 (en) * | 2000-09-30 | 2002-11-26 | Newport Fab, Llc | Structure for reduction of base and emitter resistance and related method |
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JP2590236B2 (ja) * | 1987-10-07 | 1997-03-12 | 株式会社日立製作所 | 半導体装置 |
US4839305A (en) * | 1988-06-28 | 1989-06-13 | Texas Instruments Incorporated | Method of making single polysilicon self-aligned transistor |
US5162245A (en) * | 1988-06-28 | 1992-11-10 | Texas Instruments Incorporated | Self-aligned bipolar transistor using selective polysilicon growth |
US5342797A (en) * | 1988-10-03 | 1994-08-30 | National Semiconductor Corporation | Method for forming a vertical power MOSFET having doped oxide side wall spacers |
JPH02278834A (ja) * | 1989-04-20 | 1990-11-15 | Fujitsu Ltd | 半導体装置の製造方法 |
GB2236901A (en) * | 1989-09-20 | 1991-04-17 | Philips Nv | A method of manufacturing a semiconductor device |
US4988632A (en) * | 1990-01-02 | 1991-01-29 | Motorola, Inc. | Bipolar process using selective silicon deposition |
US5037768A (en) * | 1990-02-12 | 1991-08-06 | Motorola, Inc. | Method of fabricating a double polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors |
US5254485A (en) * | 1990-09-18 | 1993-10-19 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing bipolar semiconductor device |
US5235206A (en) * | 1990-10-24 | 1993-08-10 | International Business Machines Corporation | Vertical bipolar transistor with recessed epitaxially grown intrinsic base region |
US5302535A (en) * | 1991-09-20 | 1994-04-12 | Nec Corporation | Method of manufacturing high speed bipolar transistor |
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