DE4225611A1 - System zum Verbinden einer IC-Speicherkarte mit einer zentralen Verarbeitungseinheit eines Computers - Google Patents

Description

Die Erfindung befaßt sich mit einem System zum betriebs­ mäßigen Verbinden einer integrierten Schaltungs-Speicher­ karte (IC-Speicherkarte) mit einer zentralen Verarbeitungs­ einheit (CPU) eines Computers zum Lesen von Daten auf der Karte und zum Einschreiben von Daten in die Karte.

Disketten und IC-Speicherkarten werden in zunehmendem Maße als externe Zusatzspeicher zum Speichern von Daten, wie Be­ triebsprogrammen für Computer, eingesetzt. Diese in den Zu­ satzspeichern gespeicherten Daten werden im allgemeinen in einen Hauptspeicher des Computers über eine Eingabe/Ausgabe- Schnittstelle nach Maßgabe einer Ladeanweisung von der CPU geschrieben. Anschließend wird die CPU nach Maßgabe der im Hauptspeicher gespeicherten Programmdaten betrieben.

In anderen Worten ausgedrückt bedeutet dies, daß die CPU das Programm ausführt, nachdem die Programmdaten zum Hauptspei­ cher übergeben wurden. Da das Einschreiben der Daten in den Hauptspeicher etwas Zeit in Anspruch nimmt, ist der Beginn der Ausführung durch die CPU verzögert. Zusätzlich wird die Anzahl der Betriebsweisen der CPU größer, wodurch der Ener­ gieverbrauch zunimmt und die Lebensdauer des Computers ab­ nimmt.

Die Erfindung zielt darauf ab, ein System zum Verbinden ei­ ner IC-Speicherkarte mit einer CPU eines Computers bereit­ zustellen, bei dem der IC-Speicher direkt durch die CPU zugreifbar ist, so daß die vorstehend beschriebenen Nachtei­ le beim Stand der Technik überwunden werden.

Nach der Erfindung wird ein System zum Verbinden einer IC- Speicherkarte mit einer zentralen Verarbeitungseinheit (CPU) eines Computers bereitgestellt, welches dich durch folgendes auszeichnet:

Eine Detektoreinrichtung zum Detektieren des Einlegens der IC-Speicherkarte in den Computer, eine Bestimmungseinrich­ tung, welche auf eine Anweisung zur Erzeugung eines Einrich­ tungsbestimmungssignales anspricht, eine Adreßspeicherein­ richtung, welche auf das Einrichtungsbestimmungssignal zur Speicherung von Segmentadressen, basierend auf über die CPU anliegende Daten anspricht, eine Adressiereinrichtung zum Adressieren der IC-Speicherkarte mit einer niedrigwertig 8- Bitadresse, welche von der CPU anliegt und zum Adressieren der IC-Speicherkarte mit einer Adresse, die man dadurch er­ hält, daß die niedrigwertigen 8-Bit der Segmentadresse, wel­ che von der Adreßspeichereinrichtung anliegen, zu höher­ wertigen 8-Bits einer Adresse addiert werden, welche von der CPU anliegt, und eine Umwandlungseinrichtung, wel­ che auf eine Anweisung von der CPU zur Erzeugung eines Spei­ cherlesesignals und eines Speicherschreibsignals anspricht.

Das System hat ferner eine Betriebssteuereinrichtung, welche auf das Einrichtungsbestimmungssignal zum Erzeugen eines Be­ triebssteuersignales anspricht, ferner eine Steuersignaler­ zeugungseinrichtung, welche auf eine Anweisung von der CPU und auf das Betriebssteuersignal zum Anlegen eines Chip­ freigabesignals, eines Datenfreigabesignals und eines Schreib­ signales in Abhängigkeit von dem Speicherlesesignal und von dem Speicherschreibsignal für die IC-Speicherkarte anspricht, eine Datenpuffereinrichtung, welche eine bidirektionale Über­ tragung von Daten zwischen der IC-Speicherkarte und der CPU vornimmt, und eine Energieversorgungseinrichtung zur Ver­ sorgung der IC-Speicherkarte mit elektrischer Energie.

Gemäß einer bevorzugten Ausführungsform nach der Erfindung sind die Anweisungen, die von der CPU an die Bestimmungsein­ richtung und an die Steuersignalerzeugungseinrichtung ange­ legt werden, Signale, die aus den Adreßsignalen der CPU aus­ gewählt sind, und die an der Umwandlungseinrichtung anlie­ gende Anweisungen werden von einem Speicheranforderungs­ signal und einem Lese/Schreibsignal der CPU gebildet.

Weitere Einzelheiten, Merkmale und Vorteile der Erfindung er­ geben sich aus der nachstehenden Beschreibung von bevorzug­ ten Ausführungsformen unter Bezugnahme auf die beigefügte Zeichnung. Darin zeigt:

Fig. 1 ein Blockdiagramm eines Systems zum Verbinden einer IC-Speicherkarte mit einer CPU eines Computers nach der Erfindung,

Fig. 2 ein Blockdiagramm zur Verdeutlichung eines Teils des Verbindungssystems nach Fig. 1, und

Fig. 3 ein Blockdiagramm zur Verdeutlichung eines weiteren Teils des Verbindungssystems nach Fig. 1.

Unter Bezugnahme auf Fig. 1 wird eine IC-Speicherkarte (nach­ stehend lediglich mit Speicherkarte bezeichnet) 90, welche eine Speicherkapazität von 64 Kilobyte hat, in einen Computer eingesteckt, welcher eine zentrale Verarbeitungseinheit (CPU) 10 hat. Das System nach der Erfindung hat eine Adressierein­ richtung 15, welche mit einer Adreßbusleitung der CPU 10 und Adreßanschlüssen der Speicherkarte 90 verbunden ist, eine Ein­ richtungsbestimmungseinrichtung 20 und eine Steuersignaler­ zeugungseinrichtung 60, welche ebenfalls mit der Adreßbus­ leitung, einer Betriebssteuereinrichtung 25 und einem Daten­ puffer 70 verbunden ist, welcher mit einer Datenbusleitung der CPU zu verbinden ist.

Adreßsignale von der CPU 10 liegen über die Adreßbusleitung an der Adressiereinrichtung 15 an, welche derart arbeitet, daß eine Kartenadresse der Speicherkarte 90 nach Maßgabe des Adreßsignales derart bestimmt wird, daß man einen Zugriff zu der Speicherkarte 90 erhält. Ausgänge der Einrichtungsbe­ stimmungseinrichtung 20 sind mit einer Adreßspeichereinrich­ tung 30 verbunden, welche Signale zur Adressierung der Karte an die Adressiereinrichtung 15 anlegt. Die Steuersignaler­ zeugungseinrichtung 60 steuert die Arbeitsweise des Systems, insbesondere das Lesen von Daten aus der Speicherkarte 90 und das Einschreiben von Daten in dieselbe.

Der Datenpuffer 70 ist mit der Speicherkarte 90 derart ver­ bunden, daß eine bidirektionale Übertragung von Datensigna­ len zwischen der CPU 10 und der Speicherkarte 90 ermöglicht wird. Die Datenbusleitung ist ferner mit der Adreßspeicher­ einrichtung 30 und einem Kartendetektor 40 verbunden.

Ein Markierungssignalanschluß der CPU 10 ist mit der Einrichtungsbestimmungseinrichtung 20 und dem Kartendetek­ tor 40 verbunden, um ein IO-Markierungssignal zur Steu­ erung der Betriebstaktgebung anzulegen. Ein Speicheranfor­ derungssignalanschluß und ein Lese/Schreibsignalan­ schluß R/ sind mit einem Wandler 50 verbunden, welcher mit der Steuersignalerzeugungseinrichtung 60 verbunden ist. Der Lese/Schreibsignalanschluß ist ferner mit dem Kartendetek­ tor 40 verbunden. Die CPU 10 gibt ein Rücksetzsignal an die Betriebssteuereinrichtung 25 zum Zurücksetzen des Systems ab.

Unter Bezugnahme auf Fig. 2 weist die Einrichtungsbestim­ mungseinrichtung 20 einen I/O-Dekodierer 22 auf. Ausgänge der Einrichtungsbestimmungseinrichtung 20 sind mit einem ersten Adreßpuffer 32, einem zweiten Adreßpuffer 34, einer Betriebssteuereinrichtung 25 und einem Kartendetektor 40 jeweils verbunden. Der erste Adreßpuffer 32 ist derart be­ schaffen und ausgelegt, daß die niedrigwertigen 8 Bits SA₈ bis SA₁₅ der Segmentadressen als höherwertige Bytedaten für die Kartenadressen CA₈ bis CA₂₃ gespeichert werden, und der zweite Adreßpuffer 34 ist derart beschaffen und ausge­ legt, daß höherwertige 8 Bits SA₁₆ bis SA₂₃ der Segmentadres­ sen als Segmentdaten für die Kartenadresse gespeichert wer­ den, wie dies nachstehend näher beschrieben wird. Der IO- Dekodierer 22 erzeugt ein Einrichtungsbestimmungssignal nach Maßgabe eines Adreßsignales, welches die niedrigwer­ tigen 8 Bits von A₀ bis A₇ auf der Adressenbusleitung zu ei­ nem Zeitpunkt aufweist, wenn diese das IO-Markierungssignal erhält. Wenn das Adreßsignal der niedrigwertigen 8 Bits beispielsweise 50H ist, erzeugt der IO-Dekodierer 22 ein er­ stes Pufferbestimmungssignal synchron mit dem IO-Markierungs­ signal. Das Pufferwählsignal wird an einen Signalfreigabean­ schluß des ersten Adreßpuffers 32 abgegeben, welcher in der Adreßspeichereinrichtung 30 vorgesehen ist. Wenn das Adreß­ signal 51H ist, wird ein zweites Pufferbestimmungssignal an einen Signalfreigabeanschluß des zweiten Adreßpuffers 34 an­ gelegt, welcher in der Adreßspeichereinrichtung 30 vorgese­ hen ist. Wenn das Adreßsignal 52H ist, wird ein Betriebs­ steuersignal an die Betriebssteuereinrichtung 25 abgegeben, und wenn dieses 53H ist, wird ein Kartendetektionssignal an den Kartendetektor 40 abgegeben.

Die Betriebssteuereinrichtung 25 weist einen Betriebssteuer­ puffer 26 und Inverter 27 und 29 auf. Ein Signalfreigabean­ schluß CK des Betriebssteuerpuffers 26 ist mit dem Ausgang des IO-Dekodierers 22 verbunden, und die Eingänge D₀ bis D₇ sind mit der Datenbusleitung CPU verbunden. Das Betriebs­ steuersignal 52H von der Einrichtungsbestimmungseinrich­ tung 20 liegt an dem Signalfreigabeanschluß zur Freigabe der Daten D₀ bis D₇ an, welche über die Datenbusleitung anliegen. Bei Erhalt des Betriebssteuersignales 52H liegt ein Q-Ausgangsanschluß ein Datenfreigabesignal an die Da­ tenfreigabeanschlüsse des ersten Adreßpuffers 32 und des zweiten Adreßpuffers 34 über den Inverter 27 an. Das Da­ tenfreigabesignal wird ferner an die Steuersignalerzeu­ gungseinrichtung 60 abgegeben. Ein weiterer Q-Ausgangs­ anschluß erzeugt ein Schaltsignal, welches an einem Tran­ sistor einer Energieversorgungsschaltung 80 über den In­ verter 29 anliegt, so daß an die Speicherkarte 90 eine Ver­ sorgungsspannung V_CC angelegt wird.

Wenn das erste Pufferbestimmungssignal 50H von dem IO-De­ kodierer 22 und das Datenfreigabesignal vom Betriebssteu­ erpuffer 26 an dem ersten Adreßpuffer 32 der Adreßspeicher­ einrichtung 30 anliegen, werden die Segmentadressen mit niedrigwertigen 8 Bits SA₈ bis SA₁₅ Puffer 32 als höherwer­ tige Bytedaten für die Kartenadresse gespeichert. Wenn in ähnlicher Weise das zweite Pufferbestimmungssignal 51H von dem IO-Dekodierer 22 an dem zweiten Adreßspeicher 34 an­ liegt, werden Segmentadressen der höherwertigen 8 Bits SA₁₆ bis SA₂₃ in dem zweiten Adreßpuffer 34 als Segmentdaten für die Kartenadresse gespeichert.

Die Adressiereinrichtung 25 hat einen Adreßpuffer 16, wel­ cher niedrigwertige 8 Bits A₀ bis A₇ einer Verschiebeadresse speichert, welche in Form eines Adreßsignals über die Adreß­ busleitung angelegt wird. Die Verschiebeadresse A₀ bis A₇ wird direkt an die Speicherkarte 90 als Kartenadresse CA₀ bis CA₇ angelegt. Die Adreßsignale A₈ bis A₁₅ der höherwer­ tigen 8 Bits werden an einen Addierer 18 angelegt, an wel­ chen auch die Segmentadresse SA₈ bis SA₁₅ und SA₁₆ bis SA₂₃ welche in den Adreßpuffern 32 und 34 jeweils gespeichert sind, angelegt werden. Die Segmentadresse SA₈ bis SA₁₅ wird zu den Verschiebeadreßdaten A₈ bis A₁₅ addiert, so daß die Kartenadressen CA₈ bis CA₂₃, welche die physikalischen Adressen wiedergeben, erhalten werden und an die Speicher­ karte 90 angelegt werden. Somit ist es möglich, zu dem Be­ reich mit den 64 Kilobyte der Speicherkarte 90 nach Maßgabe der Verschiebeadresse so zu greifen, wie die von der CPU 10 ausgegeben wird.

Unter Bezugnahme auf Fig. 3 hat der Kartendetektor 40 einen Detektionspuffer 41, eine Detektionsschaltung 45, welche einen Inverter, einen Kondensator und einen Widerstand auf­ weist, einen Inverter 42 und ein NAND-Gate 43. Der Detek­ tionspuffer 41 hat einen ersten Datenfreigabeanschluß, an welchem das Kartendetektionssignal 53H von der Einrichtungs­ bestimmungseinrichtung 20 angelegt wird, und einen zweiten Datenfreigabeanschluß, welcher mit dem Ausgang des NAND- Gates verbunden ist. Einer der Eingangsanschlüsse des NAND- Gates 43 ist mit dem IO-Markierungssignalanschluß über den Inverter 42 verbunden, und der andere Anschluß ist mit dem Lese/Schreibsignalanschluß R/ verbunden. Wenn die Speicherkarte 90 in den Computer eingesteckt ist, liegt ein niedrigwertiges Signal von der Detektorschaltung 45 an dem Puffer 41 an, wodurch Daten gespeichert werden, welche angeben, daß die Speicherkarte in Betriebsverbindung ist. Wenn ein hochpegeliges Lese/Schreibsignal R/ an dem NAND- Glied 53 zu einem Zeitpunkt anliegt, wenn das IO-Markie­ rungssignal nicht an den Inverter 42 angelegt wird, liegt das NAND-Glied 43 ein niedrigpegeliges Signal an den zweiten Datenfreigabeanschluß des Puffers 41 an. Wenn das niedrigpegelige Datendetektionssignal 53H von dem IO-Deko­ dierer 22 der Einrichtungsbestimmungseinrichtung 20 zu die­ sem Zeitpunkt anliegt, werden die im Puffer 41 festgelegten Daten mit Hilfe der CPU gelesen, so daß die Vorgabe mittels der IC-Speicherkarte detektiert werden kann.

Der Konverter 50 weist ein erstes NAND-Glied 56 und ein zwei­ tes NAND-Glied 58 auf, von denen jeweils ein Eingangsanschluß mit dem Speicheranforderungssignalanschluß der CPU 10 über einen Inverter 52 verbunden ist. Der andere der Eingangs­ anschlüsse des ersten NAND-Gliedes 56 ist mit dem Lese/Schreib­ signalanschluß R/ verbunden, und der andere Eingangsanschluß des zweiten NAND-Gliedes 58 ist mit dem Lese/Schreibsignalan­ schluß R/ über einen Inverter 54 verbunden. Der Wandler 50 ist derart beschaffen und ausgelegt, daß er entweder ein nie­ drigpegeliges Speicherlesesignal oder ein hochpegeliges Spei­ cherschreibsignal erzeugt. Insbesondere wenn ein hochpegeli­ ges Lese/Schreibsignal R/ beim Fehlen eines Speicheranforde­ rungssignales angelegt wird, erzeugt das erste NAND-Glied 56 ein niedrigpegeliges Speicherlesesignal. Wenn andererseits ein niedrigpegeliges Lese/Schreibsignal R/ an den Inverter 54 abgegeben wird, erzeugt das zweite NAND-Glied 58 ein nie­ drigpegeliges Speicherschreibsignal.

Das Speicherlesesignal und das Speicherschreibsignal werden an den Steuersignalpuffer 64 der Steuersignalerzeugungsein­ richtung 60 abgegeben. Der Puffer 64 erhält ferner ein Daten­ freigabesignal von der Betriebssteuereinrichtung 25 als ein Betriebssignal. Die Steuersignalerzeugungseinrichtung 60 hat ferner einen Speicherdekodierer 62, welcher Anschlüsse A, B, C und G₁ hat, an welchen jeweils Bits A₁₆ bis A₁₉ des Adreßsignals CPU anliegen. Wenn das Adreßsignal beispielsweise 40000H ist, erzeugt der Speicherdekodierer 62 ein niedrigpe­ geliges Chipwählsignal, welches an den Steuersignalpuffer 64 abgegeben wird. Wenn das Adreßsignal einen Wert zwischen 40000H und 4FFFFH hat, erzeugt der Steuersignalpuffer 64 ein Chipfreigabesignal und ein Datenfreigabesignal nach Maßgabe des Betriebssignals von der Betriebssteuereinrichtung 25. Diese Freigabesignale liegen an der Speicherkarte 90 an, so daß ermöglicht wird, daß die Daten an vorbestimmten Adres­ sen in der Speicherkarte 90 gelesen werden. Wenn das niedrig­ pegelige Speicherschreibsignal an dem Steuersignalpuffer 64 anliegt, werden das Chipfreigabesignal und ein Speicher­ schreibsignal an die Speicherkarte 90 abgegeben, um zu ermög­ lichen, daß Daten an vorbestimmten Adressen gespeichert wer­ den.

Beim Arbeiten wird die Speicherkarte 90 in den Computer ein­ gelegt, so daß die Daten, welche das Vorliegen der Karte wie­ dergeben, im Puffer 41 festgelegt werden. Wenn die CPU 10 Adreßdaten 53H an den IO-Dekodierer 22 der Einrichtungsbe­ stimmungseinrichtung 20 über die Adreßbusleitung anlegt, legt der IO-Dekodierer 22 seinerseits das Kartendetektionssignal 53H als ein Betriebssignal an den Detektionspuffer 41 des Kartendetektors 40 an. Wenn ein hochpegeliges Lese/Schreib­ signal R/ von der CPU 10 beim Fehlen des IO-Markierungs­ signals zugeleitet wird, wird der Detektionspuffer 41 gelesen, um zu bestimmen, daß die Speicherkarte 90 eingelegt ist.

Dann legt die CPU die nächsten Adreßdaten 52H an den IO-De­ kodierer 22 an, so daß das Betriebssteuersignal 52H an die Betriebssteuereinrichtung 25 angelegt wird. Somit wird der Betriebssteuerpuffer 26 der Betriebssteuereinrichtung 25 ver­ riegelt, um das System nach Maßgabe der Daten D₀ bis D₇ zu betreiben, welche über die Datenbusleitung anliegen. Ins­ besondere wird ein hochpegeliges Q-Ausgangssignal des Puf­ fers 26 durch den Inverter 27 invertiert und an die Adreß­ speichereinrichtung 30 und die Steuersignalerzeugungseinrich­ tung 60 als Datenfreigabesignale angelegt, so daß diese be­ triebsbereit sind. Gleichzeitig legt der Betriebssteuerpuf­ fer 26 ein niedrigpegeliges Signal an den Transistor der Energieversorgungsschaltung 80 an, so daß der Transistor leitend wird, um hierdurch die Spannung V_CC an die Speicher­ karte 90 anzulegen.

Wenn die CPU 10 Adreßdaten 50H und 51H anlegt, werden die ersten und zweiten Adreßpuffer 32 und 34 der Adreßspeicher­ einrichtung 30 mit ersten und zweiten Pufferbestimmungs­ signalen 50H und 51H von dem IO-Dekodierer 22 jeweils ver­ sorgt. Die Adreßpuffer 32 und 34 speichern daher das Adreß­ signal und die Segmentdaten SA₈ bis SA₁₅ und SA₁₆ bis SA₂₃. Die Adressiereinrichtung 15 bestimmt die niedrigwertigen Bits CA₀ bis CA₇ der physikalischen Kartenadresse aus den Verschiebeadreßdaten A₀ bis A₇. Die höherwertigen Bits CA₈ bis CA₂₃ werden basierend auf den Verschiebeadreßdaten A₈ bis A₁₅ und dem Adreßsignal und den Segmentdaten SA₈ bis SA₂₃ ermittelt.

Die CPU 10 legt ferner Adreßdaten 40000H an den Speicherde­ kodierer 62 über die Adreßbusleitung an, so daß das niedrig­ pegelige Chipwählsignal an dem Steuersignalpuffer 64 an­ liegt. Wenn ein hochpegeliges Lese/Schreibsignal R/ von der CPU 10 zu einem Zeitpunkt angelegt wird, wenn das Spei­ cheranforderungssignal nicht anliegt, legt der Wandler 50 ein niedrigpegeliges Speicherlesesignal an den Steuer­ signalpuffer 64 der Steuersignalerzeugungseinrichtung 60 an. Somit legt der Puffer 64 das Chipfreigabesignal und das Datenfreigabesignal an die Speicherkarte 90 an, so daß ermöglicht wird, daß Daten an der Adresse gelesen werden können, welche mit CA₀ bis CA₂₃ bezeichnet ist. Somit werden die Daten zu der CPU übergeben.

Wenn andererseits ein niedrigpegeliges Lese/Schreibsignal R/ in Abwesenheit des Speicheranforderungssignales erzeugt wird, legt der Wandler 50 das niedrigpegelige Spei­ cherschreibsignal an den Steuersignalpuffer 64 an. Somit wird das Speicherschreibsignal an die Speicherkarte 90 ab­ gegeben, so daß Daten mit der vorbestimmten Adresse in die Speicherkarte 90 eingeschrieben werden können.

Wenn die Speicherkarte 90 mit einem Vorspeichersektor FAT (Dateizuordnungstabelle), einem Verzeichnis und einem Da­ tenbereich mit 64 Kilobyte nach Maßgabe des MS-DOS-Forma­ tes versehen ist, wird das Verzeichnis gelesen und mit­ tels des Computers angezeigt. Die notwendigen Daten, wie entsprechende Programmdaten, können durch Nachschlagen im Verzeichnis ausgewählt werden. Auf die Daten in der Spei­ cherkarte wird zugegriffen, wenn die CPU 10 arbeitet, um zu versuchen, die Adresse des eigenen Hauptspeichers des Computers zu bestimmen. Somit können Anweisungen und wei­ tere Daten mit Hilfe des Computers analysiert und verarbei­ tet werden.

Aus den voranstehenden Ausführungen ist zu ersehen, daß bei dem System nach der Erfindung Daten in einer Speicherkarte direkt übergeben werden, ohne daß sie in einem Hauptspei­ cher des Computers zuvor gespeichert werden. Daher wird verhindert, daß eine CPU des Computers zu stark belastet wird und die Wartezeit zum Einladen eines Programmes, wie eines Benutzerprogrammes, welches in der Speicherkarte ge­ speichert ist, läßt sich verkürzen. Da verschiedene Program­ me eingesetzt werden können, ohne daß das Speichervermögen des Hauptspeichers vergrößert zu werden braucht, lassen sich der Energieverbrauch und die Herstellungskosten des Computers verringern.

Obgleich die Erfindung voranstehend anhand einer bevorzug­ ten Ausführungsform erläutert wurde, ist die Erfindung na­ türlich nicht auf die dort beschriebenen Einzelheiten be­ schränkt, sondern es sind zahlreiche Abänderungen und Modi­ fikationen möglich, die der Fachmann im Bedarfsfall tref­ fen wird, ohne den Erfindungsgedanken zu verlassen.

Claims (6)

1. System zum Verbinden einer IC-Speicherkarte mit einer zentralen Verarbeitungseinheit (CPU) eines Computers, gekennzeichnet durch:
eine Detektoreinrichtung (40) zum Detektieren des Einlegens der IC-Speicherkarte (90) in den Computer;
eine Bestimmungseinrichtung (20), welche auf eine Anweisung zum Erzeugen eines Einrichtungsbestimmungssigna­ les anspricht;
eine Adreßspeichereinrichtung (30), welche auf das Einrichtungsbestimmungssignal zum Speichern von Segment­ adressen basierend auf Daten anspricht, die von der CPU (10) anliegen;
eine Adressiereinrichtung (15) zum Adressieren der IC-Speicherkarte (90) mit einer niedrigwertigen 8 Bitadresse, welche von der CPU (10) anliegt und zum Adressieren der IC- Speicherkarte (90) mit einer Adresse, die man dadurch er­ hält, daß niedrigwertige 8 Bits der Segmentadresse, welche von der Adreßspeichereinrichtung (30) anliegen, zu den höherwertigen 8 Bits einer Adresse addiert werden, die von der CPU (10) anliegt;
eine Wandlereinrichtung (50), welche auf eine An­ weisung von der CPU (10) zur Erzeugung eines Speicherlese­ signales und eines Speicherschreibsignales anspricht;
eine Betriebssteuereinrichtung (25), welche auf das Einrichtungsbestimmungssignal zum Erzeugen eines Betriebs­ steuersignals anspricht;
eine Steuersignalerzeugungseinrichtung (60), welche auf eine Anweisung von der CPU (10) und auf das Betriebs­ steuersignal zum Anlegen eines Chipfreigabesignals, eines Datenfreigabesignals und eines Schreibsignals in Abhängig­ keit von dem Speicherlesesignal und von dem Speicherschreib­ signal für die IC-Speicherkarte (90) anspricht;
Datenpuffereinrichtungen (70) zum Ausführen einer bidirektionalen Übertragung der Daten zwischen der IC-Spei­ cherkarte (90) und der CPU (10); und
eine Energieversorgungseinrichtung zur elektrischen Energieversorgung für die IC-Speicherkarte (90).

2. System nach Anspruch 1, dadurch gekennzeichnet, daß die von der CPU (10) an der Bestimmungseinrichtung (20) und der Steuersignalerzeugungseinrichtung (60) angelegten An­ weisungen Signale sind, welche aus den Adreßsignalen der CPU (10) jeweils gewählt sind.

3. System nach Anspruch 1, dadurch gekennzeichnet, daß die an der Wandlereinrichtung (50) anliegenden Anweisungen ein Speicheranforderungssignal und ein Lese/Schreibsignal von der CPU (10) sind.

4. System nach Anspruch 1, dadurch gekennzeichnet, daß die Betriebssteuereinrichtung (25) einen Betriebssteuer­ puffer (26) aufweist.

5. System nach Anspruch 1, dadurch gekennzeichnet, daß die Steuersignalerzeugungseinrichtung (60) einen Speicher­ dekodierer (62) aufweist, welcher auf die Anweisung von der CPU (10) anspricht, und einen Steuersignalpuffer (64) auf­ weist, welcher auf einen Ausgang des Speicherdekodierers (62) und das Betriebssignal zum Erzeugen eines Chipfreigabe­ signals, eines Datenfreigabesignals und eines Schreibsignals anspricht.

6. System nach Anspruch 1, dadurch gekennzeichnet, daß die Wandlereinrichtung (50) eine logische Verknüpfungs­ schaltung aufweist.