DE4219016A1 - Verfahren, durch das eine vertiefung im wesentlichen gefuellt wird - Google Patents
Verfahren, durch das eine vertiefung im wesentlichen gefuellt wirdInfo
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Description
Die Erfindung betrifft eine Halbleiterfertigungs
technologie und insbesondere ein Verfahren zum Er
zeugen metallischer Verbindungen zwischen leitfähi
gen Schichten und metallischen Verbindungsleitungen
bei Herstellungsprozessen für Halbleiterstrukturen,
deren charakteristische Abmessungen kleiner als
etwa 1 µm sind. Speziell betrifft die Erfindung ein
Verfahren, durch das eine Vertiefung im wesentli
chen gefüllt wird, sowie ein Verfahren zum Bilden
eines Kontaktzapfens, insbesondere ein Verfahren
zum Bilden eines Kontaktzapfens in einer dielektri
schen Schicht, wobei die dielektrische Schicht ei
nen leitfähigen Halbleiterbereich überlagert.
In durch Halbleiter-Fertigungsverfahren hergestell
ten elektronischen Einrichtungen werden etwa Feld
effekttransistoren untereinander durch hergestellte
leitfähige Leitungen, "Verbindungsleitungen" ge
nannt, verbunden. Es ist typisch, einen vertikalen
Verbindungszapfen zwischen die elektrische Einrich
tung und die Verbindungsleitungen zu setzen. Dieser
Zapfen wird "Kontaktzapfen" genannt, da er gebildet
wird, um die elektrische Einrichtung zu kontaktie
ren. Der Teil der elektrischen Einrichtung, der
durch den Kontaktzapfen kontaktiert wird, wird
"Kontaktbereich" genannt. Der Kontaktzapfen kann in
einem Loch oder in einer Vertiefung, "Kontaktloch"
genannt, gebildet werden. Der Kontaktzapfen liefert
eine elektrische Kopplung der elektrischen Einrich
tung und der Verbindungsleitungen. In dieser Ab
handlung ist das Kontaktloch ein in der Halbleiter
einrichtung, insbesondere in einer dielektrischen
Schicht, gebildeter Kanal. Der Kanal wird gebildet,
um eine leitfähige Schicht einer elektrischen Ein
richtung freizulegen. Ein Kontaktzapfen ist das Ob
jekt, das in dem Kontaktloch gebildet wird, wenn
das Kontaktloch mit einem Material gefüllt wird und
das Material dabei die leitfähige Schicht kontak
tiert.
In der heutigen Technologie wird der Kontaktzapfen
unter Verwendung von Wolfram hergestellt, wohinge
gen die Verbindungsleitungen unter Verwendung von
Aluminium hergestellt werden. Der Gebrauch von
Wolfram erfordert einen verwickelten Herstellungs
prozeß; ein Prozeß wird für die Ablagerung des
Wolframs und einen nachfolgenden Ätzvorgang einge
setzt, und ein weiterer Prozeß wird für die Abla
gerung des Aluminiums und einen nachfolgenden Ätz
vorgang nutzbar gemacht. Der Prozeß wird durch die
zusätzliche Ausstattung an Fertigungsanlagen und
die zur Durchführung der unterschiedlichen Prozesse
erforderlichen Stellflächen für Fertigungsanlagen
noch weiter verkompliziert.
Eine Alternative besteht in der alleinigen Ablage
rung von Aluminium zum Bilden des Kontaktzapfens
und der Verbindungen. Die Stufenabdeckung ist je
doch schlecht. Eine herkömmliche Laserplanarisie
rung kann eingesetzt werden, um die Stufenabdeckung
zu verbessern. Die Laserplanarisierung umfaßt die
Applikation von Impulsen an Laserenergie auf das
Aluminium. Die Laserenergie trägt thermische Ener
gie in das Aluminium ein, verflüssigt es und plana
risiert seine Oberfläche. Wenn die Laserenergie
fortgenommen wird, verfestigt sich das Aluminium.
Die feste Oberfläche des Aluminiums ist jedoch nach
der Laserbehandlung in Bereichen, in denen die La
serimpulse sich überlappen, rauh und weist Risse
infolge der Rekristallisation auf, welche während
des laserunterstützten Aufschmelzens auftritt. Die
ses Aluminium ist nicht zum Gebrauch für Verbin
dungsleitungen geeignet, da es schwer mit Mustern
versehen werden kann und als Leiter eine geringe
Zuverlässigkeit besitzt. Eine reflexionshemmende
Beschichtung (ARC) kann über dem Aluminium abgela
gert werden, um dieses Problem zu mindern und um
das Prozeßfenster zu verbessern. Das Prozeßfenster
ist die Differenz zwischen dem optischen Fluß, der
zum vollständigen Füllen des Kontaktloches erfor
derlich ist, und dem optischen Fluß, der zum begin
nenden Einsetzen optischen Abtragens erforderlich
ist. Obwohl der Gebrauch von ARC zu einer wesent
lich glatteren Oberfläche führt, erhöht er typi
scherweise den Widerstand des Aluminiums, da die
ARC sich mit dem Aluminium unter Bildung einer zu
sammengesetzten Schicht vermischt. Da die ARC typi;
scherweise einen höheren Widerstand als Aluminium
aufweist, weist die zusammengesetzte Schicht eben
falls einen höheren Widerstand als Aluminium auf.
Ein höherer Widerstand in den Verbindungsleitungen
ist nachteilig.
Erfindungsgemäß wird eine Halbleitereinrichtung ge
bildet, welche einen Aluminiumkontaktzapfen auf
weist, der ein Sinnbild für eine gute Stufenabdek
kung infolge eines laserunterstützten Aufschmelzens
ist. Aluminium-Verbindungsleitungen werden gefer
tigt, nachdem der Kontaktzapfen hergestellt ist.
Gemäß einem weiteren Aspekt der Erfindung wird das
Kontaktloch geätzt, nachdem es maskiert worden ist.
Dem Ätzprozeß folgt eine Ablagerung einer ersten
leitfähigen Schicht. Eine ARC-Schicht wird abgela
gert, um eine nachfolgende Laserplanarisierung zu
optimieren. Obgleich die ARC den Widerstand des
leitfähigen Materials erhöht, ist der Gebrauch ei
ner ARC beim Herstellen des Kontaktzapfens nicht
ausgeschlossen. Die leitfähige Schicht und die ARC
werden einer Laserplanarisierung unterworfen und
dann entweder durch eine Naßätzung, eine Trockenät
zung, ein chemisch-mechanisches Polieren (CMP) oder
durch eine Kombination davon zurückgeätzt, um den
Kontaktzapfen und die dielektrische Schicht freizu
legen, wobei der Kontaktzapfen im wesentlichen mit
der Oberfläche der dielektrischen Schicht koplanar
ist. Das CMP ist typischerweise beim Entfernen di
elektrischer Schichten genutzt worden, und sein
Einsatz beim Entfernen von Metall ist neu. In der
vorliegenden Ausführungsform liefert das CMP-Ätzen
eine Kontaktzapfen-Oberfläche, die im wesentlichen
koplanar mit der Oberfläche der dielektrischen
Schicht ist. Diese hergestellte Kontaktzapfen-Ober
fläche ist leitfähig, so daß sie einen guten elek
trischen Kontakt mit nachfolgend gebildeten Verbin
dungsleitungen aufweist.
Danach wird die Einrichtung gereinigt, um aus dem
CMP herrührende Verunreinigungen zu entfernen.
Dem Reinigen folgt eine Ablagerung einer zweiten
leitfähigen Schicht. Die zweite leitfähige Schicht
wird dann maskiert und geätzt, um die Verbindungs
leitung zu bilden. Es ist ebenfalls möglich, die
Mulde für die Verbindungsleitung zu ätzen und dann
das Aluminium in der Mulde abzulagern. Dieses Ver
fahren wird als "Damaszieren" bezeichnet, und es
ist den Damaszierungstechniken ähnlich, die in an
deren Herstellungsverfahren verwendet werden.
Die Erfindung sieht ein Verfahren zum Bilden von
Kontaktzapfen und Verbindungsleitungen unter Ver
wendung von im wesentlichen gleichwertigen Materi
alien und Herstellungsausrüstungen vor. Das Verfah
ren erleichtert die Herstellung durch Steuerung der
Herstellungskosten. Die Produkte werden infolge
der Duplikation des Prozesses und der Materialien,
die sowohl zur Produktion der Kontaktzapfen als
auch der Verbindungsleitungen verwendet werden,
schneller hergestellt. Auch werden Kosten unmittel
bar durch das Ausschalten des Einsatzes schwerfäl
liger, speziell der Herstellung von Kontaktzapfen
aus Wolfram gewidmeter Ausrüstungen vermindert.
Derselbe Maschinenpark und dieselbe Fabrikfläche
können zur erfindungsgemäßen Herstellung benutzt
werden, wodurch der Prozeß vereinfacht wird.
Die Erfindung ermöglicht die Unversehrtheit der
elektrischen Verbindungen, die an der Verbindungs
stelle zwischen Kontaktzapfen und Verbindungslei
tungen gebildet sind.
Probleme, die in Zusammenhang stehen mit den rauhen
Metalloberflächen, welche in Bereichen gebildet
sind, in denen Laserimpulse sich während des Laser
aufschmelzens überlappen, und mit dem Ansteigen des
Widerstandes infolge der Vermischung der ARC und
des Metalls während des Laseraufschmelzens, werden
mit der Erfindung gemindert, da das für die Verbin
dungsleitungen genutzte Verbindungsmetall einer La
serplanarisierung nicht unterworfen worden ist.
Die Erfindung ermöglicht den Gebrauch von dünnen
Metallschichten mit unterschiedlichen Legierungszu
sammensetzungen, welche unabhängig optimiert werden
können, um Kontaktlöcher zu füllen und Verbindungen
zu bilden, wodurch das gesamte Potential des Laser
planarisierungsprozesses ausgeschöpft werden kann.
Auch kann dieses Verfahren das Prozeßfenster für
das Füllen von Kontaktlöchern durch den Laserauf
schmelzprozeß erweitern, da die ARC nun zum Verbes
sern der Planarisierung ohne Besorgnis hinsichtlich
durch Vermischung der ARC mit dem Metall bedingter
Widerstandserhöhungen verwendet werden kann.
Im folgenden wird die Erfindung in Gestalt von Aus
führungsbeispielen anhand der Zeichnung näher er
läutert:
Fig. 1 ist eine Querschnittsansicht eines Teils
eines teilweise verarbeiteten Halbleiter
wafers, welche einen Feldeffekttransistor
(FET) darstellt, der innerhalb eines Si
liziumsubstrates einen leitfähig dotier
ten Bereich als Drainanschluß aufweist,
wobei der Feldeffekttransistor durch eine
planarisierte dielektrische Schicht aus
Siliziumdioxid überlagert ist.
Fig. 2 ist eine Querschnittsansicht des Wafer
teils aus Fig. 1 nach einem ersten Photo
maskierungsschritt, der ein Kontaktloch
festlegt.
Fig. 3 ist eine Querschnittsansicht des Wafer
teils aus Fig. 2 nach einer ersten Oxid-
Trockenätzung, welche das Kontaktloch
erzeugt, nach dem Entfernen der ersten
Photomaske und nach einer Abdeckablage
rung einer Barriereschicht.
Fig. 4 ist eine Querschnittsansicht des Wafer
teils aus Fig. 3 nach einer Ablagerung
von Aluminium.
Fig. 5 ist eine Querschnittsansicht des Wafer
teils aus Fig. 4 nach einer Ablagerung
einer ARC.
Fig. 6 ist eine Querschnittsansicht des Wafer
teils aus Fig. 5 nach einer Laserplanari
sierung.
Fig. 7 ist eine Querschnittsansicht des Wafer
teils aus Fig. 6 nach dem Entfernen der
zusammengesetzten Schicht und der Barrie
reschicht, die die dielektrische Schicht
überlagern.
Fig. 8 ist eine isometrische Ansicht des Wafer
teils aus Fig. 7, wobei die in Fig. 7
dargestellte Querschnittsansicht durch
die durch die unterbrochene Linie in Fig. 8
gezeigte Ebene bestimmt wird.
Fig. 9 ist eine Querschnittsansicht des Wafer
teils aus Fig. 7 nach einer Ablagerung
einer Aluminium-Verbindungsschicht und
einem Maskieren des Aluminiums, um die
Verbindungsleitungen zu bilden.
Fig. 10 ist eine isometrische Ansicht des Wafer
teils aus Fig. 9 aus dem Ätzen des Alumi
niums zum Formen der Verbindungsleitun
gen.
Fig. 11 ist eine Querschnitts-Mikrophotographie,
die die zusammengesetzte Schicht zeigt,
welche den Kontaktzapfen und die Verbin
dungsleitung, welche den Kontaktzapfen
überlagert, bildet, wobei der Kontaktzap
fen und die Verbindungsleitungen erfin
dungsgemäß hergestellt sind.
Fig. 12 ist eine Aufsicht auf eine Mikrophotogra
phie, die die koplanaren Oberflächen der
erfindungsgemäß gebildeten dielektrischen
Schichten und Kontaktzapfen darstellt.
Die Erfindung steht im Zusammenhang mit dem Verfah
ren des Bildens eines Kontaktzapfens durch den im
folgenden Ausführungsbeispiel angegebenen Prozeß
und mit dem Kontaktzapfen, der durch diesen Prozeß
gebildet wird.
Ein Ausschnitt aus einem teilweise verarbeiteten
Halbleiterwafer 11 ist in Fig. 1 dargestellt. Ein
Feldeffekttransistor 12 ist auf einem Siliziumsub
strat 13 aufgebaut, wobei ein Teil desselben do
tiert worden ist, um als Drainanschluß 14 des FET
zu dienen, und wobei ein anderer Teil desselben
dotiert worden ist, um als Sourceanschluß 15 des
FET zu dienen. Der FET 12 ist nur ein Beispiel ei
ner Einrichtung, für die eine elektrische Verbin
dung erstellt werden mag. Die gesamte Topographie
ist durch eine dielektrische Siliziumdioxidschicht
16 bedeckt, wobei deren obere Oberfläche planari
siert ist. Das Siliziumdioxid kann mit Bor und/oder
Phosphor dotiert werden. Um die vorliegende
Erfindung vollständig zu beschreiben, wird angenom
men, daß ein Kontaktzapfen durch die dielektrische
Schicht 16 hindurch gebildet werden muß und daß der
Kontaktzapfen den Drainanschluß 14 des FET verbin
den soll, während er im wesentlichen koplanar mit
der Oberfläche der dielektrischen Schicht 16 ist.
Nunmehr auf Fig. 2 Bezug nehmend, ist eine erste
Photoresist-Maske 17 oberhalb der dielektrischen
Schicht 16 auf den Wafer 11 aufgebracht worden. Die
erste Photomaske 17 legt die Geometrien der ge
wünschten Kontaktlöcher 18 (in Fig. 3 gezeigt) auf
der Oberfläche der dielektrischen Schicht 16 fest.
Nur ein einziges Kontaktloch wird auf dem in dieser
Fig. dargestellten Waferteil erzeugt. Ein erstes
Oxid-Trockenätzen bildet ein Kontaktloch, das in
einem späteren Schritt mit einem leitfähigen Metall
gefüllt werden wird.
Nunmehr auf Fig. 3 Bezug nehmend, wird ein in der
dielektrischen Schicht 16 geätztes Kontaktloch 18
nach der Entfernung der ersten Photomaske 17 darge
stellt. Eine Barriereschicht 19 ist abgelagert wor
den, um die Wechselwirkung der dielektrischen
Schicht 16 mit einer nachfolgenden Aluminiumablage
rung zu verhindern. Die Barriereschicht 19 kann
Titan-Wolfram oder Titan-Nitrid aufweisen.
Nunmehr auf Fig. 4 Bezug nehmend, ist eine Schicht
aus leitfähigem Material 22 oben auf der dielektri
schen Schicht 16 abgelagert worden. In der bevor
zugten Ausführungsform ist die Schicht aus leitfä
higem Material Aluminium, obgleich sie andere Me
talle, wie etwa Kupfer, Gold, Titan oder Molybdän
aufweisen kann. Es ist aus der Zeichnung ersicht
lich, daß das Kontaktloch 18 nicht vollständig mit
der Schicht aus leitfähigem Material 22 gefüllt
ist. Die den senkrechten Seiten des Kontaktloches
18 benachbarte Schicht aus leitfähigem Material 22
hat minimalen Kontakt mit der Schicht aus leitfähi
gem Material 22, die den Drainanschluß des FET
überlagert und daher ist nahe der Mitte und der
Oberseite des Kontaktloches 18 ein Hohlraum gebil
det, der sich in das Kontaktloch 18 erstreckt, was
schlechte elektrische Verbindungen mit nachfolgend
gebildeten Verbindungsleitungen zur Folge hat. Der
Transistor würde entweder nicht oder nur mit Unter
brechungen funktionieren, falls keine weiteren
Schritte unternommen werden, um die Qualität dieser
Verbindung zu verbessern. Eine Laserplanarisierung
kann verwendet werden, um die Unverletztheit des
Kontaktzapfens zu verbessern. Die planare Natur des
Kontaktzapfens liefert einen guten elektrischen
Kontakt mit nachfolgend gebildeten Verbindungslei
tungen.
Um die Laserplanarisierung zu optimieren, wird eine
Schicht aus einer reflexionshemmenden Beschichtung
(ARC) 24 durch Abdeckablagerung aufgebracht. Bei
spiele für ARCs sind Materialien, die Titan, Titan-
Nitrid, Wolfram oder Wolfram-Nitrid aufweisen. Die
ARC-Schicht 24 ist in Fig. 5 als die Schicht aus
leitfähigem Material 22 überlagernd dargestellt. Da
die ARC einen höheren Widerstand als Aluminium auf
weist, erhöht sie den Widerstand in dem Aluminium,
wenn sie sich mit dem Aluminium vermischt. Das ge
ringerere Reflexionsvermögen der ARC liefert jedoch
einen hohen Siedepunkt, der zu einem verbesserten
Laserplanarisierungs-Prozeßfenster führt. Das Erhö
hen des Widerstandes des Aluminiums hat eine mini
male Wirkung, wenn es auf den Kontaktzapfen be
grenzt ist, es sollte jedoch vermieden werden, wenn
Verbindungsleitungen hergestellt werden.
Obgleich die Barriereschicht 19, die Schicht aus
leitfähigem Material 22 und die ARC-Ablagerungen 24
auf vielerlei Wegen wie chemische Ablagerung aus
der Gasphase oder durch Sputter-Ablagerung erzielt
werden können, wird die Ablagerung durch Sputtern
bevorzugt.
Fig. 6 zeigt den Halbleiterwafer 11 aus Fig. 5 nach
einer Laserplanarisierung. Die ARC 24 und das leit
fähige Material 22 sind während des Laserauf
schmelzprozesses miteinander vermischt, so daß sie
eine zusammengesetzte Schicht 25 bilden. Die zusam
mengesetzte Schicht 25 ist eine im wesentlichen ho
mogene Schicht, die während des Laseraufschmelzens
gebildet und nachfolgend auf die Unterbrechung des
Laseraufschmelzens verfestigt ist. Die Laserplana
risierung liefert genügend Wärmeenergie, um die zu
sammengesetzte Schicht 25 in dem Maße fließen zu
lassen, daß Hohlräume gefüllt werden, daß die Stu
fenabdeckung verbessert und Oberflächen planari
siert werden.
Nunmehr auf Fig. 7 und die dreidimensionale Fig. 8
Bezug nehmend, sind die zusammengesetzte Schicht 25
und die Barriereschicht 19 geätzt worden, um die
Oberfläche 26 der dielektrischen Schicht 16 freizu
legen und um den Kontaktzapfen 27 mit einer im we
sentlichen mit der Oberfläche 26 der dielektrischen
Schicht 16 koplanaren Oberfläche 28 zu bilden. Die
durch die unterbrochenen Linien 30 in Fig. 8 fest
gelegte Ebene ist der in Fig. 7 dargestellte Quer
schnitt.
Die Schichten sind unter Verwendung chemisch-mecha
nischen Polierens (CMP) geätzt worden. Obwohl das
Ätzen streng chemisch oder streng mechanisch sein
kann, ist CMP das bevorzugte Verfahren. Dieses Ver
fahren wird in dem US-Patent 50 36 015 unter dem
Titel "Method and Apparatus of Endpoint Detection
During Mechanical Planarization of Semiconductor
Wafers" und in einem weiteren US-Patent 50 69 002
unter dem Titel "Method and Apparatus of Endpoint
Detection During mechanical Planarization of Semi
conductor Wafers" erläutert. CMP wird eingesetzt,
um eine gesteuerte Entfernung der zusammengesetzten
Schicht 25 und der Barriereschicht 19 zu ermög
lichen und um einen Kontaktzapfen 27 zu liefern,
welcher eine im wesentlichen mit der dielektrischen
Schicht 16 koplanare Oberfläche 28 aufweist. Die
koplanare Oberfläche 28, die aus dem CMP-Prozeß re
sultiert, liefert einen besseren elektrischen Kon
takt mit nachfolgend hergestellten Verbindungslei
tungen, da der CMP-Prozeß jedwedige Vertiefungen in
dem Kontaktzapfen entfernt, welche bei einem Stan
dard-Ätzprozeß entstehen können. Eine weitere be
vorzugte Option ist es, eine teilweise chemische
Ätzung durchzuführen, welche angehalten wird, bevor
die dielektrische Schicht 16 freigelegt ist. Der
CMP-Prozeß wird dann benutzt, um die dielektrische
Schicht 16 und den Kontaktzapfen 27 freizulegen.
Nachdem der CMP-Prozeß durchgeführt worden ist, ist
es erforderlich, den Wafer zu reinigen, um alle
während des CMP-Prozesses gebildeten Überreste zu
entfernen.
Zu diesem Zeitpunkt werden die Verbindungsleitungen
zum Kontaktzapfen 27 gebildet. Die Verbindungslei
tungen können in der dielektrischen Schicht 16 ge
bildet werden, so daß sie eine senkrechte Seiten
wand des Kontaktzapfens 27 kontaktieren oder sie
können durch Überlagern der dielektrischen Schicht
16, die die Oberfläche 28 des Kontaktzapfens 27
überlagert, gebildet werden. Der erstgenannte Pro
zeß wird "damaszieren" genannt. Der letztgenannte
Prozeß wird vorgezogen und im folgenden näher er
läutert.
In Fig. 9 ist eine leitfähige Verbindungsschicht 32
abgelagert worden, so daß sie die dielektrische
Schicht 16 und den Kontaktzapfen 27 überlagert. In
der bevorzugten Ausführungsform ist die leitfähige
Schicht 32 eine Aluminiumlegierung, die Aluminium-
Silizium-Kupfer, Aluminium-Titan oder Aluminium-
Kupfer aufweist. Die leitfähige Schicht kann eben
falls andere Materialien, wie etwa Legierungen von
Kupfer, Gold, Titan oder Molybdän aufweisen. Obwohl
die leitfähige Schicht 32 auf vielerlei Wegen abge
lagert werden kann, wie etwa chemische Abscheidung
aus der Dampfphase oder durch Sputter-Ablagerung,
wird die Sputter-Ablagerung bevorzugt. Fig. 9 zeigt
ebenfalls die die leitfähige Schicht 32 überlagern
de und zum Liefern einer Verbindungsleitung, die
den Kontaktzapfen 27 kontaktiert, konstruierte Mas
ke 34.
Auf Fig. 10 Bezug nehmend, ist die leitfähige
Schicht 32 durch einen trockenen Plasmaätzvorgang
geätzt worden und die Verbindungsleitung 36 bleibt
zurück. Andere Atzverfahren können verwendet wer
den. Der Kontaktzapfen 27 und die Verbindungslei
tung 36 stehen infolge der koplanaren Natur des
Kontaktzapfens 27, welcher gemäß der bevorzugten
Ausführungsform der Erfindung gebildet ist, mitei
nander in elektrischem Kontakt.
Fig. 11 und 12 sind Mikrophotographien, welche mit
einem hochauflösenden Rasterelektronenmikroskop
aufgenommen worden sind.
Fig. 11 ist eine Querschnittsansicht einer Mikro
photographie, die die zusammengesetzte Schicht dar
stellt, welche den Kontaktzapfen 27 und die den
Kontaktzapfen 27 überlagernde Verbindungsleitung 36
bildet. Aus Fig. 11 ist ersichtlich, daß die Unver
letztheit des Kontaktzapfens 27 hervorragend ist;
die Stufenabdeckung ist gut und Hohlräume in der
zusammengesetzten Schicht sind eliminiert worden.
Fig. 12 ist eine Draufsicht auf eine Mikrophotogra
phie, die die koplanare Oberfläche 26 der dielek
trischen Schicht und die Oberflächen 28 der erfin
dungsgemäß gebildeten Kontaktzapfen darstellt.
Die Fig. 11 und 12 zeigen ebenfalls die im wesent
lichen koplanare Natur der Oberfläche 28 der Kon
taktzapfen mit der Oberfläche 26 der dielektrischen
Schicht. Die in Fig. 11 dargestellte Verbindungs
leitung 36 steht im guten elektrischen Kontakt mit
dem Kontaktzapfen 27.
Ein erfindungsgemäßer Prozeß beginnt somit bei
spielsweise mit einem Wafer 13, der eine dielektri
sche Schicht 16 aufweist, wobei deren obere Ober
fläche planarisiert worden ist. Ein Maskierungs
schritt legt ein Kontaktloch fest. Ein Ätzvorgang
erzeugt das Kontaktloch, das durch die dielektri
sche Schicht zu einem leitfähigen Bereich 14 hin
durchführt, wo ein Kontakt herzustellen ist. Eine
erste Schicht aus einem leitfähigen Material wird
dann, die dielektrische Schicht überlagernd, abge
lagert. Eine Schicht aus einem Material mit einer
reflexionshemmenden Beschichtung (ARC) (oder eine
Schicht aus einem Material mit einem höheren Siede
punkt als die erste Schicht) wird, die erste
Schicht überlagernd, abgelagert. Die ARC erhöht die
Fließfähigkeit der ersten Schicht während einer
nachfolgenden Laserplanarisierung. Die erste
Schicht und die die dielektrische Schicht überla
gernde ARC werden dann laserplanarisiert. Die La
serplanarisierung wird gefolgt durch einen Abdeck
ätzvorgang der ersten Schicht und der ARC. Das Ät
zen bildet einen Kontaktzapfen 27, der im wesent
lichen koplanar mit der Oberfläche der dielektri
schen Schicht 16 ist. Zu diesem Zeitpunkt kann eine
zweite Schicht aus einem leitfähigem Material abge
lagert und maskiert werden, um Verbindungsleitungen
36 zum Verbinden der Kontaktzapfen zu bilden.
Claims (11)
1. Verfahren, durch das eine Vertiefung (18) im
wesentlichen gefüllt wird, umfassend:
- a) Ablagern eines Materials (22) zumindest in der Vertiefung (18);
- b) derartiges Applizieren von Laser-Energie auf das Material (22) nachfolgend zu dem Schritt des Ablagerns des Materials (22) in der Vertiefung (18), daß das Material (22) einen flüssigen Zustand erreicht; und
- c) Abbrechen des Applizierens von Laser- Energie auf das Material (22).
2. Verfahren nach Anspruch 1, dadurch gekenn
zeichnet, daß es ferner umfaßt: Bilden der
Vertiefung (18) in einem Werkstück (11), wobei
die Vertiefung (18) geeignet ist, das Material
(22) aufzunehmen und in sich zu bergen.
3. Verfahren nach Anspruch 2, dadurch gekenn
zeichnet, daß es ferner umfaßt: Entfernen ei
nes Überschusses an dem Material (22) von dem
Werkstück (11) derart, daß das Material (22)
im wesentlichen auf die Vertiefung (22) be
grenzt ist.
4. Verfahren zum Bilden eines Kontaktzapfens
(27), umfassend:
- a) Bilden eines Kontaktloches (18) in einem Werkstück (11), um einen Kontaktbereich (14) freizulegen, wobei das Kontaktloch (18) mindestens eine Seitenwand aufweist, die mit dem Kontaktbereich (14) in Kon takt steht, und das Kontaktloch (18) und der Kontaktbereich (14) geeignet sind, ein Material (22) aufzunehmen und in sich zu bergen;
- b) Ablagern des Materials (22) in dem Kon taktloch (18);
- c) derartiges Applizieren von Laser-Energie auf das Material (22) nachfolgend zu dem Schritt des Ablagerns des Materials (22) in der Vertiefung, daß das Material (22) einen flüssigen Zustand erreicht; und
- d) Abbrechen des Applizierens von Laser- Energie auf das Material (22), dadurch das Material (22) verfestigend, wobei das Verfahren den Kontaktzapfen (27) des Ma terials (22) in mindestens einem Teil des Kontaktloches (18) bildet und der Kontaktzapfen (27) im wesentlichen mit dem Kontaktbereich (18) in Kontakt steht; und
- e) Entfernen eines Uberschusses an Material (22) des Kontaktes von dem Werkstück (11) derart, daß das Material (22) des Kontak tes im wesentlichen auf das Kontaktloch (18) begrenzt ist.
5. Verfahren nach Anspruch 1 oder 9, dadurch ge
kennzeichnet, daß es ferner umfaßt: Verwenden
einer schützenden Barriereschicht (19), um
eine Wechselwirkung zwischen dem abgelagerten
Material (22) und dem Werkstück (11) zu ver
hindern.
6. Verfahren zum Bilden eines Kontakzapfens (27)
in einer dielektrischen Schicht (16), wobei
die dielektrische Schicht (16) einen leitfähi
gen Halbleiterbereich 14 überlagert, umfas
send:
- a) Maskieren der dielektrischen Schicht (16);
- b) Ätzen der dielektrischen Schicht (16), um ein Kontaktloch (16) zu bilden und einen Teil des leitfähigen Bereiches (14) frei zulegen, wobei das Kontaktloch (18) min destens eine Seitenwand aufweist, das Kontaktloch (14) geeignet ist, ein Mate rial (22) aufzunehmen und wobei das Kon taktloch (18) in Verbindung mit dem leit fähigen Bereich (14) geeignet ist, das Material (22) festzuhalten;
- c) Ablagern einer schützenden Barriere schicht (19) auf mindestens einer Seiten wand;
- d) Ablagern eines leitfähigen Materials (22) mindestens in dem Kontaktloch (18), wobei die schützende Barriereschicht (19) eine Wechselwirkung der dielektrischen Schicht (16) und dem leitfähigen Material (22) verhindert;
- e) Ablagern eines zur Absorption von Laser- Energie geeigneten reflexionshemmenden Materials (24), das das leitfähige Mate rial (22) überlagert;
- f) Applizieren von Laser-Energie auf das abgelagerte leitfähige Material (22) und das abgelagerte reflexionshemmende Mate rial (24), wobei die Laser-Energie in das leitfähige Material (22) und in das re flexionshemmende Material (24) thermische Energie einbringt, die thermische Energie das leitfähige Material (22) und das re flexionshemmende Material (24) verflüs sigt und das leitfähige Material (22) und das reflexionshemmende Material (24) thermisch veranlaßt, zusammenzufließen, so daß eine das reflexionshemmende Mate rial (24) sowie das leitfähige Material (22) aufweisende zusammengesetzte Schicht (25) gebildet wird, und wobei die zusam mengesetzte Schicht (25) im wesentlichen mit dem leitfähigen Bereich (14) in Kon takt steht;
- g) Abbrechen des Applizierens, wobei das Abbrechen die zusammengesetzte Schicht verfestigen läßt, so daß der Kontaktzap fen (27) gebildet wird; und
- h) Abdeckätzen der zusammengesetzten Schicht (25), wobei das Abdeckätzen ferner den Kontaktzapfen (27) festlegt, wobei der Kontaktzapfen (27) einen unteren Teil, der im wesentlichen mit dem Kontaktbe reich (14) in Kontakt steht, und einen oberen Teil, der im wesentlichen mit einer Oberfläche der dielektrischen Schicht (16) in einer Ebene liegt, auf weist.
7. Verfahren nach Anspruch 6, dadurch gekenn
zeichnet, daß es ferner umfaßt: Bilden einer
leitfähigen Verbindungsleitung (16), die mit
dem Kontaktzapfen (27) in Kontakt steht.
8. Verfahren nach Anspruch 6, dadurch gekenn
zeichnet, daß das Ablagern des leitfähigen
Materials (22), das Ablagern des reflexions
hemmenden Materials (24) und das Ablagern der
schützenden Barriereschicht (19) einen Sput
ter-Ablagerungsvorgang und eine chemische Ab
scheidung aus der Gasphase umfaßt.
9. Verfahren nach Anspruch 6, dadurch gekenn
zeichnet, daß die schützende Barriereschicht
(19) Titan-Wolfram oder Titannitrid aufweist.
10. Verfahren nach Anspruch 6, dadurch gekenn
zeichnet, daß die leitfähige Schicht (22) Alu
minium, Kupfer, Gold, Titan und/oder Molybdän
aufweist.
11. Verfahren nach Anspruch 6, dadurch gekenn
zeichnet, daß das reflexionshemmende Material
(24) Titan, Titannitrid, Wolfram und/oder
Wolframnitrid umfaßt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/713,187 US5124780A (en) | 1991-06-10 | 1991-06-10 | Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4219016A1 true DE4219016A1 (de) | 1992-12-17 |
Family
ID=24865143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4219016A Ceased DE4219016A1 (de) | 1991-06-10 | 1992-06-10 | Verfahren, durch das eine vertiefung im wesentlichen gefuellt wird |
Country Status (3)
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---|---|
US (1) | US5124780A (de) |
JP (1) | JPH05206061A (de) |
DE (1) | DE4219016A1 (de) |
Families Citing this family (56)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5231053A (en) * | 1990-12-27 | 1993-07-27 | Intel Corporation | Process of forming a tri-layer titanium coating for an aluminum layer of a semiconductor device |
JPH06177127A (ja) * | 1991-05-30 | 1994-06-24 | Sony Corp | 配線形成方法 |
KR950012918B1 (ko) * | 1991-10-21 | 1995-10-23 | 현대전자산업주식회사 | 선택적 텅스텐 박막의 2단계 퇴적에 의한 콘택 매립방법 |
JP3124101B2 (ja) * | 1992-01-30 | 2001-01-15 | ローム株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
US5288665A (en) * | 1992-08-12 | 1994-02-22 | Applied Materials, Inc. | Process for forming low resistance aluminum plug in via electrically connected to overlying patterned metal layer for integrated circuit structures |
US5354712A (en) * | 1992-11-12 | 1994-10-11 | Northern Telecom Limited | Method for forming interconnect structures for integrated circuits |
US5540810A (en) * | 1992-12-11 | 1996-07-30 | Micron Technology Inc. | IC mechanical planarization process incorporating two slurry compositions for faster material removal times |
KR970001883B1 (ko) * | 1992-12-30 | 1997-02-18 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
US5395801A (en) * | 1993-09-29 | 1995-03-07 | Micron Semiconductor, Inc. | Chemical-mechanical polishing processes of planarizing insulating layers |
JP2797933B2 (ja) * | 1993-11-30 | 1998-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
US5585308A (en) * | 1993-12-23 | 1996-12-17 | Sgs-Thomson Microelectronics, Inc. | Method for improved pre-metal planarization |
US6475903B1 (en) * | 1993-12-28 | 2002-11-05 | Intel Corporation | Copper reflow process |
KR100281887B1 (ko) * | 1994-01-18 | 2001-03-02 | 윤종용 | 반도체장치의 제조방법 |
US5364817A (en) * | 1994-05-05 | 1994-11-15 | United Microelectronics Corporation | Tungsten-plug process |
US6090701A (en) * | 1994-06-21 | 2000-07-18 | Kabushiki Kaisha Toshiba | Method for production of semiconductor device |
US5614114A (en) * | 1994-07-18 | 1997-03-25 | Electro Scientific Industries, Inc. | Laser system and method for plating vias |
EP0697723A3 (de) * | 1994-08-15 | 1997-04-16 | Ibm | Verfahren zur Metallisierung einer isolierenden Schicht |
US5654232A (en) * | 1994-08-24 | 1997-08-05 | Intel Corporation | Wetting layer sidewalls to promote copper reflow into grooves |
US5527423A (en) * | 1994-10-06 | 1996-06-18 | Cabot Corporation | Chemical mechanical polishing slurry for metal layers |
AU4290396A (en) * | 1994-11-30 | 1996-06-19 | Micron Technology, Inc. | A method of depositing tungsten nitride using a source gas comprising silicon |
US5472901A (en) * | 1994-12-02 | 1995-12-05 | Lsi Logic Corporation | Process for formation of vias (or contact openings) and fuses in the same insulation layer with minimal additional steps |
EP0720227B1 (de) * | 1994-12-29 | 2004-12-01 | STMicroelectronics, Inc. | Elektrische Verbindungsstruktur auf einer integrierten Schaltungsanordnung mit einem Zapfen mit vergrössertem Kopf |
US5658829A (en) * | 1995-02-21 | 1997-08-19 | Micron Technology, Inc. | Semiconductor processing method of forming an electrically conductive contact plug |
US6271120B1 (en) * | 1995-03-10 | 2001-08-07 | Advanced Micro Devices, Inc. | Method of enhanced silicide layer for advanced metal diffusion barrier layer application |
US5686761A (en) * | 1995-06-06 | 1997-11-11 | Advanced Micro Devices, Inc. | Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology |
KR0167889B1 (ko) * | 1995-06-09 | 1999-02-01 | 김주용 | 반도체 소자의 비아홀의 형성방법 |
JPH09116015A (ja) * | 1995-09-15 | 1997-05-02 | Korea Electron Telecommun | 接触ホール埋立方法 |
US5967030A (en) | 1995-11-17 | 1999-10-19 | Micron Technology, Inc. | Global planarization method and apparatus |
US5730835A (en) * | 1996-01-31 | 1998-03-24 | Micron Technology, Inc. | Facet etch for improved step coverage of integrated circuit contacts |
US5622894A (en) * | 1996-03-15 | 1997-04-22 | Taiwan Semiconductor Manufacturing Company Ltd | Process to minimize a seam in tungsten filled contact holes |
US5891803A (en) * | 1996-06-26 | 1999-04-06 | Intel Corporation | Rapid reflow of conductive layers by directional sputtering for interconnections in integrated circuits |
KR100226752B1 (ko) * | 1996-08-26 | 1999-10-15 | 구본준 | 반도체소자의 배선형성방법 |
US5841179A (en) * | 1996-08-28 | 1998-11-24 | Advanced Micro Devices, Inc. | Conductive layer with anti-reflective surface portion |
US5926736A (en) | 1996-10-30 | 1999-07-20 | Stmicroelectronics, Inc. | Low temperature aluminum reflow for multilevel metallization |
US20040222525A1 (en) * | 1997-03-14 | 2004-11-11 | Rhodes Howard E. | Advanced VLSI metallization |
US6316363B1 (en) | 1999-09-02 | 2001-11-13 | Micron Technology, Inc. | Deadhesion method and mechanism for wafer processing |
US6331488B1 (en) * | 1997-05-23 | 2001-12-18 | Micron Technology, Inc. | Planarization process for semiconductor substrates |
US5929526A (en) * | 1997-06-05 | 1999-07-27 | Micron Technology, Inc. | Removal of metal cusp for improved contact fill |
KR100266749B1 (ko) * | 1997-06-11 | 2000-09-15 | 윤종용 | 반도체 장치의 콘택 플러그 형성 방법 |
US5926740A (en) * | 1997-10-27 | 1999-07-20 | Micron Technology, Inc. | Graded anti-reflective coating for IC lithography |
US5920763A (en) * | 1997-08-21 | 1999-07-06 | Micron Technology, Inc. | Method and apparatus for improving the structural integrity of stacked capacitors |
US5976976A (en) | 1997-08-21 | 1999-11-02 | Micron Technology, Inc. | Method of forming titanium silicide and titanium by chemical vapor deposition |
US6143362A (en) * | 1998-02-25 | 2000-11-07 | Micron Technology, Inc. | Chemical vapor deposition of titanium |
US6284316B1 (en) | 1998-02-25 | 2001-09-04 | Micron Technology, Inc. | Chemical vapor deposition of titanium |
KR100333724B1 (ko) | 1998-06-30 | 2002-09-17 | 주식회사 하이닉스반도체 | 티타늄알루미늄나이트라이드반사방지막을이용한반도체소자의금속배선형성방법 |
US6294459B1 (en) * | 1998-09-03 | 2001-09-25 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
US6218316B1 (en) | 1998-10-22 | 2001-04-17 | Micron Technology, Inc. | Planarization of non-planar surfaces in device fabrication |
US6423626B1 (en) | 1998-11-02 | 2002-07-23 | Micron Technology, Inc. | Removal of metal cusp for improved contact fill |
US6291363B1 (en) | 1999-03-01 | 2001-09-18 | Micron Technology, Inc. | Surface treatment of DARC films to reduce defects in subsequent cap layers |
US6518172B1 (en) | 2000-08-29 | 2003-02-11 | Micron Technology, Inc. | Method for applying uniform pressurized film across wafer |
US8258057B2 (en) * | 2006-03-30 | 2012-09-04 | Intel Corporation | Copper-filled trench contact for transistor performance improvement |
US20080174027A1 (en) * | 2007-01-22 | 2008-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor interconnect structure with rounded edges and method for forming the same |
CN102237454A (zh) * | 2010-04-29 | 2011-11-09 | 展晶科技(深圳)有限公司 | 半导体光电元件及其制造方法 |
WO2015155806A1 (ja) | 2014-04-09 | 2015-10-15 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置 |
CN111863712B (zh) * | 2019-04-24 | 2024-07-16 | 台湾积体电路制造股份有限公司 | 半导体结构和形成半导体结构的方法 |
US11232943B2 (en) | 2019-04-24 | 2022-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and structure for semiconductor interconnect |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4681795A (en) * | 1985-06-24 | 1987-07-21 | The United States Of America As Represented By The Department Of Energy | Planarization of metal films for multilevel interconnects |
WO1990000476A1 (en) * | 1988-07-12 | 1990-01-25 | The Regents Of The University Of California | Planarized interconnect etchback |
US4997518A (en) * | 1989-03-31 | 1991-03-05 | Oki Electric Industry Co., Ltd. | Method for forming an electrode layer by a laser flow technique |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6353949A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | 金属配線の形成方法 |
US4981550A (en) * | 1987-09-25 | 1991-01-01 | At&T Bell Laboratories | Semiconductor device having tungsten plugs |
FR2630588A1 (fr) * | 1988-04-22 | 1989-10-27 | Philips Nv | Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee |
JPH0279433A (ja) * | 1988-09-14 | 1990-03-20 | Sony Corp | 配線膜形成方法 |
US4888087A (en) * | 1988-12-13 | 1989-12-19 | The Board Of Trustees Of The Leland Stanford Junior University | Planarized multilevel interconnection for integrated circuits |
JPH033331A (ja) * | 1989-05-31 | 1991-01-09 | Sony Corp | 配線の形成方法 |
JPH0355845A (ja) * | 1989-07-25 | 1991-03-11 | Matsushita Electric Ind Co Ltd | 配線形成方法 |
-
1991
- 1991-06-10 US US07/713,187 patent/US5124780A/en not_active Expired - Lifetime
-
1992
- 1992-06-10 DE DE4219016A patent/DE4219016A1/de not_active Ceased
- 1992-06-10 JP JP4175081A patent/JPH05206061A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4681795A (en) * | 1985-06-24 | 1987-07-21 | The United States Of America As Represented By The Department Of Energy | Planarization of metal films for multilevel interconnects |
WO1990000476A1 (en) * | 1988-07-12 | 1990-01-25 | The Regents Of The University Of California | Planarized interconnect etchback |
US4997518A (en) * | 1989-03-31 | 1991-03-05 | Oki Electric Industry Co., Ltd. | Method for forming an electrode layer by a laser flow technique |
Non-Patent Citations (1)
Title |
---|
Research Disclosure 32252 (Feb. 1991) * |
Also Published As
Publication number | Publication date |
---|---|
JPH05206061A (ja) | 1993-08-13 |
US5124780A (en) | 1992-06-23 |
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