DE4211050C2 - Verfahren zur Herstellung eines Bipolartransistors in einem Substrat - Google Patents

Verfahren zur Herstellung eines Bipolartransistors in einem Substrat

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Description

In einem Substrat integrierte, vertikale Bipolartransistoren müssen gegeneinander elektrisch isoliert werden.
Bipolartransistoren werden vielfach durch Herstellung einer vergrabenen Schicht, auch vergrabener Kollektor genannt, in einem Substrat und durch anschließende ganzflächige Herstel­ lung einer epitaktischen Schicht hergestellt. Dabei ist das Substrat von einem Leitfähigkeitstyp, die vergrabene Schicht und die epitaktische Schicht vom entgegengesetzten Leitfähig­ keitstyp dotiert. Der Bipolartransistor wird in der vergrabe­ nen Schicht und der epitaktischen Schicht aufgebaut.
Die Isolation zwischen benachbarten Bipolartransistoren muß so tief in das Substrat hineinreichen, daß die epitaktische Schicht und die vergrabene Schicht durchtrennt werden.
Es ist bekannt, (s. z. B. Bräckelmann et al, ISSCC Dig. Techn. Papers (1977), pp. 108) benachbarte Bipolartransistoren durch gesperrte pn-Übergänge gegeneinander zu isolieren. Diese Isolationstechnik ist jedoch sehr flächenaufwendig.
Eine andere Isolationstechnik besteht in der Einführung von im Substrat versenkten Oxiden ("Recessed Oxide"), die zum Bei­ spiel aus A. W. Wieder, Siemens Forschungs- und Entwicklungs­ berichte, Bd. 13 (1984), Seite 246 ff, bekannt ist. Dadurch kann der Flächenbedarf der Isolation bei gleichbleibender Lithographie auf etwa ein Drittel gesenkt werden.
Eine Weiterentwicklung des "Recessed-Oxide"-Prozesses (siehe H. Kabza et al, IEEE Electr. Dev. Lett., Bd. 10 (1989), Seite 344) sieht die Einführung einer selbstjustierten Seitenwand­ passivierung vor. Dadurch wird eine planare Isolation reali­ siert, die mit deutlich verringerten technologischen Vorhalten auskommt. Durch Unteroxidation und Wachstumsunterdrückung von Oxiden in schmalen Lithographiespalten kann jedoch auch diese Technik nicht beliebig verkleinert werden. Auch in dieser Tech­ nik ist die Skalierbarkeit daher begrenzt.
Aus H. B. Pogge, IEEE BTCM′90, Conf. Proc., 1990, pp. 18 und E. Bertagnolli et al, IEEE BCTM′91 Conf. Proc., 1991, pp. 34, ist bekannt, Bipolartransistoren durch umlaufende tiefe Gräben, die mit isolierendem Material gefüllt sind, gegeneinander zu isolieren. Diese Isolationstechnik braucht keine technologi­ schen Vorhalte und ist daher bei der weiteren Skalierung von Bipolartransistoren geeignet. An der Oberfläche des Substrats werden durch eine LOCOS-Oxidation Isolationsbereiche herge­ stellt, die die Lage des aktiven Transistors aus Emitter, Basis und Kollektor und die Lage eines Kollektoranschlusses definieren.
Diese Technologie weist gegenüber den Vorläufergenerationen eine deutlich höhere Prozeßkomplexität auf: es werden etwa 30 Prozent mehr Prozeßschritte und eine zusätzliche Maskenebene für den Isolationsbereich benötigt.
Die zusätzliche Maskenebene ist notwendig, um einen transistor­ seitigen Substratkontakt herzustellen. Dies erfolgt durch mas­ kierte Implantation in die epitaktische Schicht und gegebenen­ falls die vergrabene Schicht, so daß im Bereich des Substrat­ kontaktes der gleiche Leitfähigkeitstyp wie im Substrat er­ zeugt wird.
Aus US-PS 49 94 400 ist ein Verfahren zur Herstellung eines Bipolartransistors bekannt, bei dem zur Herstellung des Emitter/Basisbereichs auf die Oberfläche eines Siliziumsub­ strats eine Dreifachschicht aus SiO₂, dotiertem Polysilizium und Siliziumnitrid aufgebracht wird. In die Dreifachschicht wird eine Öffnung geätzt, in der die Oberfläche des Substrats freigelegt wird. An den senkrechten Wänden der Öffnung werden Flankenbedeckungen aus dotiertem Polysilizium erzeugt, aus denen im Substrat inaktive Basisbereiche zur Ausduffision ge­ bildet werden. Die Flankenbedeckungen aus Polysilizium werden mit isolierenden Flankenbedeckungen bedeckt. Durch Implan­ tation in die frei liegende Siliziumoberfläche wird die aktive Basis gebildet. Anschließend wird ein Emitteranschluß aus entsprechend dotiertem Polysilizium erzeugt, der die freilie­ gende Siliziumoberfläche bedeckt. Durch Ausdiffusion aus diesem Emitteranschluß wird der Emitter gebildet. Zur Her­ stellung eines Kollektoranschlußbereiches wird seitlich der Öffnung für den Emitter/Basisbereich eine weitere Öffnung in die Mehrfachschicht geätzt. Durch diese Öffnung wird ein Kollektoranschlußbereich durch Implantation und anschließende Diffusion gebildet, der bis zu einer im Substrat befindlichen vergrabenen Schicht reicht.
Die Temperaturbelastung bei der LOCOS-Oxidation ist in dieser Prozeßfolge so hoch, daß einerseits die vergrabene Schicht etwa 0,3 µm tief in die epitaktische Schicht eindiffundiert und damit die nominelle Dicke der epitaktischen Schicht um diesen Betrag reduziert wird und daß andererseits die thermi­ schen Lastzyklen die Ausbeute begrenzen. Ferner wird durch die Temperaturbelastung das Dotierstoffprofil der vergrabenen Schicht abgeflacht, was zu einem Verlust an Performance und Skalierbarkeit der Transistorprofile führt.
Da die Lage des aktiven Transistorbereichs und des Kollektor­ anschlusses in diesem Prozeß durch eine LOCOS-Oxidation defi­ niert wird, kann der Abstand zwischen Kollektoranschluß und aktivem Transistor bedingt durch die bei der LOCOS-Oxidation auftretende Unteroxidation (Vogelschnabel) nicht beliebig klein gemacht werden.
Der Erfindung liegt daher das Problem zugrunde, ein Verfahren zur Herstellung eines Bipolartransistors in einem Substrat an­ zugeben, das einen möglichst geringen Prozeßaufwand und möglichst wenig Maskenebenen erfordert und das eine weitere vertikale und horizontale Skalierung des Bipolartransistors ermöglicht.
Dieses Problem wird erfindungsgemäß gelöst durch ein Verfahren nach Anspruch 1. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.
In dem erfindungsgemäßen Verfahren wird der Bipolartransistor durch einen isolierenden Graben, der ihn vollständig umgibt, isoliert. An der Oberfläche des Substrats werden Isolations­ bereiche hergestellt durch Abscheiden einer SiO₂-Schicht mit­ tels thermischer Zersetzung von Si(OC₂H₅)₄ (TEOS), dem soge­ nannten TEOS-Verfahren, und anschließender Strukturierung der SiO₂-Schicht. Die Strukturierung der SiO₂-Schicht erfolgt mit Hilfe einer Photolackmaske durch anisotropes Ätzen. Die Aus­ dehnung der Isolationsbereiche in horizontaler Richtung ist daher nur durch die Justiergenauigkeit und die Auflösung des zur Herstellung der Photolackmaske verwendeten Photolitho­ graphieschrittes begrenzt.
Durch ein Nachtempern der SiO₂-Schicht vor der Strukturierung bei einer Temperatur oberhalb der Abscheidetemperatur, insbe­ sondere zwischen 750°C und 900°C wird die SiO₂-Schicht ver­ dichtet und damit die Qualität der fertigen Isolationsbereiche erhöht.
Es liegt im Rahmen der Erfindung, die SiO₂-Schicht so zu struk­ turieren, daß sie neben der Lage eines aktiven Transistorbe­ reichs für Emitter, Basis und Kollektor und der Lage eines Kollektoranschlusses auch die Lage für einen Substratanschluß außerhalb des Grabens definiert. Unter Verwendung der Isolations­ bereiche als Ätzmaske werden der Substratanschluß und der Kollektoranschluß durch Abätzen der epitaktischen Schicht in diesen Bereichen bis auf die vergrabene Schicht bzw. das Substrat hergestellt.
Es ist besonders vorteilhaft, einen Basisanschluß und einen Emitteranschluß jeweils durch Abscheiden und Strukturieren einer entsprechend dotierten Polysiliziumschicht herzustellen und beim anisotropen Ätzen zur Bildung von Basisanschluß und Emitteranschluß gleichzeitig im Bereich des Kollektoranschlus­ ses und des Substratanschlusses die epitaktische Schicht zu entfernen. Dazu wird die Ätzung der zuletzt abgeschiedenen Polysiliziumschicht, zum Beispiel zur Herstellung des Emitter­ anschlusses, soweit überzogen, daß die epitaktische Schicht im Bereich von Substratanschluß und Kollektoranschluß vollständig entfernt wird.
Durch Verwendung der Isolationsbereiche als Ätzmaske zur Her­ stellung des Kollektoranschlusses und des Substratanschlusses werden zwei Maskenebenen eingespart. Darüber hinaus kann mit dem erfindungsgemäßen Verfahren ein Gesamtprozeß zur Her­ stellung eines Bipolartransistors entworfen werden, in dem Hochtemperaturschritte, die bei Prozeßtemperaturen oberhalb 950° ablaufen, nicht erforderlich sind. Die Anzahl der Prozeß­ schritte, die bei Temperaturen zwischen 900°C und 950°C ab­ laufen, wird auf zwei reduziert. Dadurch wird das Dotierstoff­ profil der vergrabenen Schicht und der epitaktischen Schicht nicht verschmiert, so daß eine weitere vertikale Skalierung des Bipolartransistors und eine entsprechend höhere Per­ formance des Bipolartransistors ermöglicht werden.
Die Erfindung läßt sich sowohl für einen selbstjustierten Innenspacer-Bipolartransistor, wie er aus A. W. Wieder, Siemens Forschungs- und Entwicklungsberichte, Bd. 13 (1984), Seite 246 ff, bekannt ist, als auch für einen Außenspacer-Bi­ polartransistor, wie er aus G. P. Li et al, IEEE El. Dev. Lett., Vol. EDL-8 (1987), pp. 338, bekannt ist, realisieren.
Im folgenden wird die Erfindung anhand eines Ausführungsbei­ spiels und der Figuren näher erläutert.
Fig. 1 zeigt ein Substrat mit vergrabener Schicht und epitak­ tischer Schicht.
Fig. 2 zeigt das Substrat nach der Herstellung der Gräben.
Fig. 3 zeigt das Substrat nach der Herstellung der Isolations­ bereiche.
Fig. 4 zeigt das Substrat nach der Herstellung des Basisan­ schlusses.
Fig. 5 zeigt das Substrat nach der Herstellung von Emitteran­ schluß, Kollektoranschluß und Substratanschluß.
Fig. 6 zeigt den fertigen Bipolartransistor.
Fig. 7 zeigt ein Layout für einen Bipolartransistor mit einem Substratanschluß.
Fig. 8 zeigt ein Layout für einen Bipolartransistor ohne Sub­ stratanschluß.
In einem Substrat 1 aus einkristallinem, p-dotiertem Silizium wird eine n⁺-dotierte, vergrabene Schicht 2 hergestellt (siehe Fig. 1). Dies erfolgt zum Beispiel durch Implatation mit Arsen oder Antimon mit Hilfe einer Maske auf zum Beispiel SiO₂ (nicht dargestellt). Die vergrabene Schicht 2 ist seitlich be­ grenzt.
Nach Entfernung der zur Herstellung der vergrabenen Schicht 2 verwendeten Maske zum Beispiel durch naßchemisches Ätzen wird eine n⁻-dotierte Epitaxieschicht 3 abgeschieden. Die Epitaxie­ schicht 3 wird in einer Dicke von zum Beispiel 0,2 bis 0,5 µm hergestellt.
Als nächstes wird ein isolierender Graben hergestellt, der den fertigen Bipolartransistor umgibt. Dazu wird zunächst eine Grabenmaske, eine sogenannte Hardmask hergestellt. Dazu wird zum Beispiel eine Schichtenfolge aus thermischem Siliziumoxid, Siliziumnitrid und TEOS-Siliziumoxid in einem Dickenverhältnis von zum Beispiel 50 nm/150 nm/600 nm aufgewachsen. Die Graben­ maske wird durch einen Photolithographieschritt definiert und anschließend anisotrop geätzt (die Grabenmaske ist nicht dar­ gestellt).
Nach Entfernung einer im Photolithographieschritt verwendeten Photolackmaske wird ein Graben 4 durch die Epitaxieschicht 3 und die vergrabene Schicht 2 in das Substrat 1 hineingeätzt (s. Fig. 2). Der Graben 4 wird zum Beispiel in eine Tiefe von etwa 4,5 µm geätzt. Diese Tiefe bestimmt sich aus der Dicke der Epitaxieschicht 3, der Dicke der vergrabenen Schicht 2 und einem zulässigen Reststrom unter Vertriebsbedingungen.
Nach Entfernung von bei der Grabenätzung entstandenen Ätzpoly­ meren und einer entsprechenden Reinigung wird an den Wänden und dem Boden des Grabens eine SiO₂-Schicht 5 in einer Dicke von zum Beispiel 50 bis 100 nm aufgewachsen. Anschließend wer­ den durch Implantation im Substrat 1 am Boden des Grabens 4 Channelstopperbereiche 6 implantiert. Die Channelstopperbereiche sollen den Aufbau einer leitenden Inversionsschicht an der Substrat/Oxid-Grenze unter Betriebsbedingungen verhindern.
Anschließend wird der Graben durch konforme Abscheidung und Rückätzung einer Schicht mit einer Füllung 7 aus zum Beispiel CVD-Silizium aufgefüllt. Die Füllung 7 kann anstelle aus CVD- Silizium auch aus dotiertem oder undotiertem SiO₂ bestehen.
Nach Rückätzung der konformen Schicht außerhalb des Grabenbe­ reichs wird der Graben im Bereich der Oberfläche der Epitaxie­ schicht 3 mit einer isolierenden Schicht 8, zum Beispiel einer 100 nm dicken Schicht aus thermischem Oxid, dielektrisch ver­ schlossen. Anschließend wird die Grabenmaske entfernt, so daß an der Scheibenoberfläche eine Restoxidschicht aus zum Beispiel etwa 50 nm dickem thermischen Oxid verbleibt.
Zur Herstellung von Isolationsbereichen 9 (siehe Fig. 3) wird anschließend eine SiO₂-Schicht durch thermische Zersetzung von Si(OC₂H₅)₄ (TEOS) in einer Dicke von zum Beispiel 200 bis 500 nm bei 730°C abgeschieden. Diese SiO₂-Schicht wird durch einen Temperschritt bei einer Temperatur oberhalb der Abscheidetem­ peratur, zum Beispiel bei 800°C, verdichtet. Dann werden durch einen Photolithographieschritt mit Hilfe einer Photolackmaske die Lage eines aktiven Transistorbereichs 10 zur Aufnahme von Emitter, Basis und Kollektor, die Lage eines Kollektoranschlus­ ses 11 und die Lage eines Substratanschlusses 12 definiert. Durch einen Ätzschritt wird die Oberfläche der Epitaxieschicht im aktiven Transistorbereich 10, im Bereich des Kollektoran­ schlusses 11 und des Substratanschlusses 12 freigelegt. In dem Ätzschritt werden die Isolationsbereiche 9 aus der SiO₂-Schicht hergestellt. Der aktive Transistorbereich 10 und der Kollektor­ anschluß 11 sind dabei innerhalb des Grabens 4 angeordnet. Der Substratanschluß 12 ist außerhalb des Grabens 4 und seitlich der vergrabenen Schicht 2 angeordnet.
Durch ganzflächige Abscheidung und anisotrope Strukturierung einer p⁺-dotierten Polysiliziumschicht und einer SiO₂-Schicht 14 wird ein Basisanschluß 13 hergestellt. Der Basisanschluß 13 umgibt den aktiven Transistorbereich 10 ringförmig. Der Basis­ anschluß 13 ist dabei teilweise an der Oberfläche der Epitaxieschicht 3 und im übrigen auf den benachbarten Isolationsbe­ reichen 9 angeordnet (siehe Fig. 4).
Durch Implantation von Dotierstoffatomen, zum Beispiel mit 2 bis 15 keV Bor oder BF₂, 5 × 10¹³/cm², wird unter Verwendung des Basisanschlusses 13 und der SiO₂-Schicht 14 als Maske eine aktive Basis 15 hergestellt. Alternativ kann die aktive Basis 15 auch zum Beispiel durch eine Doppeldiffusionstechnik oder durch selektive Epitaxie einer p-dotierten Zone im aktiven Transistorbereich 10 hergestellt werden.
Bei der Herstellung des Basisanschlusses ist es wichtig, daß die p⁺-dotierte Polysiliziumschicht und die SiO₂-Schicht 14 sowohl im Bereich des Substratanschlusses 12 als auch im Be­ reich des Kollektoranschlusses 11 vollständig entfernt wird.
An den Flanken des Basisanschlusses 13 und der SiO₂-Schicht 14 werden isolierende Flankenbedeckungen 16, sogenannte Spacer aus SiO₂ hergestellt.
Es wird ganzflächig eine n⁺-dotierte Polysiliziumschicht abge­ schieden, die mit Hilfe einer Photolackmaske (nicht darge­ stellt) in einem anisotropen Ätzschritt strukturiert wird. Dabei wird ein Emitteranschluß 17 gebildet (siehe Fig. 5). Der Emitteranschluß 17 bedeckt die innerhalb des Basisan­ schlusses 13 offenliegende Oberfläche der Epitaxieschicht 3. Der Emitteranschluß 17 ist gegen den Basisanschluß 13 durch die SiO₂-Schicht 14 und die Flankenbedeckungen 16 isoliert.
Bei der Strukturierung der n⁺-dotierten Polysiliziumschicht zur Herstellung des Emitteranschlusses 17 wird der anisotrope Ätzschritt überzogen. Dabei wird im Bereich des Kollektoranschlusses 11 und des Substratanschlusses 12 die Epitaxieschicht 3 vollständig entfernt. Bei dieser Ätzung wirken die Isola­ tionsbereiche 9 als Maske. Die Ätzung muß um etwa 100 bis 200 Prozent überzogen werden. Dieses ist sowieso erforderlich, um Reste der n⁺-dotierten Polysiliziumschicht außerhalb des Emit­ teranschlusses 17 zu entfernen.
Durch Entfernen der Epitaxieschicht 3 im Bereich des Kollektor­ anschlusses wird an dieser Stelle die hochdotierte vergrabene Schicht 3 freigelegt. Im Bereich des Substratanschlusses 12 wird durch Entfernen der Epitaxieschicht 3 das Substrat 1 frei­ gelegt. Dadurch kann das Substrat 1 von der gleichen Seite, an der der Bipolartransistor angeordnet ist, direkt kontak­ tiert werden. Eine Umdotierung der Epitaxieschicht in diesem Bereich, wie sie in den bekannten Herstellverfahren unumgäng­ lich ist, wird dadurch vermieden.
Das Entfernen der Epitaxieschicht im Bereich des Substratan­ schlusses 12 und des Kollektoranschlusses 11 ist möglich, da die vergrabene Schicht 2 im erfindungsgemäßen Verfahren prak­ tisch nicht in die Epitaxieschicht 3 ausdiffundiert. Daher ist die Schichtdicke der Epitaxieschicht 3 im Bereich des Kollek­ toranschlusses 11 und des Substratanschlusses 12 praktisch identisch.
Zur Ätzung ist ein Ätzprozeß geeignet, der Polysilizium selek­ tiv zu Siliziumoxid ätzt. Der Siliziumoxidabtrag 2 der Ätzung darf höchstens 50 nm betragen. Dazu ist zum Beispiel ein Cl₂/He- Plasma geeignet.
Die Öffnung des Substratanschlusses und des Kollektoranschlus­ ses erfolgt unter Verwendung der Isolationsbereiche 9 als Maske. Da keine zusätzliche Phototechnik dafür erforderlich ist, stellt diese Maßnahme eine Selbstjustierungsvariante dar.
Nach Abschluß der Ätzung und einer Nachbehandlung zur Entfer­ nung von bei der Ätzung entstandenen Ätzpolymeren wird ganz­ flächig eine Zwischenoxidschicht 18 abgeschieden. Die Zwischen­ oxidschicht 18 besteht zum Beispiel aus 50 nm TEOS-SiO₂ und 800 nm BPSG (Bor-Phosphor-Silikat-Glas) (siehe Fig. 6).
In einem Temperschritt wird durch Ausdiffusion aus dem Emitter­ anschluß 17 ein Emitter 19 und durch Ausdiffusion aus der p⁺­ dotierten Basisanschluß 13 eine inaktive Basis 20 gebildet.
Als Temperschritt ist zum Beispiel eine RTA-Behandlung bei 1050°C während 5 bis 15 Sekunden oder einer FA-Behandlung bei 900°C, 20 bis 30 Minuten geeignet.
Schließlich werden in einem Photolithographieschritt Kontakt­ löcher zu dem Emitteranschluß 17, dem Basisanschluß 13, dem Kollektoranschluß 11 und dem Substratanschluß 12 geöffnet. Die Kontaktlöcher werden mit Metallanschlüssen 21 aus zum Beispiel TiN/AlSiCu aufgefüllt.
Wird kein transistorseitiger Substratkontakt benötigt, kann das erfindungsgemäße Verfahren auch nur zur selbstjustierten Herstellung des Kollektoranschlusses verwendet werden. In die­ sem Fall kann die vergrabene Schicht ganzflächig erzeugt wer­ den. Dadurch wird eine Photomaskenebene eingespart.
Fig. 7 zeigt ein Layout eines Bipolartransistors mit transi­ storseitigem Substratkontakt. Der Bipolartransistor ist von einem isolierenden Graben 71 vollständig umgeben. Die vergra­ bene Schicht 72 ist innerhalb des isolierenden Grabens 71 an­ geordnet. Ein Substratanschluß 73 ist außerhalb des isolieren­ den Grabens angeordnet. Innerhalb des isolierenden Grabens 71 sind ein Kollektoranschluß 74 und ein aktiver Transistorbereich 75 angeordnet. In dem aktiven Transistorbereich 75 sind Emit­ ter und Basis angeordnet. Die Basis ist durch einen Basisan­ schluß 76 aus p⁺-dotiertem Silizium ringförmig angeschlossen. Der Emitter ist durch einen Emitteranschluß 77 aus n⁺-dotier­ tem Polysilizium angeschlossen.
Fig. 8 zeigt ein Layout für den Bipolartransistor ohne tran­ sistorseitigen Substratkontakt. Der Übersichtlichkeit halber werden die gleichen Bezugszeichen wie in Fig. 7 verwendet. In dieser Ausführungsform wird die vergrabene Schicht ganz flächig aufgebracht.
Die Erfindung wurde anhand eines npn-Bipolartransistors be­ schrieben. Sie ist ebenso für einen pnp-Bipolartransistor an­ wendbar.

Claims (8)

1. Verfahren zur Herstellung eines Bipolartransistors in einem Substrat,
  • - bei dem mindestens im Bereich unter dem Bipolartransistor eine vergrabene Schicht (2) gebildet wird, die vom zum um­ gebenden Substrat (1) aus einkristallinem Silizium entge­ gengesetzten Leitfähigkeitstyp dotiert ist,
  • - bei dem ganzflächig eine Epitaxieschicht (3) von demselben Leitfähigkeitstyp wie die vergrabene Schicht (2) abgeschie­ den wird,
  • - bei dem in dem Substrat (1) und der Epitaxieschicht (3) ein isolierender Graben (4) hergestellt wird, der ein Gebiet für den Bipolartransistor vollständig umgibt,
  • - bei dem an der Oberfläche der Epitaxieschicht (3) Isola­ tionsbereiche (9), die mindestens die Lage eines Bereiches (10) für Emitter, Basis und Kollektor und die Lage eines Kollektoranschlusses (11) innerhalb des Gebietes, das der Graben (4) umgibt, definieren, durch Abscheiden einer SiO₂-Schicht mittels thermischer Zersetzung von Si(OC₂H₅)₄ (TEOS) und anschließende Strukturierung der SiO₂-Schicht hergestellt werden,
  • - bei dem ein Basisanschluß (13) und ein Emitteranschluß (17) jeweils durch Abscheiden und durch anisotropes, zum Isolationsbereich (9) selektives Ätzen einer entsprechend dotierten Polysiliziumschicht hergestellt werden,
  • - bei dem das anisotrope Ätzen zur Bildung von Basisanschluß (13) und Emitteranschluß (17) überzogen wird, so daß im Be­ reich des Kollektoranschlusses (11) eine Ätzung durch die Epitaxieschicht (3) erfolgt, bei der der Isolationsbereich (9) als Maske wirkt und bei der im Bereich des Kollektoran­ schlusses (11) die vergrabene Schicht (2) freigelegt wird.
2. Verfahren nach Anspruch 1, bei dem die SiO₂-Schicht vor der Strukturierung durch Tempern bei einer Temperatur oberhalb der Abscheidetemperatur verdichtet wird.
3. Verfahren nach Anspruch 1 oder 2,
  • - bei dem die SiO₂-Schicht in einer Dicke zwischen 200 und 500 nm bei einer Temperatur im Bereich (730+300°C) ab­ geschieden wird,
  • - bei der die SiO₂-Schicht durch Tempern bei einer Temperatur im Bereich (800+200°C) verdichtet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem der isolierende Graben (4) durch eine maskierte, anisotrope Grabenätzung und eine anschließende Füllung (7) des Grabens (4) hergestellt wird, wobei die Füllung (7) mindestens an den Wänden und am Boden des Grabens (4) und im Bereich der Ober­ fläche des Substrats isolierendes Material (5, 8) umfaßt.
5. Verfahren nach einem der Ansprüche 1 bis 4,
  • - bei dem die vergrabene Schicht (2) durch maskierte Implan­ tation so gebildet wird, daß sie seitlich begrenzt ist und den Bipolartransistor seitlich überlappt,
  • - bei dem bei der Strukturierung der SiO₂-Schicht zur Herstel­ lung der Isolationsbereiche (9) die Lage eines Substratan­ schlusses (12) seitlich der vergrabenen Schicht (2) außer­ halb des Gebietes, das der Graben (4) umgibt, definiert wird.
6. Verfahren nach Anspruch 5, bei dem beim anisotropen Ätzen zur Bildung von Basisanschluß (13) und Emitteranschluß (17) gleichzeitig im Bereich des Substratanschlusses (12) eine Ätzung durch die Epitaxieschicht (3) erfolgt, so daß im Be­ reich des Substratanschlusses (12) das Substrat (1) freige­ legt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6,
  • - bei dem der Basisanschluß (13) durch Strukturierung einer ersten Polysiliziumschicht hergestellt wird, die außerhalb des Basisanschlusses (13) vollständig entfernt wird,
  • - bei dem die Flanken des Basisanschlusses (13) mit isolieren­ den Flankenbedeckungen (16) versehen werden,
  • - bei dem der Emitteranschluß (17) durch eine zu SiO₂ selek­ tive, anisotrope Atzung einer zweiten Polysiliziumschicht hergestellt wird, wobei die Ätzung so weit überzogen wird, daß die Epitaxieschicht (3) in ungedeckten Bereichen voll­ ständig entfernt wird.
8. Verfahren nach einem der Ansprüche 1 bis 3,
  • - bei dem in dem Substrat (1) von einem ersten Leitfähigkeits­ typ durch maskierte Ionenimplantation eine seitlich begrenz­ te, vergrabene Schicht (2) von einem zweiten zum ersten ent­ gegengesetzten Leitfähigkeitstyp erzeugt wird,
  • - bei dem ganzflächig eine Epitaxieschicht (3) vom zweiten Leitfähigkeitstyp abgeschieden wird,
  • - bei dem der Graben (4) unter Verwendung einer zuvor herge­ stellten Grabenmaske durch anisotropes Ätzen in das Substrat (1) erzeugt wird,
  • - bei dem der Boden und die Wände des Grabens (4) mit einer SiO₂-Schicht (5) versehen werden,
  • - bei dem durch Implantation Channelstopperbereiche (6) vom zweiten Leitfähigkeitstyp unter dem Graben (4) im Substrat (1) gebildet werden,
  • - bei dem der Graben (4) durch Abscheidung und Rückätzung einer konformen Schicht gefüllt wird,
  • - bei dem der Graben (4) im Bereich der Oberfläche der Epi­ taxieschicht (3) mit einer isolierenden Schicht (8) ver­ sehen wird,
  • - bei dem nach Entfernen der Grabenmaske die SiO₂-Schicht zur Herstellung der Isolationsbereiche (9) abgeschieden und so strukturiert wird, daß die Lage des Bereichs (10) für Emit­ ter, Basis und Kollektor und die Lage des Kollektoranschlus­ ses (11) innerhalb des Gebietes, das der Graben (4) umgibt, und oberhalb der vergrabenen Schicht (2) und die Lage eines Substratkontaktes (12) seitlich der vergrabenen Schicht (2) außerhalb des Gebietes, das der Graben (4) umgibt, definiert wird,
  • - bei dem durch Abscheiden und anisotropes Strukturieren mit Hilfe einer Photolackmaske einer ersten, vom ersten Leit­ fähigkeitstyp dotierten Polysiliziumschicht ein ringförmiger Basisanschluß (13) hergestellt wird,
  • - bei dem durch Implantation unter Verwendung des mit einer SiO₂-Schicht (14) versehenen Basisanschlusses (13) als Maske eine aktive Basis (15) innerhalb des Basisanschlusses (13) gebildet wird,
  • - bei dem an den Flanken des Basisanschlusses (13) isolierende Flankenbedeckungen (16) erzeugt werden,
  • - bei dem durch Abscheiden und anisotropes Ätzen mit Hilfe einer Photolackmaske einer zweiten, vom zweiten Leitfähig­ keitstyp dotierten Polysiliziumschicht ein Emitteranschluß (17) hergestellt wird,
  • - bei dem die Ätzung zur Herstellung des Emitteranschlusses (17) soweit überzogen wird, daß im Bereich des Kollektoran­ schlusses (11) und des Substratanschlusses (12) die Epitaxie­ schicht (3) vollständig entfernt wird,
  • - bei dem ganzflächig eine planarisierende Zwischenoxidschicht (18) abgeschieden wird,
  • - bei dem in einem Temperschritt durch Ausdiffusion aus dem Basisanschluß (13) eine inaktive Basis (20) und aus dem Emit­ teranschluß (17) ein Emitter (19), der von der inaktiven Ba­ sis (20) ringförmig umgeben ist, gebildet werden,
  • - bei dem in der Zwischenoxidschicht (18) Kontaktlöcher zum Basisanschluß (13), Emitteranschluß (17), Kollektoranschluß (11) und Substratanschluß (12) geöffnet werden und mit Me­ tallanschlüssen (21) versehen werden.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19632412A1 (de) * 1996-08-05 1998-02-12 Sifu Hu Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
DE19702320A1 (de) * 1997-01-23 1998-07-30 Siemens Ag Vertikaler pnp-Transistor
DE19842106A1 (de) * 1998-09-08 2000-03-09 Inst Halbleiterphysik Gmbh Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
DE10160509A1 (de) * 2001-11-30 2003-06-12 Ihp Gmbh Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2595490B2 (ja) * 1993-11-22 1997-04-02 日本電気株式会社 半導体装置およびその製造方法
DE19629766C2 (de) 1996-07-23 2002-06-27 Infineon Technologies Ag Herstellverfahren von Shallow-Trench-Isolationsbereiche in einem Substrat
JP3006531B2 (ja) * 1997-03-24 2000-02-07 日本電気株式会社 半導体装置の製造方法
JP3003632B2 (ja) 1997-06-27 2000-01-31 日本電気株式会社 半導体集積回路およびその製造方法
GB2338828A (en) * 1998-06-26 1999-12-29 Mitel Semiconductor Ltd Integrated circuit with multiple base width bipolar transistors
US6063699A (en) * 1998-08-19 2000-05-16 International Business Machines Corporation Methods for making high-aspect ratio holes in semiconductor and its application to a gate damascene process for sub- 0.05 micron mosfets
JP2000252294A (ja) 1999-03-01 2000-09-14 Nec Corp 半導体装置及びその製造方法
US20050234136A1 (en) 2004-04-19 2005-10-20 Holland Brian T Colloidal compositions and methods of preparing same
US9917018B2 (en) 2012-12-04 2018-03-13 Synopsys, Inc. Method and apparatus with channel stop doped devices

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198748A (ja) * 1984-03-23 1985-10-08 Hitachi Ltd 半導体集積回路装置
US4994400A (en) * 1989-01-27 1991-02-19 Tektronix, Inc. Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls
JPH03175639A (ja) * 1989-12-04 1991-07-30 Sharp Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19632412A1 (de) * 1996-08-05 1998-02-12 Sifu Hu Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
DE19702320A1 (de) * 1997-01-23 1998-07-30 Siemens Ag Vertikaler pnp-Transistor
DE19842106A1 (de) * 1998-09-08 2000-03-09 Inst Halbleiterphysik Gmbh Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
DE10160509A1 (de) * 2001-11-30 2003-06-12 Ihp Gmbh Halbleitervorrichtung und Verfahren zu ihrer Herstellung

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