DE4208001A1 - Ueberwachungsverfahren fuer zwei parallel und als redundanz arbeitende rechner - Google Patents
Ueberwachungsverfahren fuer zwei parallel und als redundanz arbeitende rechnerInfo
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Description
Es ist bei Rechnern, z. B. µ-Computern bekannt, daß diese von Zeit
zu Zeit ein als Watch-dog-Signal bezeichnetes Signal erzeugen, das
das richtige Arbeiten des Rechners anzeigt und das benutzt wird, um
den Rechner bei Störung auf Programmbeginn rückzusetzen.
Bei der Erfindung geht es darum, zu überwachen, ob beide Rechner
richtig und ohne großen Zeitversatz, also zeitlich etwa parallel
arbeiten. Parallel und als gegenseitige Redundanz arbeitende Rechner
werden bei Regelsystemen, z. B. bei Antiblockiersystemen eingesetzt.
Erfindungsgemäß soll eine Warnung oder gar ein Abschalten des
Systems vorgenommen werden, wenn erkannt wird, daß zumindest einer
der Rechner nicht richtig arbeitet bzw. die Rechner nicht zeitlich
parallel arbeiten.
Das erfindungsgemäße Verfahren ist mit einer einfachen und dynamisch
arbeitenden Schaltung realisierbar, ohne daß Kondensatoren benötigt
werden.
Anhand der Zeichnung wird ein Ausführungsbeispiel der Erfindung
näher erläutert.
Es zeigen: Fig. 1 ein Blockschaltbild, Fig. 2 ein Impulsdiagramm.
In der Schaltung nach Fig. 1 werden die Watch-dog-Signale WD1 und
WD2 an Klemmen 1a und 1b zugeführt. Über Inverter 2a und 2b werden
Zählstufen 3a und 3b in der Ausgangsstellung gehalten, solange kein
Watch-dog-Signal an den Klemmen 1a bzw. 1b auftritt und damit ein
Signal am Reseteingang R anliegt.
An Klemmen 5a und 5b liegt eine Impulsfolge an, wie sie Fig. 2(a)
zeigt. Inverter 6a und 6b bringen 1-Signal so daß die Und-Gatter 7a
und 7b für die Impulsfolge durchlässig sind, solange nicht ein
bestimmter Zählerstand (im Beispiel 23) erreicht ist, der dann das
Ausgangssignal über den zugehörigen Inverter das zugehörige
Und-Gatters 7a bzw. 7b sperrt. Die Zählerstufen 3a und 3b bleiben
bis zum Auftreten eines Watch-dog-Signals in der Ausgangsstellung.
Zum Zeitpunkt t1 tritt das Watch-dog-Signal WD1 auf (Fig. 2(b))
und nun werden die Impulse (Fig. 2(a)) in die Zählstufe 3a ein
gezählt. Wird eine erste Zählstellung (im Beispiel 22) erreicht,
so wird über eine Leitung 4a das gegenüber WD1 zeitverschobene
Signal WD1′ abgegeben. Das WD1′-Signal wird auf 0 zurückgesetzt,
wenn in der Zählstufe 3a die zweite Zählstellung (23) erreicht
wird (Fig. 2(d)). Über den Inverter 6a wird nun das weitere Ein
zählen der Impulse unterbunden, die Zählstufe 3a bleibt in der
erreichten Stellung.
Beim Auftreten des Watch-dog-Signals WD2 wiederholt sich der
geschilderte Vorgang analog im b-Zweig (Fig. 2(a), (c) und (e)).
Stehen die beiden gegeneinander phasenverschobenen, gleich langen
Signale WD1′ und WD2′ gleichzeitig an einem Und-Gatter 8 an, so wird
in der Überlappungszeit vom Und-Gatter 8 (Signal Fig. 2(f)) ein
Resetsignal auf die Zählstufe 9 gegeben, das die Zählstufe 9 in
seine Ausgangsstellung zurücksetzt. Nach dem Ende des Ausgangs
signals des Und-Gatters 8 werden über die Klemme 10 und über das
Und-Gatter 11 Impulse in die Zählstufe 9 eingezählt. Wird eine erste
Zählstellung (z. B. 26) erreicht, so wird über den zugehörigen
Ausgang und ein Oder-Gatter 12 ein Signal ausgegeben, das versucht
den µC wieder zu synchronisieren. Wird noch eine zweite Zähl
stellung (27) erreicht, so bewirkt das dann erzeugte Signal einmal
über einen Inverter 13, daß nicht weitere Impulse in die Zählstufe 9
eingezählt werden. An der Klemme 14 liegt solange Signal an, bis
entweder über das UND-Gatter 8 ein RESET-Signal ansteht oder die
Versorgungsspannung aus- und wieder eingeschaltet wird.
Die beiden Zählstellungen der Zählstufe 9 (26 und 27) sind nun
derart gewählt, daß bei richtigem und etwa parallelem Arbeiten der
Rechner am Ausgang des Und-Gatters 8 ein Signal entsteht, das die
Zählstufe 9 zurücksetzt, bevor diese Zählstellungen erreicht werden.
Das Und-Gatter 8 kann, wie angedeutet, noch weitere Eingänge auf
weisen, so daß nur bei richtiger Systemspannung (Signal an Klemme
15) und bei µC-RESET-Signal o.k. (Signal an Klemme 16) ein Rück
setzsignal für den Zähler 9 erzeugt wird.
Claims (8)
1. Überwachungsverfahren für zwei parallel und als Redundanz
arbeitende Rechner z. B. µ-Prozessoren, die jeweils von Zeit zu
Zeit ein Signal abgeben, das ein funktionsgerechtes Arbeiten der
Rechner anzeigt (Watch-dog-Signal), dadurch gekennzeichnet, daß aus
den Watch-dog-Signalen WD1 und WD2 um eine vorgegebene Zeit
verzögerte und eine vorgegebene Länge aufweisende Signale WD1′ und
WD2′ erzeugt werden, daß diese Signale über ein Und-Gatter verknüpft
werden und das Verknüpfungssignal ein Zeitglied am laufen läßt, das
nach Auflaufen einer vorgegebenen, vom Abstand der aufeinander
folgenden Watch-dog-Signale abhängigen Zeit ein Warn- und/oder
Abschaltsignal erzeugt wird, wenn das Zeitglied nicht vorher durch
ein neues Verknüpfungssignal rückgesetzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mit dem
Auftreten eines Watch-dog-Signals WD1 oder WD2 hochfrequente Impulse
in eine dem Watch-dog-Signal zugeordneten Zählstufe eingezählt
werden und daß der Zähler bei Erreichen einer vorgegebenen ersten
Stellung das Signal vorgegebener Länge beginnen und bei Erreichen
einer vorgegebenen zweiten Stellung enden läßt.
3. Überwachungsverfahren nach Anspruch 1 oder 2, dadurch gekenn
zeichnet, daß das Verknüpfungssignal das Einzählen von hoch
frequenten Impulsen in eine Zählstufe anlaufen läßt, und daß diese
bei Erreichen wenigstens einer vorgegebenen Zählstellung das
Warn- und/oder Schaltsignal auslöst.
4. Überwachungsverfahren nach einem der Ansprüche 1 bis 3, dadurch
gekennzeichnet, daß die Und-Verknüpfung nur wirksam ist, wenn vor
gegebene Sollgrößen der Rechner eingehalten sind.
5. Überwachungsverfahren für zwei parallel und als Redundanz
arbeitende Rechner z. B. µ-Prozessoren, die jeweils von Zeit zu
Zeit ein Signal abgeben, das ein funktionsgerechtes Arbeiten der
Rechner anzeigt (Watch-dog-Signal), dadurch gekennzeichnet, daß
mindestens 2 parallel arbeitende Zählstufen mit Beschaltung aus
Watch-DOG-Rechnersignalen Zeitimpulse formen die zeitlich zumindest
zum Teil eine UND-Bedingung aufweisen, wodurch ein RESET-Impuls für
ein weiteres Verzögerungsglied erzeugt wird.
6. Überwachungsverfahren nach Anspruch 5, dadurch gekennzeichnet,
daß zwei sich zeitlich überlappende WD-Signale WD1, WD2 über zwei
Zähler zeitlich verzögerte Impulssignale WD1′, WD2′ ausgeben die
über eine UND-Bedingung einen weiteren Zähler zurücksetzen, der bei
Ausbleiben der WD-Signale hochzählt und zeitlich gestufte Signale
ausgibt die den µC wecken und/oder sperren.
7. Überwachungsverfahren nach Anspruch 6, dadurch gekennzeichnet,
daß die drei Zähler (3a, 3b und 9) gleiche Integrationsstufen,
bestehend aus Zählstufen, Impuls-Und-Gatter mit Sperrinverter
aufweisen.
8. Überwachungsverfahren nach einem der Ansprüche 5 bis 7, dadurch
gekennzeichnet, daß die Zeitglieder ohne RC-Glieder aufgebaut sind.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19924208001 DE4208001A1 (de) | 1992-03-13 | 1992-03-13 | Ueberwachungsverfahren fuer zwei parallel und als redundanz arbeitende rechner |
JP5051766A JPH0675826A (ja) | 1992-03-13 | 1993-03-12 | 並列にリダンダンスとして働く2台のコンピュータのための監視方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19924208001 DE4208001A1 (de) | 1992-03-13 | 1992-03-13 | Ueberwachungsverfahren fuer zwei parallel und als redundanz arbeitende rechner |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4208001A1 true DE4208001A1 (de) | 1993-09-16 |
Family
ID=6453961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19924208001 Withdrawn DE4208001A1 (de) | 1992-03-13 | 1992-03-13 | Ueberwachungsverfahren fuer zwei parallel und als redundanz arbeitende rechner |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH0675826A (de) |
DE (1) | DE4208001A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007037346C5 (de) * | 2007-08-08 | 2017-11-23 | Knorr-Bremse Systeme für Nutzfahrzeuge GmbH | Steuergerät für eine Bremsanlage eines Nutzfahrzeugs und Verfahren zum Steuern einer Bremsanlage |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4842681B2 (ja) | 2006-03-28 | 2011-12-21 | ベバスト ジャパン株式会社 | リンク機構 |
-
1992
- 1992-03-13 DE DE19924208001 patent/DE4208001A1/de not_active Withdrawn
-
1993
- 1993-03-12 JP JP5051766A patent/JPH0675826A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007037346C5 (de) * | 2007-08-08 | 2017-11-23 | Knorr-Bremse Systeme für Nutzfahrzeuge GmbH | Steuergerät für eine Bremsanlage eines Nutzfahrzeugs und Verfahren zum Steuern einer Bremsanlage |
Also Published As
Publication number | Publication date |
---|---|
JPH0675826A (ja) | 1994-03-18 |
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