DE4142654A1 - Elektronisches bauelement und verfahren zu seiner herstellung - Google Patents

Elektronisches bauelement und verfahren zu seiner herstellung

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Description

Die Erfindung betrifft ein elektronisches Bauelement, insbesondere ein p-Kanal- oder n-Kanal-Permeable Base Transistor, mit mehreren, im Verbund hergestell­ ten Schichten und mit wenigstens einer lateral struk­ turierten, zur Steuerung einer Raumladungszone vor­ gesehenen Schicht, insbesondere einer Basis. Des weiteren betrifft die Erfindung ein Verfahren zur Herstellung eines solchen Bauelementes.
Für die Verwendung in Supercomputern und schnellen Datennetzen im Rahmen der Informationstechnik sind integrierte Schaltungen als schnelle Mikrowellenbau­ elemente in der Entwicklung. Von hoher Bedeutung sind dabei integrierte Schaltungen auf GaAs-Chips. Bauelemente, die in diesem Rahmen bisher benutzt werden, sind der MESFET und der HEMT. Sie gehören beide zu den sogenannten Feldeffekttransistoren (FET) bei denen der Stromtransport parallel zur Oberfläche des Chips stattfindet. Eine wesentlich geschwindig­ keitsbestimmende Größe, die sogenannte "Laufzeit unter dem Gate", ist hierbei durch die kleinste, lithographisch erreichbare laterale Strukturierung des Gates begrenzt.
Auch bei dem schon 1979 vorgeschlagenen Permeable Base Transistor (PBT) handelt es sich im Prinzip um einen Feldeffekttransistor, jedoch mit Stromrich­ tung senkrecht zur Chip-Oberfläche, bei dem die "Laufzeit unter dem Gate" erheblich reduziert wird. Dies hat seinen Grund darin, daß die Gate-Länge bei der vertikalen Strukturierung durch die Dicke der epitaktisch abzuscheidenden Basis-Schicht vorgegeben wird. Mit den modernen Epitaxiemethoden wie Molekular­ strahl-Epitaxie (MBE), metallorganische Gasphasen- Epitaxie (MOCVD) oder metallorganische Molekular­ strahl-Epitaxie (MOMBE, CBE, GSMBE) zur Herstellung der metallischen, strukturierten Basis herangezogen werden, können Schichtdicken im Bereich von einigen Atomlagen kontrolliert hergestellt werden.
Aus der deutschen Patentanmeldung DE 40 25 269.8 ist ein Permeable Base Transistor, insbesondere aus GaAs bekannt. Dabei sind mehrere, die aktiven Bauelementkomponenten, Emitter, Basis und Kollektor bildenden Schichten miteinander verbunden. Die la­ teral fingerartig strukturierte Basis bildet an ihrer Grenzfläche mit dem ihr umgebenden Material einen pn-Übergang. Dieses Bauelement wird deswegen gele­ gentlich auch als Permeable Junction Base Transistor (PJBT) bezeichnet. Die so ausgestaltete Raumladungs­ zone ist über die hochdotierte, leitende Basis steuer­ bar. Als Grundmaterial für die die Basis umgebenden Bereiche, wozu auch die sich zwischen den "Fingern" der Basis befindlichen Stromkanäle gehören, wurde dabei GaAs mit einer n-Dotierung im Bereich von 1017 bis 1018 cm-3 vorgeschlagen. Die p-Dotierung der Basis im Bereich von 1020 bis 1021 cm-3 wurde mit Hilfe einer Kohlenstoffdotierung erreicht.
Die sich an der Grenzfläche der Basis ausbildende Raumladungszone wird mit Hilfe einer geeigneten Vor­ spannung an der Basis zur Steuerung des elektrischen Stroms im Bereich der Stromkanäle genutzt. Dabei ist von Nachteil, daß die sich im übrigen - im Bereich der lateralen Grenzfläche der Basisschicht - ausbrei­ tende Raumladungszone eine parasitäre Raumladungs­ kapazität darstellt, die die Schaltgeschwindigkeit des Bauelementes nachteilig begrenzt.
Aufgabe der Erfindung ist ein elektronisches Bau­ element der eingangs bezeichneten Art, bei dem die­ ser Effekt verringert wird und eine erhöhte Schalt­ geschwindigkeit ermöglicht. Aufgabe ist ferner ein entsprechendes Verfahren zur Herstellung eines sol­ chen Bauelementes.
Diese Aufgabe wird durch ein elektronisches Bauele­ ment mit dem kennzeichnenden Merkmal des Anspruchs 1 gelöst.
Vorteilhaft ist es, daß dabei die Basis lateral kreis­ förmige und/oder ovale und/oder quadratische Öffnun­ gen aufweist. Dies ist möglich, weil der PJBT homo­ gen, also nur aus Halbleitermaterial (z. B. GaAs) aufgebaut ist. In diesem Falle reicht die Raumladungs­ zone im wesentlichen von allen Seiten gleichmäßig in den Stromkanal. Dadurch kann dieser bei Verbrei­ terung der Raumladungszone somit in zwei lateralen Richtungen, also zweidimensional abgeschnürt werden. Zugleich wird gegenüber einer fingerartigen Struktur der Basis bei dieser Siebstruktur bei gleicher Span­ nungsänderung eine größere Stromänderung im Kanal und damit eine höhere Steilheit des Bauelementes erreicht. Darüber hinaus wird eine gegenüber der Ausdehnung der Raumladungszone an der lateralen Grenzfläche stärkere Ausdehnung der Raumladungszone zur Lochmitte des jeweiligen Kanals erzielt. Hier­ durch vereinfachen sich die Anforderungen an die Lithografie, weil bereits für, insbesondere im Ver­ gleich 1,4-fach größere Abmessungen gleiche Strom­ steuerung gegeben ist. Wegen der Verringerung der RC-Zeitkonstanten führt dies zur Erhöhung der Schalt­ geschwindigkeit des Bauelementes. Im übrigen kann es vorteilhaft sein, die lateralen Abmessungen der in der Siebform enthaltenden Öffnungen oder ihren lateralen Querschnitt von Öffnung zu Öffnung geeignet und ggf. unterschiedlich zu wählen. Damit erhält man Stromkanäle mit individuell einstellbarer lateraler Abmessung.
Die lateral strukturierte Basis stellt vorteilhaf­ terweise eine der beiden den pn-Übergang als steuer­ bare Raumladungszone bildende Schicht dar. Die Basis enthält an wenigstens einer ihrer beiden lateralen Grenzflächen eine mit ihr gleich lateral strukturier­ te zusätzliche Schicht, die zur Verringerung para­ sitärer Raumladungskapazitäten im Bereich der late­ ralen Grenzfläche der Basis führt.
Eine vorteilhaft weitere Verringerung dieser para­ sitären Raumladungskapazitäten wird dann erreicht, wenn an beiden lateralen Grenzflächen der Basis eine solche Schicht vorgesehen ist.
Es ist dabei zweckmäßig, halbleitendes Material mit einer gegenüber der Ladungsträgerdotierung der Basis um wenigstens den Faktor 10 geringeren Dotierung als Material für diese zusätzliche Schicht vorzusehen.
Zweckmäßig kann es zudem sein, daß innerhalb der Schicht eine Variation der Dotierung gegeben ist, was beispielsweise während eines epitaktischen Auf­ wachsens durch gezielte Änderung der Dotierungsstoffe erreicht werden kann.
Eine besonders vorteilhafte Ausführungsform des er­ findungsgemäßen Bauelementes liegt darin, daß als Material zur Ausfüllung der jeweiligen Bereiche in den Öffnungen der lateral strukturierten Basis, die als einzelne Stromkanäle vorgesehen sind, halblei­ tendes Material vorzusehen, das hinsichtlich der Ladungsträgerdotierung, aber auch durch die teilwei­ se Ersetzung eines Elements des Halbleiters: (z. B. Al in GaAs zu AlxGa1-x As) und somit der Abscheidung halbleitender Heterostrukturen, eine zusätzliche Möglichkeit bietet, die Stromtransportmechanismen zu verbessern.
Weitere vorteilhafte Ausführungsformen des erfindungs­ gemäßen Bauelementes finden sich in den übrigen An­ sprüchen, bezüglich des erfindungsgemäßen Verfahrens in den darauf folgenden Ansprüchen.
In vorteilhafter Weise wird das erfindungsgemäße Verfahren ausgebildet, wenn als Material für die Basis AlGaAs gewählt wird. Im Falle der Wahl des GaAs als Grundmaterial für die übrigen aktiven Bau­ elementschichten innerhalb der Schichtenfolge stellt eine Basis aus AlGaAs einen Ätzstopp bei geeigneter Wahl des Ätzstoffes dar. Folglich kann auch bei re­ lativ geringer Schichtdicke der Basis z. B. der Kon­ taktierung der Basisschicht ein gezieltes Stoppen der Ätzung der über der Basis gelegenen Schichten bis auf die Oberfläche der aus dem von GaAs chemisch unterschiedlichen Basisoberfläche in der richtigen Tiefe erreicht werden. Selbstverständlich beschränkt sich die Wahl dieses Materials nicht nur auf die Basis. Vielmehr ergibt sich eine mögliche Lage sol­ cher Ätzstopps einmal dort, wo der überwachsene Kanal beginnen soll und zum anderen direkt über den hoch­ dotierten Schichten, die kontaktiert werden müssen.
In der Fig. 1 ist ein erfindungsgemäßes Bauelement, bestehend aus einem p-Kanal- und einem n-Kanal-PJBT, auf einem einzigen Chip, gezeigt und wird im folgend­ en erläutert:
Verfahrensgemäß wurde das Bauelement in Fig. 1 wie folgt hergestellt:
In einem ersten Epitaxieverfahren wurde eine Schich­ tenfolge hergestellt, bei dem auf einem Substrat aus n-dotiertem GaAs eine n ⁺-i-p⁺-i-n⁺-i-Schichten­ folge in GaAs epitaktisch aufgewachsen ist. (n⁺/p⁺ be­ deuten dabei n- bzw. p-dotiertes GaAs, i bedeutet dabei intrinsisches GaAs) . In einem nächsten Schritt wurde auf dieser Schichtenfolge eine SiO2-Schicht aufgedampft. Im Anschluß daran wurde mit Hilfe einer geeigneten Maske die SiO2-Deckschicht zur Bildung einer Ätzmaske für die Herstellung der Stromkanäle des p-PJBTs geöffnet. Als nächstes wurde mit Hilfe eines reaktiven Ionenätzverfahrens und der als de­ finiert strukturierten Ätzmaske ausgebildeten SiO2-Deckschicht die zum Wachsen der Stromkanäle vorgesehenen Bereiche bis auf die p⁺-Schicht frei­ geätzt. In einem zweiten Epitaxieschritt wurden diese geätzten Bereiche mit p-dotiertem GaAs aufgefüllt.
Schließlich wurden auch diese gefüllten Kanäle mit einer SiO2-Schicht abgedeckt.
Zur Bildung des in der Figur im rechten Bereich dar­ gestellten n-Permeable Base Transistors wurde die dort zunächst vorhandene SiO2-Deckschicht sowie die oberen i- und n⁺-Schichten mit Hilfe eines geeigne­ ten Ätzverfahrens entfernt. Auf der nunmehr höchst­ gelegenen Ebene/Schicht wurde erneut SiO2 aufgedampft und in bekannter Weise zur Bildung der für die Strom­ kanäle des n-PJBTs vorgesehenen Bereiche in bekann­ ter Weise mit Hilfe einer geeigneten Ätzmaske geöff­ net. Anschließend wurden diese bis auf die n⁺-Schicht geätzten Bereiche in einem dritten Epitaxieschritt mit n-dotiertem GaAs aufgefüllt und mit einer SiO2- Deckschicht verschlossen. Zur Kontaktierung wurden die hochdotierten n⁺-bzw. p⁺-Schichten durch Ätzung freigelegt und gleichzeitig zur Trennung der als p-Kanal-PJBT bzw. n-Kanal-PJBT vorgesehenen Bereiche ein Isolierungsgraben auf das n-dotierte Substrat geätzt und die Kontakte hergestellt.
Das in der Fig. 1 dargestellte Bauelement zeigt ein Beispiel für Integration mehrerer Bauelemente auf dem gleichen Chip. Selbstverständlich können weitere Bauelemente, wie z. B. aus PJBTs aufgebaute Laser, Photodetektoren auf dem Chip zusätzlich untergebracht werden.
Durch entsprechende Verdrahtung, die vorteilhaft auch durch die vorhandenen p⁺-, n⁺-Schichten erfol­ gen kann, oder durch zusätzliche, tieferliegende Schichten, können beliebige Schaltungen, z. B. ein dem C-MOS-Inverter vergleichbarer Inverter oder eine Darlington-Schaltung hergestellt werden.
Hierzu ist von besonderer Bedeutung, daß die einzel­ nen Transistoren nach Fertigstellung der - insbesondere - epitaktischen Schichtenfolge mit einer SiO2-Schicht versehen werden. Vorteilhafterweise sind diese Schich­ tenfolgen damit konserviert, so daß an anderer Stelle auf dem gleichen Chip weitere Einzelbauelemente her­ gestellt werden können.
Eine solche Deckschicht kann zwar aus SiO2, aber auch aus Si3N4 oder einem anderen geeigneten Material hergestellt werden. Das Material soll dabei als Ätzmaske, insbesondere bei reaktivem Ionen-Ätzen (REI) geeignet sein. Zudem soll es im Halbleitermaterial der Schichtenfolge (z. B. GaAs) möglichst keine Dif­ fusion zeigen, und schließlich soll selektive Epi­ taxie - mit genügend guter Eigenschaft - ermöglicht werden.
Durch die an sich schon relativ kleinen, platzsparen­ den PJBTs und eine solche vorteilhafte, effektive Integrationsmethode, können sehr hohe Integrations­ dichten erreicht werden. Die oben erwähnten Deck­ schichten können dabei als "Substrat" für weitere darauf epitaktisch aufwachsende Schichtenfolgen ein­ gesetzt werden, so daß damit eine dreidimensionale Vernetzung auf einem einzigen Chip realisiert werden kann.
In der Fig. 2 ist das schematische Schnittbild eines erfindungsgemäßen PJBTs mit p-dotierter, lateral rechteckig, siebförmiger Basis dargestellt.
Auf einem mit Silicium dotierten GaAs-Wafer (n 3·1018 cm-3) wird mittels MOMBE eine Schich­ tenfolge: nip⁺⁺i abgeschieden, die 900 nm dick ist.
Nach der Epitaxie wird eine 60 nm dünne SiO2-Schicht aufgedampft und zur Verbesserung des Oxides einige Minuten bei 550°C getempert. Anschließend werden photolithographisch (UV) mit einem Umkehrlack (AZ 5206 IR) bis zu 0,5 µm feine Strukturen erzeugt.
Mit CHF3 wird dann das Oxid durch reaktives Ionen- Ätzen (RIE) geöffnet, mit O2-Plasma der Lack entfernt und schließlich werden durch die so in das Oxid über­ tragene Maske Gräben durch alle Schichten bis in das n-GaAs geätzt. Das SiO2 ist für H2/CH4-RIE eine hervorragende Maske, die es ermöglicht, im wesentli­ chen senkrechte Flanken zu erzeugen. Bei diesem Pro­ zeß bildet sich ein Polymid, das wieder mit O2-Plasma entfernt werden kann.
Vor dem erneuten Einbau in die Epitaxieanlage muß der strukturierte Wafer mit einer naßchemischen Ätze gereinigt werden, wodurch im Vergleich zu den Struk­ turen nur dünne Oberflächenschichten entfernt werden und die SiO2-Schicht nicht angegriffen wird. Die Parameter für die zweite Epitaxie werden so gewählt, daß die Kanäle mit GaAs der gewünschten Dotierung gefüllt werden und gleichzeitig die SiO2-Oberfläche frei bleibt. Durch diese selektiv einfüllende Epi­ taxie werden nur die zuvor geätzten Gräben aufgefüllt und der Abstand zwischen Source und Gate kann bereits in der ersten Epitaxie durch die dort gewählte Schicht­ dicke der intrinsischen Deckschicht vorgegeben werden.
Abschließend werden mit einigen Maskenschritten im lift-off-Verfahren die Metallisierungen für die Kon­ takte aufgedampft. Für den Source-Kontakt wird Au-Ge/SiO2 oder Ni/Au-Ge/Ni benutzt, das beim Ein­ legieren bei ca. 400°C einen Ohm′schen Kontakt bildet.
Danach wird das SiO2 und mit H3PO4: H2O2: H2O das i-GaAs über dem Gate entfernt. Ti/Au wird aufgedampft, das einen Ohm′schen Kontakt zu dem p++-GaAs ergibt und auch als Kontaktverstärkung für den Source-Kontakt dient. Der Drain-Kontakt wird über die Waferrückseite oder gleichzeitig mit dem Source-Kontakt ausgeführt.
(Im übrigen entsprechen Drain, Source und Gate den Begriffen Kollektor, Emitter und Basis).

Claims (26)

1. Elektronisches Bauelement mit mehreren, im Verbund hergestellten Schichten und mit wenigstens einer lateral strukturierten, zur Steuerung einer Raumla­ dungszone vorgesehenen Schicht, dadurch gekennzeichnet, daß als laterale Strukturierung dieser Schicht eine Siebform vorgesehen ist.
2. Elektronisches Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß die siebförmig laterale Strukturierung lateral ovale und/oder kreisförmige und/oder quadratische Öffnungen enthält.
3. Elektronisches Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als lateral strukturierte Schicht eine Basis vorgesehen ist.
4. Elektronisches Bauelement nach einem der vorhergehen­ den Ansprüche, dadurch gekennzeichnet, daß als steuerbare Raumladungszone ein pn-Übergang mit einer p-leitenden und einer n-leitenden Schicht vorgesehen ist.
5. Elektronisches Bauelement nach Anspruch 4 oder einem der anderen vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die lateral strukturierte Schicht aus hoch p-dotiertem oder n-dotiertem Halbleitermaterial einer III-V-Verbindung, insbesondere aus p- oder n-dotiertem GaAs besteht.
6. Elektronisches Bauelement nach Anspruch 4 oder einem der anderen vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die lateral strukturierte Schicht aus hoch p-dotiertem oder n-dotiertem Halbleitermaterial einer II-VI-Verbindung besteht.
7. Elektronisches Bauelement nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß die lateral strukturierte Schicht aus hoch p-dotiertem oder n-dotiertem Halbleitermaterial aus Si oder SixGe1-x besteht.
8. Elektronisches Bauelement nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die lateral strukturierte Schicht wenigstens einseitig, insbesondere beidseitig, mit einer wei­ teren mit ihr lateral gleichstrukturierten Schicht aus mit einer gegenüber dem Material der ersten Schicht aufweisenden, um wenigstens den Faktor 10 kleineren Dotierung bestehendem, insbesondere in­ trinsischem, halbleitendem Material an einem der beiden lateralen Grenzflächen der ersten lateral strukturierten Schicht verbunden ist.
9. Elektronisches Bauelement nach Anspruch 8, dadurch gekennzeichnet, daß die Dotierung einer solchen weiteren, mit der ersten lateral gleichstrukturierten Schicht innerhalb der Schicht ein Dotierungsprofil aufweist.
10. Elektronisches Bauelement nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß als Material für wenigstens eine der aktiven Bauelementschichten, insbesondere für die erste la­ teral strukturierte Schicht, AlGaAs, insbesondere mit innerhalb der Schicht variierendem Aluminium-Anteil, vorgesehen ist.
11. Elektronisches Bauelement nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß als elektronisches Bauelement ein Permeable Base Transistor oder ein vertikaler Feldeffekttransistor oder eine Kombination dieser Transistoren vorgesehen ist.
12. Elektronisches Bauelement nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß als Material für die jeweiligen, in den Öffnun­ gen der ersten lateral strukturierten Schicht zwecks Bildung einzelner Stromkanäle vorgesehenen Bereiche halbleitendes Material mit im Kanal individuell ab­ gestuftem Dotierungs-und/oder Materialprofil vorge­ sehen ist.
13. Verfahren zur Herstellung eines elektronischen Bau­ elementes mit mehreren, im Verbund hergestellten Schichten und mit wenigstens einer lateral struk­ turierten, zur Steuerung einer Raumladungszone vor­ gesehenen Schicht, dadurch gekennzeichnet, daß diese Schicht lateral siebförmig strukturiert wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die Schicht mit lateral kreisförmigen und/oder ovalen und/oder quadratischen Öffnungen siebförmig strukturiert wird.
15. Verfahren zur Herstellung eines elektronischen Bau­ elementes mit mehreren, unter Verwendung von Epitaxie-Verfahren im Verbund hergestellten Schichten und mit wenigstens einer lateral strukturierten, zur Steuerung einer Raumladungszone vorgesehenen Schicht, dadurch gekennzeichnet, daß diese Schicht lateral siebförmig strukturiert wird.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Schicht mit lateral kreisförmigen und/oder ovalen und/oder quadratischen Öffnungen siebförmig strukturiert wird.
17. Verfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, daß zur Bildung der Raumladungszone eine p-leitende Schicht mit einer n-leitenden Schicht zu einem pn-Übergang miteinander verbunden werden.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß als Material für die lateral strukturierte Schicht p-dotiertes oder n-dotiertes halbleitendes Material einer III-V-Verbindung, insbesondere p- oder n-dotiertes GaAs, gewählt wird.
19. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß als Material für die lateral strukturierte Schicht p-dotiertes oder n-dotiertes halbleitendes Material einer II-VI-Verbindung gewählt wird.
20. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß als Material für die lateral strukturierte Schicht p-dotiertes oder n-dotiertes halbleitendes Material aus Si oder SixGe1-x gewählt wird.
21. Verfahren nach einem der Ansprüche 17 bis 20, dadurch gekennzeichnet, daß die lateral strukturierte Schicht wenigstens einseitig, insbesondere beidseitig, mit einer wei­ teren, mit ihr lateral gleichstrukturierten Schicht aus insbesondere intrinsischem, halbleitendem Mate­ rial an einen der beiden lateralen Grenzflächen der ersten lateral strukturierten Schicht verbunden wird, das eine gegenüber dem Material der ersten Schicht eine um wenigstens den Faktor 10 kleineren Dotierung aufweist.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß eine solche mit der ersten lateral gleichstruk­ turierten Schicht so hergestellt wird, daß sie ein graduell abfallendes Dotierungsprofil aufweist.
23. Verfahren nach einem der Ansprüche 13 bis 22, dadurch gekennzeichnet, daß als Material für wenigstens eine der aktiven Bauelementschichten, insbesondere für die erste la­ teral strukturierte Schicht, AlGaAs, insbesondere mit innerhalb der Schicht variierendem Aluminium-Anteil, gewählt wird.
24. Verfahren nach Anspruch 21 bis 23, dadurch gekennzeichnet, daß als Grundmaterial für wenigstens eine der weiteren Schichten das Grundmaterial der ersten Schicht gewählt wird.
25. Verfahren nach einem der Ansprüche 13 bis 24, dadurch gekennzeichnet, daß als elektronisches Bauelement ein vertikaler Feldeffekttransistor oder ein Permeable Base Tran­ sistor oder eine Kombination mehrerer dieser Tran­ sistoren gewählt wird.
26. Verfahren nach einem der Ansprüche 13 bis 25, dadurch gekennzeichnet, daß nach Fertigstellung einer epitaktischen Schich­ tenfolge eines einzelnen Transistors diese Schich­ tenfolge mit einer SiO2- oder einer Si3N4-Schicht versehen wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
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Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Appl.Phys.Lett. 48 (10) March, 1986, pp. 635-637 *
Electronic Design, July 11, 1991, p. 33-34 *
IEEE El.Dev.Lett., Vol. 10, No. 12, 1989, pp. 350-552 *
Solid State El., Vol. 10, pp 449-452, 1967 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19803043B4 (de) * 1997-01-27 2006-11-23 Nissan Motor Co., Ltd., Yokohama Vorrichtung zum Schätzen von Straßenkrümmungen

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