DE4140686A1 - Schnelle bit-serielle systeme - Google Patents

Description

Die vorliegende Erfindung betrifft eine bit-serielle digita­ le Schaltung.

Der Fortschritt in der Technologie integrierter Schaltungen hat es begünstigt, daß digitale Signalverarbeitungs-Systeme (digital signal processing systems, DSPs) Funktionen aus­ üben, deren Erfüllung vormals die Domäne analoger Signalver­ arbeitung waren. Beispiele derartiger DSPs sind digitale Fernsehempfänger, CD-Spieler und interaktive digitale Video­ systeme (DVI).

Es gibt zwei Grundtypen von DSPs, nämlich Parallel-Bit-Syste­ me und bit-serielle Systeme. Üblicherweise haben Parallel- Bit-Systeme bei allen Systemen Verwendung gefunden, die Si­ gnale mit relativ weiter Bandbreite verarbeiten, weil die Arbeitsgeschwindigkeiten der Systeme niedriger sind. Das be­ deutet, bei einer Abtast-Bitbreite N arbeiten die Parallel- Bit-Systeme mit 1/Ntel der Geschwindigkeit von bit-seriellen Systemen. Allerdings erfordern die Parallel-Bit-Systeme er­ heblich höheren Schaltungsaufwand als die bit-seriellen Sy­ steme. Infolge der größeren Komplexität und höheren Verlust­ leistung von Parallel-Bit-Systemen ist es wünschenswert, vie­ le der Breitband-Systeme mit bit-seriellen Schaltungen zu realisieren. Unglücklicherweise erreichen oder überschreiten die Verarbeitungsgeschwindigkeiten derartiger bit-serieller Systeme die Grenzen gegenwärtiger Technologien.

Man nehme ein Verarbeitungssystem für Videosignale, das mit Abtastraten von 14,32 MHz und Abtastbitbreiten der Samples von 8 bit arbeitet. Ein bit-serielles System zur Verarbei­ tung eines solchen Signals muß mit Taktraten von wenigstens 115 MHz arbeiten. Vorteilhafter Weise wird das System wegen der höheren Schaltungsdichte und geringeren Leistungsaufnah­ me in Metalloxid-Halbleiter- (metal oxide semiconductor, MOS) Technik realisiert. Allerdings dürften Signalverarbei­ tungsraten von 115 MHz sehr nahe an der Grenze der gegenwär­ tigen MOS-Technologie liegen.

Einen der begrenzenden Faktoren stellen Zeitfehler dar, ins­ besondere zwischen verschiedenen Funktionselementen eines bestimmten Systems. Diese Fehler rühren von dem relativ nied­ rigen Treibvermögen von MOS-Transitoren her. Nominell werden sämtliche Funktionen auf einer integrierten (IC) DSP-Schal­ tung synchron mit gemeinsamen Taktsignalen betrieben. Wenn jetzt eine Zwischenverbindung zwischen Funktionselementen dazu neigt, länger zu sein als übliche Zwischenverbindungen innerhalb eines Funktionselements, so wird diese eine höhere Kapazität aufweisen. Diese höhere Kapazität kann den Ausgang eines Funktionselements aufladen, wodurch es zu Zeitfehlern zwischen Elementen und damit zu einer Begrenzung der Ge­ schwindigkeit des gesamten Systems kommt. Selbst innerhalb eines Funktionselements können Verbindungen bestehen, die eine Kapazität aufweisen, die ausreichend groß ist, um Zeit­ fehler zu erzeugen.

Eine Begrenzung der maximalen Arbeitsgeschwindigkeit eines bit-seriellen Signalverarbeitungssystems, welche normalerwei­ se durch das Vorhandensein einer Zwischenverbindung, die ei­ ne relativ große Streukapazität aufweist, hervorgerufen wird, kann gemäß den Prinzipien der vorliegenden Erfindung dadurch vermieden werden, daß dem Eingang einer solchen Zwi­ schenverbindung ein Demultiplexer und dem Ausgang einer sol­ chen Zwischenverbindung ein Multiplexer zugeordnet wird, wobei der Demultiplexer das mit einer Bitrate f anliegende bit-serielle Signal in N Signale aufspaltet, die jeweils mit einer Bitrate f/N vorliegen, während der Multiplexer die N Signale wieder zu einem einzigen bit-seriellen Signal mit der Bitrate f zusammensetzt.

Fig. 1A zeigt ein Blockdiagramm eines die Erfindung verwirk­ lichenden bit-seriellen Signalverarbeitungssystems.

Fig. 1B zeigt ein Blockdiagramm einer beispielhaften inte­ grierten Schaltung, welche die vorliegende Erfindung verwirk­ licht.

Fig. 2 und 5 stellen schematische Logikdiagramme beispiel­ hafter Multiplexer dar, die in den Funktionselementen von Fig. 1B eingesetzt werden können.

Fig. 3 und 6 sind schematische Logikdiagramme beispielhaf­ ter Demultiplexer, die in den Funktionselementen von Fig. 1B eingesetzt werden können.

Fig. 4 ist eine bildhafte Darstellung des relativen Zeitver­ laufs von Signalen, die die Schaltungen nach Fig. 2 und Fig. 5 durchlaufen, welche für das Verständnis der Arbeitswei­ se der Schaltungen nach Fig. 2 und 5 nützlich sind.

Fig. 1A zeigt das Gesamtsystemkonzept des bit-seriellen Ver­ arbeitungsgerätes der vorliegenden Erfindung. Dieses bei­ spielhafte System enthält drei integrierte Schaltkreise zur Durchführung der gewünschten Signalaufbereitung. Jede inte­ grierte Schaltung enthält einen Taktgeber und eine oder meh­ rere Verarbeitungsfunktionen. IC1 wird ein analoges Signal zugeführt, welches darin durch einen Analog-Digital-Wandler (A/D) in ein bit-serielles digitales Signal gewandelt wird. Das bit-serielle Signal unterliegt der Verarbeitung durch eine bit-serielle Signalaufbereitungsschaltung (FUNCTION 1) und gelangt dann zu der zweiten integrierten Schaltung IC2. In IC2 wird das bit-serielle Signal drei weiteren Verarbei­ tungen in den Funktionsschaltungen FUNCTION 2, FUNCTION 3 und FUNCTION 4 unterzogen. Das bit-serielle Signal gelangt sodann zu IC3, worin es weiter verarbeitet wird, und steht danach als aufbereitetes Ausgangssignal OUT zur Verfügung. Die letzte Verarbeitungsfunktion (FUNCTION 7) kann eine Digi­ tal-Analog-Wandlung sein.

Es wird davon ausgegangen, daß das verarbeitete Signal eine weite Bandbreite aufweist und es daher erfordert, daß die integrierten Schaltungen mit einer relativ hohen Bitrate ar­ beiten. Das Problem der Verteilung globaler Taktsignale wird durch Anlegen relativ langsamer, von einem Haupttaktgeber gelieferter Taktsignale an die verschiedenen ICs beherrscht. Das Haupttaktsignal kann der Abtastrate entsprechen (die Ab­ tastrate für z. B. ein Aufbereitungssystem für Videosignale kann 14,32 MHz betragen und die Bitrate beträgt N mal der Abtastrate, wobei N der Anzahl der Bits pro Sample ent­ spricht). Die schnellen Bitraten-Taktsignale werden auf je­ dem integrierten Schaltkreis von einem Taktgenerator er­ zeugt, der auf ein Haupttaktsignal reagiert, und dieses schnelle Taktsignal wird an die verschiedenen Funktionsele­ mente innerhalb eines IC verteilt. Die Funktionselemente kön­ nen Taktpufferschaltungen zur Pufferung des Taktsignals vor dem Anlegen an die Vorrichtungen in dem Funktionselement ent­ halten. Jeder Taktgeber innerhalb eines IC kann einen in ei­ nem PLL-Kreis konfigurierten Oszillator enthalten, zur Erzeu­ gung von Taktsignalen, die in der Phase an den Haupttakt ge­ koppelt sind. Außerdem kann jeder Taktgeber eine Schaltung enthalten, die zum Abgleich der relativen Phase oder Fre­ quenz der erzeugten Taktsignale auf ein Phasen/Frequenz-Steu­ ersignal reagiert. Die Verwendung eines niedriger-frequenten Haupttaktsignales für die allgemeine Synchronisierung und das Begrenzen der hochfrequenten Takte auf die jeweiligen integrierten Schaltungen vermindert die Erzeugung von uner­ wünschten Hochfrequenz-Störungen (radio frequency interfe­ rence, RFI).

Fig. 1B zeigt ein Blockbild eines Teils eines beispielhaf­ ten integrierten Schaltkreises (IC) der Art, wie er in Fig. 1A Verwendung finden kann. Das beispielhafte IC enthält bit­ serielle Funktionselemente 12-18. Auf beispielsweise einem IC zur Videosignalaufbereitung können diese Elemente, in Kom­ bination, ein Luminanzspitzenfilter darstellen, wobei Funkti­ onen 1 und 2 Tiefpaßfilter-Funktionen seien. Funktion 3 sei eine Bandpaßfilter-Funktion und Funktion 4 ein Addierer. Alle diese Funktionselemente können relativ nahe beieinander auf den ICs angeordnet sein, allerdings können die Verbindungen zwischen den Funktionen (interfunktionale Verbindungen) eine oder zwei Größenordnungen länger als irgendeine der Element- Verbindungen innerhalb einer Funktion (intrafunktionale Ver­ bindung) sein. Folglich können die interfunktionalen Verbin­ dungen Streukapazitäten aufweisen, die eine oder zwei Größen­ ordnungen größer als die Streukapazitäten an irgendeinem intrafunktionalen Schaltknoten sind und damit den begrenzen­ den Faktor für die Verarbeitungsgeschwindigkeit des Systems darstellen.

Die Potentialwechselrate, dv/dt, an jedem Signalknotenpunkt wird definiert durch

dv/dt = i(t)/C,

wobei i(t) der zum La­ den oder Entladen des Knotenpunktes verfügbare Strom und C die gesamte dem Knotenpunkt zugehörige Kapazität ist. Der Strom i(t) wird nominell geliefert von entweder einem Pull- up-Transistor zum Anheben des Knotens auf ein logisch hohes Potential oder einem Pull-down-Transistor zum Entladen des Knotens auf ein logisch niedriges Potential. Bleiben alle anderen Parameter konstant, so verhält sich die Wechselrate der Knotenpotentiale und damit die maximale Verarbeitungsge­ schwindigkeit umgekehrt proportional zur Kapazität. Zur Kom­ pensation einer erhöhten Kapazität kann der verfügbare La­ de/Entladestrom durch Erhöhen der Größe und damit der Trans­ konduktanz der Pull-up- und Pull-down-Transistoren erhöht werden. Allerdings wird Fachleuten für IC-Schaltungstechnik bekannt sein, daß das Erhöhen der Größe der Transistoren ei­ ner bestimmten Stufe in der Schaltung auch die Last-(Kno­ ten-)Kapazität der davorliegenden Stufe erhöht. Geschwindig­ keitsgewinne einer Stufe können daher - zumindest teilweise - durch Geschwindigkeitsverluste in einer vorherigen Stufe aufgehoben werden.

Die Alternative zur Erhöhung der Knoten-Lade/Entladeströme zur Kompensation höherer Kapazitäten liegt in der Verlänge­ rung der zum Laden eines entsprechenden Knotenpunktes verfüg­ baren Zeit dt. Dies wird in bezug auf bit-serielle Signale erreicht, indem man das Signal in zwei (oder N) parallele Signale teilt, von denen jedes eine Bitrate von einhalb (1/N) der Bitrate des Ursprungssignals aufweist. Nach Umge­ hung der größeren Kapazität werden die parallelen Signale wieder zu einem einzelnen bit-seriellen Signal mit der ur­ sprünglichen Bitrate zusammengesetzt.

Fig. 1B zeigt jedes der Funktionselemente mit darin enthal­ tenen Demultiplexern (DM) an ihren jeweiligen Ausgangsan­ schlüssen. Diese Demultiplexer sind so angeordnet, daß sie ein bit-serielles Signal mit der Rate f in N parallele bit­ serielle Signale mit der Rate f/N aufteilen. An den Eingangs­ anschlüssen eines jeden Funktionselements liegt ein Multi­ plexer (M), welcher N parallele bit-serielle Signale mit Bit­ raten f/N empfängt und die N parallelen bit-seriellen Signa­ le zu einem einzigen bit-seriellen Signal mit der Rate f zu­ sammensetzt. Intern arbeiten alle Funktionselemente mit der Rate f.

Fig. 2 und 5 zeigen alternative Ausführungsformen von ex­ emplarischen Demultiplexer-Schaltungen (DM), die in der Schaltung gemäß Fig. 1B eingesetzt werden können. Der in Fig. 2 gezeigte Demultiplexer teilt ein bit-serielles Si­ gnal mit der Bitrate fc in zwei bit-serielle Signale mit je einer Bitrate von fc/2. Der Demultiplexer gemäß Fig. 5 teilt zwei bit-serielle Signale in viel parallele bit-seri­ elle Signale. Die Arbeitsweise der Schaltung in Fig. 2 wird anhand der in Fig. 4 gezeigten Signale beschrieben. In Fig. 2 wird das bit-serielle Eingangssignal DATA IN dem Daten­ eingangsanschluß eines Registers 202 (Typ-D-Einschnappschal­ ter) zugeführt, welches durch das Signal Fc synchron mit dem bit-seriellen Eingangssignal getaktet ist. Das Ausgangssi­ gnal des Registers 202 ist eine Nachbildung seines Einganssi­ gnals, allerdings um die Periode eines Bits verzögert. Das Ausgangssignal von Register 202 wird dem Dateneingangsan­ schluß eines Registers 206 zugeführt. Das Eingangssignal wird außerdem dem Dateneingangsanschluß eines Registers 204 zugeführt. Register 204 und 206 sind mit einem Taktsignal mit halber Geschwindigkeit Fc/2 getaktet.

Zum Zeitpunkt t2 (Fig. 4) liefert Register 202 ein Datenbit Si an den Eingangsanschluß von Register 206, und ein Ein­ gangsdatenbit Si+1 wird dem Register 204 zugeführt. Beim po­ sitiven Übergang des Taktsignals Fc/2 werden diese beiden Bits (d. h. S1 und S2) in Register 206 beziehungsweise 204 geladen. Diese Bits sind werden danach auf parallele Aus­ gangsanschlüsse 208 ausgegeben. Zum Zeitpunkt t3 wird das Eingangssignal S4 dem Register 204 und das Bit S3 dem Regi­ ster 206 zugeführt. Diese Bits werden beim positiven Über­ gang (t3) des Taktsignals Fc/2 gleichzeitig in Register 204 und 206 geladen und danach auf die parallelen Ausgangsan­ schlüsse 208 gelegt. Auf diese Weise wird das mit der Rate fc anstehende Eingangssignal in zwei Signale gewandelt, die mit einer Bitrate von fc/2 an dem parallelen Ausgangsan­ schluß anstehen. Die Beziehung der bit-seriellen Eingangsda­ ten zu den beiden parallelen bit-seriellen Signalen ist aus den in Fig. 4 gezeigten Signalen DATA IN, REG. 206 und REG. 204 ersichtlich.

Die an den Eingangsanschlüssen zu Registern 202 und 204 auf­ tretende Kapazität ist für die von Vorrichtungen innerhalb des Funktionselementes gebildeten Kapazitäten typisch und kann daher von einem üblichen internen Transistor getrieben werden. Die von jedem der Ausgangsanschlüsse 208 gebildete Kapazität kann erheblich größer sein. Da allerdings die Da­ tenrate an den Ausgangsanschlüssen halbiert wurde, können auch diese Anschlüsse von Transistoren getrieben werden, die den internen Transistoren ähnlich sind. Da ein derartiger Demultiplexer nicht die interne Schaltung lädt, laden die Ausgangsanschlüsse den Demultiplexer nicht übermäßig und das System kann mit Geschwindigkeiten arbeiten, die anstatt von geschwindigkeitsbegrenzenden Faktoren der die Funktionsele­ mente verknüpfenden Schaltungen durch geschwindigkeitsbegren­ zende Faktoren der Funktionselemente bestimmt werden.

Der in Fig. 5 gezeigte Demultiplexer besteht einfach aus zwei parallel arbeitenden Demultiplexern 500 und 510 des in Fig. 2 gezeigten Typs.

Es sei darauf hingewiesen, ein Demultiplexer des Typs gemäß Fig. 2 als eine Eingangsschaltung zu dem Demultiplexer ge­ mäß Fig. 5 benutzt werden kann, um vier parallele Signale mit 1/4 der ursprünglichen Bitrate zu liefern. Eine weitere alternative Anordnung kann ein vierstufiges Schieberegister umfassen, welches mit der Taktfrequenz Fc arbeitet. Ein Aus­ gangssignal von jeder der vier Stufen kann vier weiteren Re­ gistern zugeführt werden, die mit einem Taktsignal mit der Frequenz fc/4 getaktet sind. Die vier weiteren Register lie­ fern vier parallele Signale mit einem Viertel der ursprüngli­ chen Bitrate.

Fig. 3 zeigt einen zwei-zu-eins-Signal-Multiplexer und Fig. 6 zeigt einen vier-zu-zwei-Signal-Multiplexer. Das Gerät nach Fig. 6 besteht eigentlich aus zwei parallel arbeiten­ den Multiplexern 600 und 610 des Typs gemäß Fig. 3.

Das Verständnis der Arbeitsweise des Multiplexers gemäß Fig. 3 wird durch Bezugnahme auf die in Fig. 4 gezeigten Si­ gnale REG. 300, REG. 302 und Data Out erleichtert. Die dem Anschluß 308 zugeführten parallelen Eingangsdaten entspre­ chen den Signalen REG. 206 und REG. 204. Es werden also bei­ spielsweise die Sample-Bits S1 und S2 gleichzeitig dem Regi­ ster 300 beziehungsweise 302 zugeführt. Am Ende der Ein­ gangs-Bitperiode (t3) werden diese Bits in die Register 300 beziehungsweise 302, die auf das Taktsignal Fc/2 reagieren, eingespeichert und liegen an ihren jeweiligen Ausgangsan­ schlüssen Q an. Das Ausgangssignal von Register 300 wird ei­ nem Übertragungstor (Gate) 304 zugeführt und das Ausgangssi­ gnal von Register 302 wird einem Übertragungstor 306 zuge­ führt. Die Ausgangs-Ports der Übertragungstore 304 und 306 sind untereinander an einem bit-seriellen Datenausgangsan­ schluß "DATA out" 310 verbunden.

Die Übertragungstore 304 und 306 arbeiten derart, daß sie komplementär auf das Taktsignal Fc/2 reagieren. Das bedeu­ tet, während der halben Periode in der das Taktsignal Fc/2 einen hohen Zustand aufweist (z. B. Zeit t3-t4), läßt das Übertragungstor 304 das von Register 300 gelieferte Signal­ bit passieren, und während der halben Periode in der das Taktsignal Fc/2 einen niedrigen Zustand aufweist (z. B. Zeit t4-t5), läßt das Übertragungstor 306 das von Register 302 gelieferte Signalbit passieren. Während der Periodenhälfte in der das Taktsignal Fc/2 einen niedrigen (hohen) Zustand aufweist, ist das Übertragungstor 304 (306) auf Leerlauf ge­ schaltet und versieht den Ausgangsanschluß mit einer hohen Impedanz. Das Ausgangssignal DATA OUT an Verbindung 310 ist eine verschachtelte Version der beiden Dateneingangssignale DATA IN und weist das Doppelte der Eingangsdatenrate auf. Dieses Signal wird der internen Schaltung des betreffenden Funktionselements zugeführt. Die Multiplexer und Demulti­ plexer verleihen den verarbeiteten Signalen Verzögerungen, welche möglicherweise kompensiert werden müssen. Würde bei­ spielsweise in Fig. 1B das Funktionselement 16 durch zwei in Reihe geschaltete Funktionselemente ersetzt, von denen jedes entsprechende Multiplexer und Demultiplexer aufwiese, so müßte möglicherweise eine der Verzögerung einer Multi­ plexer-Demultiplexer-Kombination entsprechende Ausgleichsver­ zögerung in dem Fuktionselement 14 enthalten sein, um die zeitliche Registrierung der beiden dem Funktionselement 18 zugeführten Signale zu gewährleisten.

Wie oben beschrieben, werden die Zwischenspeicher von Fig. 3 von dem Taktsignal Fc/2 getaktet. Für einige Anwendungen ist es allerdings vorteilhaft, diese Zwischenspeicher mit dem Komplementären des Taktsignals Fc/2 zu takten. In eini­ gen IC-Anordnungen ist es möglich, daß die einem Demulti­ plexer zugeführten Taktsignale mit halber Geschwindigkeit relativ zu dem einem Multiplexer, dem entsprechende Daten zugeführt werden, zugeführten Taktsignal mit halber Geschwin­ digkeit bitversetzt sein können. Dieser Versatz des Taktes kann dadurch ausgeglichen werden, daß Demultiplexer und Multiplexer mit gegenphasigen Taktsignalen arbeiten. In die­ ser Betriebsart können interfunktionale Daten mit einem Ver­ satz von bis zu einer Hälfte der Periode der Hälfte der Takt­ rate wieder synchronisiert werden. Ein Nachteil besteht dar­ in, daß die Laufzeit der Daten zwischen Funktionselementen vermindert wird. Allerdings kann an manchen Verbindungspunk­ ten statt der Datenlaufzeit der Taktversatz der die Rate be­ grenzende Faktor sein, weshalb die Rate des gesamten Systems durch die Verwendung von gegenphasigen Takten verbessert wird.

Die Erfindung wurde anhand von bit-seriellen Signalen be­ schrieben. Es wird aber erwogen, die Erfindung in nibble-se­ riellen Systemen zu implementieren. Nibble-serielle Systeme sind Systeme, welche Mehrfachbitsignale in bit-seriellem For­ mat verarbeiten. Ein 8-Bit-Sample kann beispielsweise in 4 zwei-Bit-Nibbles geteilt werden, und die Nibbles werden als bit-serielle Signale verarbeitet. Die Schaltungen gemäß Fig. 5 und 6 können dazu dienen, ein zwei-Bit nibble­ serielles Signal mit der Rate f in zwei zwei-Bit nibble-seri­ elle Signale der Rate fc/2 zu wandeln und diese dann entspre­ chend wieder zusammensetzen. In diesem Fall entsprechen die beiden in Fig. 5 gezeigten Signale BIT1 und BIT2 dem zwei- Bit nibble-seriellen Signal. In den Ansprüchen soll der Aus­ druck bit-seriell den Begriff nibble-seriell mit einschlie­ ßen.

Claims (2)

1. Signalverarbeitungssytem mit:
einer Mehrzahl von bit-seriellen Funktionselementen zum Verarbeiten von bit-seriellen Signalen mit einer Bitra­ te f sowie mit einer Quelle von Taktsignalen, welche Taktsignale der Rate f und Taktsignale der Rate f/N (wo­ bei N eine Ganzzahl sei) liefert, gekenn­ zeichnet durch :
einen mit einem Ausgangsanschluß eines der bit-seri­ ellen Funktionselemente verbundenen Demultiplexer, wel­ cher auf ein von diesem Funktionselement gelieferten bit-serielles Signal der Bitrate f und auf die Taktsi­ gnale der Raten f und f/N reagiert, zum Teilen des bit- seriellen Signals der Bitrate f in N parallele bit-seri­ elle Signale der Bitrate f/N, und
einen über Eingangsanschlüsse mit dem Demultiplexer ver­ bundenen Multiplexer, der die N parallelen bit-seri­ ellen Signale der Bitrate f/N zu einem einzigen bit-se­ riellen Signal der Bitrate f zusammensetzt und dieses einzelne bit-serielle Signal der Bitrate f an einem Ein­ gangsanschluß eines anderen der bit-seriellen Funktions­ elemente zur Verfügung stellt.

2. Signalverarbeitungssystem gemäß Anspruch 1, weiter­ hin dadurch gekennzeichnet, daß die Mehrzahl von bit-seriellen Funktions-Schaltungs­ elementen, der Demultiplexer und der Multiplexer in ei­ nem gemeinsamen integrierten Schaltkreis realisiert sind.