DE4133598A1 - Traegerloser, oberflaechenmontierbarer ic-chip - Google Patents
Traegerloser, oberflaechenmontierbarer ic-chipInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein trägerloses
Gehäuse für integrierte Schaltungen sowie ein Verfahren zu
dessen Herstellung gemäß dem Oberbegriff des Patentanspruches
1 bzw. 4.
Die Verkapselung von IC-Chips wird von den Herstellern
elektronischer Bauelemente in zunehmendem Maße mit
Aufmerksamkeit bedacht. Die Gehäusekonstrukteure sehen sich
mit zunehmenden Herausforderungen konfrontiert, da die
Integrationsdichte einer integrierten Schaltung stetig wächst.
Die Integrationsdichte eines bestimmten Chips bestimmt in der
Regel die Anzahl der Ein-/Ausgangssignale, die beim Betrieb
des Chip vorliegen. Eine steigende Anzahl der Ein-/
Ausgangssignale beeinflußt eine Reihe von Faktoren, die von
den Gehäusekonstrukteuren zu beachten sind.
Erstens setzt eine große Anzahl von Ein-/Ausgangssignalen eine
entsprechend hohe Leitungsdichte voraus, sowohl innerhalb des
Gehäuses als auch bezüglich der elektrischen Anschlüsse
zwischen dem eingekapselten Chip und den außerhalb des Chips
vorhandenen Bauelementen. Eine hohe Leitungsdichte unterliegt
jedoch einer erhöhten Kurzschlußgefahr.
Ein zweiter zu berücksichtigender Faktor folgt aus dem ersten.
Ein IC-Chip mit hoher Leistungsdichte ist in der Regel nur mit
einer verhältnismäßig niedrigen Ausbeute herstellbar. Daher
ist eine Gehäusekonstruktion, die den Funktionstest auf der
Chip-Ebene gestattet, sehr erwünscht.
Ein dritter zu berücksichtigender Faktor betrifft die
Wärmeentwicklung. Eine hoch integrierte Schaltung benötigt in
der Regel ein größeres Gehäuse, so daß dieses mehr Wärme als
ein Gehäuse für weniger hoch integrierte Schaltungen abführen
kann. Ein stetes Ziel der elektronischen Industrie besteht in
einer ständig zunehmenden Miniaturisierung. Daher versuchen
Gehäusekonstrukteure Gehäuse zu entwerfen, die auf der
gedruckten Schaltung nur ein Minimum an Fläche beanspruchen.
Einen weiteren wichtigen Faktor stellen die Kosten dar. Obwohl
die Gehäusekosten einen bedeutsamen Anteil an den Gesamtkosten
eines eingekapselten IC-Chips darstellen, sollten diese nicht
den Hauptanteil an den Kosten einnehmen.
Zu den gebräuchlichsten Gehäusen zählen die Dual-in-line-
Gehäuse (DIP), die Chipträger ohne oder mit Anschlußleitungen
sowie die Rasterstecker (pin-grids). Die Anschlüsse zu den
Chipkontaktanschlußflächen können mittels
Miniaturwickeldrähten oder mittels Flip-Chip-Lötverbindungen
an Lötperlen auf den Kontaktflächen bewerkstelligt werden. In
jedem Fall ist es schwierig, die Anschlüsse an eine
Prüfvorrichtung vor der Fertigstellung des Gehäuses
herzustellen. Das Gehäuse selbst besteht in der Regel aus
einem Keramik- oder Kunststoffmaterial. Gehäuse dieser Art
sind in den US-PSen 44 23 468, 44 93 145, 46 97 204 und 46 82 207
beschrieben.
Eine andere Anschlußart, die als "Filmbonden" bezeichnet wird,
ist in der US-PS 48 99 207 beschrieben. Dieses Verfahren
benutzt eine Vielzahl von leitfähigen Fingern mit
innenliegenden Leitungen, die in einem Muster angeordnet sind,
das dem der Ein-/Ausgangsanschlußflächen des jeweiligen IC-
Chips entspricht. Die innenliegenden Leitungen werden mit den
Ein-/Ausgangsanschlüssen verbunden, während die radial
außenliegenden Leitungen mit der gedruckten Schaltung oder
dergleichen verbunden werden. Ein Vorteil des Filmbondens
besteht darin, daß der IC-Chip vor dem Anschließen der
Chipaußenleitungen an eine gedruckte Schaltung in einfacher
Weise einem Funktionstest unterworfen werden kann.
Aufgabe der vorliegenden Erfindung ist es, eine Lösung für
Anschluß- und Gehäuseprobleme bei IC-Chips zu schaffen, die
einen Funktionstest auf der Chipebene ermöglicht, die
Miniaturisierung vorantreibt und hohe Ausbeuten unter geringen
Kosten bei der Herstellung ermöglicht.
Diese Aufgabe wird durch die Merkmale der Ansprüche 1 bzw. 4
gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von
Unteransprüchen.
Das erfindungsgemäße Gehäuse (Verkapselung) ermöglicht es, auf
einen Chipträger vor dem Verbinden des Chips mit einem
Substrat zu verzichten. Ein IC-Chip umfaßt eine aktive
Oberfläche mit einer Gruppe von Ein-/
Ausgangskontaktanschlüssen zum Verbinden des Chips mit den
übrigen Schaltkreisen. Bei der vorliegenden Erfindung weist
der Chip eine zur normalen Lage (bei der die aktive
Chipoberfläche der Substratfläche zugewandt ist, auf die der
Chip montiert wird) umgekehrte Orientierung auf.
Eine elektrisch isolierende Materialschicht wird auf dem
umgedrehten Chip aufgebracht, so daß die elektrisch
isolierende Materialschicht eine passive, der aktiven
Oberfläche gegenüberliegende Oberfläche und die Seitenflächen
des Chips bedeckt, die aktive Oberfläche hingegen freiläßt.
Anschließend wird eine Maske hergestellt, die die noch offene
aktive Oberfläche und die Seitenflächen abdeckt. Die Maske
enthält Schlitze, die sich von den Ein-/Ausgangskontaktflächen
des Chips zu den Kanten der aktiven Oberfläche und dann weiter
entlang des elektrisch isolierenden Materials auf den
Seitenflächen erstrecken. Durch die Maskenschlitze wird Metall
durch Sputtern abgeschieden. Das abgeschiedene Metall bildet
Leiterbahnen, deren erste Enden an den Ein-/
Ausgangskontaktflächen anliegen und deren zweite Enden den
Beginn der der aktiven Oberfläche gegenüberliegenden passiven
Oberfläche erreichen. Nach Entfernen der Maske verbleiben
Leiterbahnen, die entlang der Seitenflächen und entlang der
aktiven Oberfläche des Chips eine L-Form ausbilden. Diese L-
förmigen Leiterbahnen können auch mittels anderer Verfahren
abgeschieden werden. Bespielsweise können die Leiterbahnen auf
dem Isoliermaterial mittels Fotolithografie oder durch eine
Sputter- und Ätztechnik gemäß dem Stand der Technik
aufgebracht werden.
Der immer noch umgedrehte Chip wird auf ein Substrat, das mit
den zweiten Enden der Leiterbahn übereinstimmende
Kontaktanschlußflächen aufweist, aufgebracht. Die
Substratkontaktflächen werden mit den zweiten Enden der
Leiterbahnen verlötet, um die elektrische Verbindung mit den
anderen Schaltkreisen auf dem Substrat und dem IC-Chip
herzustellen. Das Substrat kann eine gedruckte Schaltung oder
ein Multi-Chip-Träger sein, der wahlweise hermetisch
versiegelt und auf eine gedruckte Schaltung aufgebracht sein
kann.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß das
trägerlose Gehäuse einen Funktionstest auf der IC-Chip-Ebene
ermöglicht. Bei Multi-Chip-Modulen ist eine Vielzahl von Chips
aufmontiert und in funktionaler Weise miteinander verbunden.
Multi-Chip-Module erhöhen die Integrationsdichte sowie die
Betriebsgeschwindigkeit, aber aufgrund der höheren Chipanzahl
ist die Fehlerwahrscheinlichkeit bei einem Multi-Chip-Modul
höher als bei einer Einzel-Chip-Anordnung. Da die vorliegende
Erfindung zu Chips mit jeweils freiliegenden Leiterbahnen
führt, kann der Funktionstest am jeweiligen Chip vor der
Verbindung zu einem Multi-Chip-Modul durchgeführt werden.
Ein weiterer Vorteil besteht darin, daß das erfindungsgemäße
Gehäuse nur eine kleine "Aufstandsfläche" aufweist, d. h. die
Kontaktanschlußfläche auf einem Substrat, auf dem der Chip
aufgebracht werden soll, benötigt nur eine relativ kleine
Fläche, so daß ein größerer Anteil der Substratfläche für
andere Bauteile freibleibt.
Ein weiterer Vorteil liegt in den niedrigeren
Herstellungskosten. Typisch für den Stand der Technik ist ein
zweistufiges Montageverfahren, bei dem im ersten Schritt das
Kontaktieren eines Chips mit einem Chipträger und im zweiten
Schritt das Kontaktieren des Chipträgers mit einer
Grundplatine erfolgt. Die vorliegende Erfindung macht den
ersten Schritt überflüssig, wodurch Arbeitszeit und
Materialkosten eingespart werden können.
Die Erfindung wird nachstehend anhand der Zeichnung näher
erläutert. Es zeigen:
Fig. 1 eine Perspektivansicht eines IC-Chips und einer
oberhalb des Chips positionierten Maske für den Chip-
Verkapselungsschritt;
Fig. 2 ein Teilseitenaufriß des Chips nach Fig. 1 entlang
der Linie 2-2;
Fig. 3 eine Perspektivansicht der Maske und des Chips gemäß
Fig. 1 nach dem Sputtern des Metalls durch die
Schlitze der Maske; und
Fig. 4 eine Perspektivansicht des Chips gemäß Fig. 3 nach
dem Verbinden mit einem Substrat.
Wie aus den Fig. 1 und 2 ersichtlich, umfaßt ein IC-Chip 10
eine Vielzahl von Ein-/Ausgangskontaktanschlußflächen 12, 14,
16 und 18 zum Herstellen einer elektrischen Verbindung
zwischen dem Schaltkreis des IC-Chips 10 und den Schaltkreisen
außerhalb desselben. In der Regel umfaßt der Chip 10 eine
größere Anzahl von Kontaktflächen 12, 14, 16 und 18. In der
Praxis können es mehrere hundert Kontaktflächen sein. Jedoch
ist die Kontaktflächenanzahl für die vorliegende Erfindung
ohne Bedeutung, weshalb aus Gründen der Klarheit nur eine
beschränkte Anzahl dargestellt ist.
Im ersten Schritt wird der IC-Chip 10 umgedreht, so daß die
aktive Fläche 20 mit den Kontaktflächen 12, 14, 16, 18 nach
unten weist. Ein Isoliermaterial 22, z. B. ein Oxid, wird
sodann auf der passiven Oberfläche 21 und den Seitenflächen 26
des Chips 10 abgeschieden. Die Isolierschicht 22 dient dazu,
den Chip 10 von einem Substrat 52, auf dem der Chip 10
aufgebracht wird, zu isolieren. Weiterhin trägt die
Isolierschicht 22 Leiterbahnen 40, 42, 44, 46, die von den
Ein-/Ausgangskontaktflächen 12, 14, 16, 18 ausgehen, wie unten
ausführlicher erklärt wird.
Eine Maske 24 ist bezüglich des IC-Chips 10 ausgerichtet wie
aus Fig. 1 ersichtlich. Die Maske 24 ist ist derart ausgelegt,
daß sie gleitend auf den Chip 10 paßt, so daß sie die aktive
Oberfläche 20 und die Seitenflächen 26 des Chips 10 bedeckt.
Zur Herstellung der Maske 24 wird eine flache Metallbahn,
vorzugsweise aus Molybdän, an den Ecken mit Aussparungen
versehen, so daß die Außenkanten der Metallbahn später nach
unten abgekantet werden können, um der Maske 24 die in Fig. 1
gezeigte Gestalt zu verleihen. Vor dem Abkanten wird eine
Vielzahl von Schlitzen 28, 30, 32, 34 mittels Lasertechnik in
die Metallbahn geschnitten. Die Schlitze 28, 30, 32, 34 werden
in einem Muster angebracht, das dem der Ein-/
Ausgangskontaktflächen 12, 14, 16, 18 entspricht. Die
innenliegenden Schlitzenden erstrecken sich bis zu den
Kontaktflächen 12, 14, 16, 18. Die Kanten der Metallbahn
werden sodann nach unten gefalzt, um die Maske 24 mit einer
Oberseite 36 und vier Seitenflächen 38 zu bilden, wie aus Fig.
1 ersichtlich. Nach dem Beschichten der passiven Fläche 21 und
der Seitenflächen 26 des IC-Chips 10 und nach Herstellung der
Maske 24 wird dieselbe über den Chip 10 gesetzt.
Wie aus Fig. 3 ersichtlich, liegen die innenliegenden
Endabschnitte der Schlitze 28, 30, 32, 34 über den Ein-/
Ausganganschlußflächen 12, 14, 16, 18 des Chips 10. Die Maske
24 und der Chip 10 werden sodann in eine Sputteranlage
gebracht, um örtlich begrenzte Metalleiterbahnen auszubilden.
Bei einer bevorzugten Ausführungsform sind die Leiterbahnen
aus einer Kombination der drei Metalle Titan, Platin und Gold
aufgebaut. Die Metallmaske 24 wird sodann vom Chip 10
entfernt, um einen Chip 10 zu erhalten, der auf der passiven
Oberfläche 21 und den Seitenflächen 26 mit einer
Isolierschicht 22 sowie mit Leiterbahnen 40, 42, 44 und 46
versehen ist, wie am einfachsten aus Fig. 4 ersichtlich ist.
Die Leiterbahnen 40, 42, 44, 46 stellen L-förmige Elemente
dar, die sich von den Ein-/Ausgangskontaktflächen 12, 14, 16,
18 des Chips 10 wegerstrecken und die aktive Oberfläche 20
sowie die Seitenflächen 26 des Chips 10 berühren. Die
Leiterbahnen 40, 42, 44, 46 erstrecken sich vorzugsweise bis
zu den Unterkanten der Seitenflächen 26, dies ist aber nicht
zwingend. Von Bedeutung hingegen ist, daß die Leiterbahnen 40,
42, 44, 46 in einfacher Weise mit Substratkontaktflächen 48
und 50 auf einem Substrat 52 verlötet werden können. Die
Verbindung der Leiterbahnen 40, 42, 44, 46 mit den
Substratkontaktflächen 48 und 50 kann auf jede in der Technik
bekannte Art und Weise erfolgen. Beispielsweise kann die
Auflöttechnik (Surface-mount-Technik) eingesetzt werden. Aus
dem Substrat 52 aufgebrachtes Lötzinn kann durch Erhitzen zum
Schmelzen gebracht werden, wodurch das Lötzinn nach dem
Erkalten eine gute Verbindung der Leiterbahnen 40, 42, 44, 46
mit den Substratkontaktflächen 48 und 50 bewirkt.
Die Substratkontaktflächen 48 und 50 sind mittels
nichtgezeigter Leiterbahnen mit anderen Schaltkreisen auf dem
Substrat 52 verbunden. Auf diese Weise ermöglichen die L-
förmigen Leiterbahnen 40, 42, 44, 46 die elektrische
Verbindung zwischen dem IC-Chip 10 und den außerhalb desselben
befindlichen Schaltkreisen. Das Substrat 52 kann eine
gedruckte Schaltung oder ein Substrat innerhalb eines Multi-
Chip-Moduls sein, bei dem das Substrat auch noch andere IC-
Chips umfaßt. Weiterhin kann es wahlweise eine Verkapselung
umfassen, um die Chips hermetisch zu versiegeln.
Während die vorliegende Erfindung an einem Ausführungsbeispiel
erläutert wurde, bei dem die Maske 24 zum Abscheiden von L-
förmigen Leiterbahnen 40, 42, 44, 46 benutzt wird, können auch
andere Verfahren zur Herstellung der Leiterbahnen 40, 42, 44,
46 eingesetzt werden. Beispielsweise kann auf der
Isolierschicht 22 Metall abgeschieden werden, das anschließend
derart geätzt wird, daß die L-förmigen Leiterbahnen 40, 42,
44, 46 entstehen.
Ein Vorteil der vorliegenden Erfindung besteht darin, daß nach
dem Abscheiden der L-förmigen Leiterbahnen 40, 42, 44, 46 der
IC-Chip 10 einem gründlichen Funktionstest und einem
Einbrennprozeß unterzogen werden kann. Die Leiterbahnen 40,
42, 44, 46 stellen Kontakte dar, die leichter als die bloßen
Ein-/Ausgangskontaktflächen 12, 14, 16, 18 des Chips 10
zugänglich sind. Daher kann für den Funktionstest ein
Elastomerstecker eingesetzt werden. Solch ein Stecker kann für
den Funktionstest gegen die Seitenflächen 26 des Chips 10
gepreßt werden. Der Funktionstest auf der Chipebene stellt
sicher, daß nur ordnungsgemäß funktionierende IC-Chips zu
Multi-Chip-Modulen verbunden werden. Weitere Vorteile liegen
in der Ersparnis von Arbeitszeit und Material beim direkten
Verbinden des Chips 10 mit dem Substrat 52.
Claims (14)
1. Trägerloses Gehäuse für integrierte Schaltungen (IC)
gekennzeichnet durch
- - einen IC-Chip (10) mit jeweils einer sich gegenüberliegenden aktiven und passiven Oberfläche (20, 21) und einer Vielzahl von Seitenflächen (26), wobei die aktive Oberfläche (20) eine Gruppe von Kontaktflächen (12, 14, 16, 18) aufweist;
- - eine elektrisch isolierende Materialschicht (22) auf der passiven Oberfläche (21) und auf den Seitenflächen (26), wobei die aktive Oberfläche (20) hiervon freibleibt, und
- - eine Vielzahl von nichtabgedeckten L-förmigen Leiterbahnen (40, 42, 44, 46) , deren erste Abschnitte mit der Gruppe von Kontaktflächen (12, 14, 16, 18) auf der aktiven Oberfläche (20) verbunden sind und deren zweite Abschnitte sich von den ersten Abschnitten im wesentlichen senkrecht zur passiven Oberfläche (21) erstrecken und an der auf den Seitenflächen (26) befindlichen Isolierschicht (22) befestigt sind, wobei die Enden der zweiten Abschnitte im wesentlichen mit der Isolierschicht (22) auf den Seitenflächen (26) abschließen.
2. Gehäuse nach Anspruch 1,
dadurch gekennzeichnet,
daß die Kontaktflächen (12, 14, 16, 18) des Chips (10)
Ein-/Ausgangsanschlüsse darstellen.
3. Gehäuse nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß die Leiterbahnen (40, 42, 44, 46) aus Metallen
bestehen und Gold einschließen.
4. Verfahren zur Herstellung eines Gehäuses nach einem der
Ansprüche 1 bis 3,
dadurch gekennzeichnet,
- - daß ein IC-Chip (10) mit jeweils einer sich einander gegenüberliegenden aktiven und passiven Oberfläche (20, 21) und einer Vielzahl von Seitenflächen (26) vorgesehen wird, wobei die aktive Oberfläche (20) eine Gruppe von Kontaktflächen (12, 14, 16, 18) aufweist;
- - daß eine elektrisch isolierende Materialschicht (22) auf der passiven Oberfläche (21) und auf den Seitenflächen (26) des Chips (10) aufgebracht wird und
- - daß auf der aktiven Oberfläche (20) und den Seitenflächen (26) Bahnen (40, 42, 44, 46) aus einem metallischen Material derart aufgebracht werden, daß jede metallische Bahn (40, 42, 44, 46) sich von einer Kontaktfläche (12, 14, 16, 18) auf der aktiven Oberfläche (20) wegerstreckt, auf der Isolierschicht (22) der betreffenden Seitenfläche (26) aufliegt und im wesentlichen koplanar mit der auf der passiven Oberfläche (21) ausgebildeten Isolierschicht (22) abschließt, so daß die Bahnen (40, 42, 44, 46) mit einem Substrat verbunden werden können, das mit der Isolierschicht (22) auf der passiven Oberfläche (21) in Kontakt gebracht ist.
5. Verfahren nach Anspruch 4,
dadurch gekennzeichnet,
daß der Schritt der Aufbringung der Leiterbahnen (40, 42,
44, 46) mittels eines Sputterverfahrens erfolgt, um
örtlich begrenzte Leiterbahnen vorzusehen.
6. Verfahren nach Anspruch 4 oder 5,
dadurch gekennzeichnet,
daß die örtlich begrenzten Leiterbahnen (40, 42, 44, 46)
mittels einer Maske (24) erzeugt werden, deren Schlitze
(28, 30, 32, 34) der gewünschten Anordnung der
Leiterbahnen (40, 42, 44, 46) entsprechen.
7. Verfahren nach einem der Ansprüche 4, 5 oder 6,
dadurch gekennzeichnet,
daß als weiterer Schritt die Plazierung der Maske (24)
über der aktiven Oberfläche (20) und über der
Isolierschicht (22) auf den Seitenflächen (26) erfolgt,
wobei die Maske (24) Schlitze (28, 30, 32, 34) aufweist,
die sich von den Kontaktflächen (12, 14, 16, 18) über die
Kanten der aktiven Oberfläche (20) hinaus parallel zu den
Seitenflächen (26) des Chips (10) erstrecken.
8. Verfahren nach einem der Ansprüche 4 bis 7,
dadurch gekennzeichnet,
daß bei einem weiteren Schritt Metall durch die Schlitze
(28, 30, 32 34) der Maske (24) abgeschieden wird, um die
Leiterbahnen (40, 42, 44, 46) zu erzeugen, wobei die Maske
(24) nach dem Abscheiden des Metalls entfernt wird.
9. Verfahren nach einem der Ansprüche 4 bis 8,
dadurch gekennzeichnet,
daß der Schritt der Ausbildung der Leiterbahnen (40, 42,
44, 46) das Abscheiden von Gold einschließt.
10. Verfahren nach einem der Ansprüche 4 bis 8,
dadurch gekennzeichnet,
daß für die Leiterbahnen (40, 42, 44, 46) eine Kombination
der Metalle Titan, Platin und Gold eingesetzt wird.
11. Verfahren nach einem der Ansprüche 4 bis 10,
dadurch gekennzeichnet,
daß die Maske (24) aus Molybdän hergestellt wird.
12. Verfahren nach einem der Ansprüche 4 bis 11,
dadurch gekennzeichnet,
daß bei einem weiteren Schritt die Leiterbahnen (40, 42,
44, 46) des Chips (10) mit einer Gruppe von Kontaktflächen
(48, 50) auf dem Substrat (52) verbunden werden, wobei die
Verbindung das Verlöten der substratseitigen
Kontaktflächen (48, 50) mit den Leiterbahnen (40, 42, 44,
46) an den Kanten der passiven Oberfläche (21) umfaßt.
13. Verfahren nach einem der Ansprüche 4 bis 12,
dadurch gekennzeichnet,
daß die Leiterbahnen (40, 42, 44, 46) L-förmig angelegt
werden.
14. Verfahren nach einem der Ansprüche 4 bis 13,
dadurch gekennzeichnet,
daß als Isolierschicht (22) ein Oxid verwendet wird.
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