DE4123436A1 - SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME - Google Patents

SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung sowie auf ein Verfahren zur Herstellung derselben, und insbesondere auf den Einbau von BiCMOS-Elementen für niedere und höhere Spannung in einem Chip.The present invention relates to a Semiconductor device and a method for Manufacture of the same, and in particular on the installation of BiCMOS elements for lower and higher voltage in one Chip.

Seit kurzem ist im Rahmen des Trends zur Entwicklung von elektronischen Hochgeschwindigkeitselementen und Miniaturerzeugnissen die Entwicklung von multifunktionalen Halbleitervorrichtungen intensiver geworden, die aus Halbleiterelementen mit unterschiedlichen Funktionen und unterschiedlichen Treiberspannungen im gleichen Chip zusammengesetzt sind.Recently, as part of the trend to develop high speed electronic elements and Miniature products the development of multifunctional Semiconductor devices have become more intense from Semiconductor elements with different functions and different driver voltages in the same chip are composed.

Allgemein wird eine Halbleitervorrichtung, die einen bipolaren Transistor und einen CMOS-Transistor in einem einzelnen Chip aufweist, als BiCMOS bezeichnet. Der herkömmliche BiCMOS für VLSI-Niveau (höchstintegrierte Schaltung) war bisher für hochintegrierte Hochgeschwindigkeitslogikschaltungen geeignet, da sie für Hochleistungsspeicher und -logikschaltungen entwickelt worden sind, die durch eine niedrige Spannung angesteuert werden; vgl. hierzu ISSCC Digest of Technical Papers, Februar 1986, Seite 212 und CICC Techn. Dig., Mai 1986, Seite 68.Generally, a semiconductor device that has a bipolar transistor and a CMOS transistor in one has single chip, referred to as BiCMOS. The conventional BiCMOS for VLSI level (highly integrated Circuit) was previously for highly integrated High speed logic circuits suitable as they are for High performance memory and logic circuits developed that have been driven by a low voltage will; see. ISSCC Digest of Technical Papers,  February 1986, page 212 and CICC Techn. Dig., May 1986, Page 68.

Weiter sind BiCMOS-Vorrichtungen entwickelt worden, die zur Erhöhung der Ausgangsleistung und der Störsignalmarge mit hoher Spannung angesteuert werden. Dabei ergibt sich jedoch das Problem der Erzielung der hohen Betriebsgeschwindigkeit und der Miniaturisierung der Elektronikerzeugnisse, da diese, wenn sie sowohl BiCMOS-Schaltungen mit hoher und niedriger Spannung verwendet, mit vielen Halbleitervorrichtungen belastet werden müssen, so daß Schwierigkeiten im Hinblick auf die Erzielung einer hohen Arbeitsgeschwindigkeit und einer Miniaturisierung der betreffenden Elektronikerzeugnisse auftreten.BiCMOS devices have also been developed which to increase the output power and the interference signal margin can be controlled with high voltage. It follows however the problem of achieving the high Operating speed and miniaturization of the Electronics products since these if they both BiCMOS circuits with high and low voltage used, loaded with many semiconductor devices must be so that difficulties with regard to the Achieving a high work speed and one Miniaturization of the electronics products concerned occur.

Ziel der vorliegenden Erfindung ist die Schaffung einer Halbleitervorrichtung, die BiCMOS-Vorrichtungen für niedrige und hohe Spannungen in einem einzelnen Chip zur Erzielung einer hohen Arbeitsgeschwindigkeit und einer größtmöglichen Miniaturisierung aufweist.The aim of the present invention is to create a Semiconductor device, the BiCMOS devices for low and high voltages in a single chip Achieving a high work speed and one has the greatest possible miniaturization.

Ein weiteres Ziel der Erfindung besteht in der Schaffung eines Verfahrens zur Herstellung von Halbleitervorrichtungen, die BiCMOS-Vorrichtungen für hohe und niedrige Spannungen in einem einzigen Chip enthalten, um die erwähnte hohe Arbeitsgeschwindigkeit und Miniaturisierung zu erreichen.Another object of the invention is to provide a process for the production of Semiconductor devices, the BiCMOS devices for high and contain low voltages in a single chip, around the high working speed and To achieve miniaturization.

Gemäß einem ersten Aspekt der vorliegenen Erfindung wird eine Halbleitervorrichtung geschaffen, die folgende Merkmale aufweist:
ein Hochspannungs-BiCMOS-Element, bestehend aus einem siebten und einem neunten, auf einer Seite eines Halbleitersubstrates gebildeten Bereich eines schwach dotierten zweiten Leitungstyps;
einen achten Bereich eines schwach dotierten ersten Leitungstyps, der zwischen dem siebten und dem neunten Bereich gebildet ist;
einen ersten, zweiten und dritten Bereich des gleichen schwach dotierten Leitungstyps in Kontakt mit dem jeweiligen Boden des siebten, achten und neunten Bereiches;
einen Source/Drain-Bereich mit einem stark dotierten Bereich und einem schwach dotierten Bereich, der den stark dotierten Bereich umgibt, wobei der stark dotierte Bereich auf einem vorbestimmten Abschnitt des siebten und des achten Bereiches gebildet sind und der Leitungstyp demjenigen des siebten und des achten Bereiches entgegengesetzt ist;
eine erste Polysiliciumschicht, die nach dem Einfügen einer ersten Gateoxydschicht zwischen dem Source- und dem Drainbereich gebildet ist;
Source/Drain-Elektroden sowie eine Gatelektrode, die elektrisch mit den Source/Drain-Bereichen und mit der ersten Polysiliciumschicht in Kontakt stehen;
Kontaktelektroden zum Anlegen einer Substratvorspannung an den siebten und an den achten Bereich;
einen Basisbereich eines schwach dotierten ersten Leitungstyps, der auf einer vorbestimmten Oberfläche des neunten Bereiches gebildet ist;
einen Emitterbereich eines stark dotierten zweiten Leitungstyps, der auf dem Basisbereich gebildet ist;
einen Kollektorbereich eines stark dotierten zweiten Leitungstyps, der über dem dritten Bereich gebildet und vom Basisbereich durch ein Feldoxyd getrennt ist;
eine Emitterelektrode, eine Kollektorelektrode und eine Basiselektrode, die mit dem Emitterbereich, dem Kollektorbereich und dem Basisbereich in Kontakt stehen;
ein Niederspannungs-BiCMOS-Element, bestehend aus einem zehnten und einem elften Bereich eines schwach dotierten zweiten Leitungstyps, wobei diese Bereiche auf der anderen Seite des Halbleitersubstrates des ersten Leitungstyps gebildet sind;
einen elften Bereich eines schwach dotierten ersten Leitungstyps, der zwischen dem zehnten und dem elften Bereich gebildet ist;
einen vierten, fünften und sechsten Bereich eines stark dotierten gleichen, ersten Leitungstyps, der jeweils mit dem Boden des zehnten, elften und zwölften Bereiches in Kontakt steht;
Source- und Drainbereiche, die auf vorbestimmten Abschnitten des zehnten und des elften Bereiches gebildet sind;
eine zweite Polysiliciumschicht, die nach dem Einfügen einer zweiten Gateoxydschicht auf der Oberfläche zwischen dem Source- und dem Drainbereich gebildet ist;
eine Sourceelektrode, eine Drainelektrode und eine Gateelektrode, die elektrisch mit dem Source- und dem Drainbereich sowie mit der zweiten Polysiliciumschicht in Kontakt stehen;
Kontaktelektroden zum Anlegen einer Substratvorspannung an den zehnten und an den elften Bereich;
ein Basisbereich eines schwach dotierten ersten Leitungstyps, der auf einer vorbestimmten Oberfläche des zwölften Bereichs gebildet ist;
einen Emitterbereich eines stark dotierten zweiten Leitungstyps, der auf dem genannten Basisbereich gebildet ist;
einen Kollektorbereich eines stark dotierten zweiten Leitungstyps, der in Kontakt mit dem sechsten Bereich gebildet und vom Basisbereich durch das Feldoxyd getrennt ist; und
eine Emitterelektode, eine Kollektorelektrode und eine Basiselektrode, die mit dem genannten Emitter, Kollektor und Basis elektrisch in Kontakt stehen.According to a first aspect of the present invention, a semiconductor device is provided which has the following features:
a high-voltage BiCMOS element consisting of a seventh and a ninth region of a weakly doped second conductivity type formed on one side of a semiconductor substrate;
an eighth region of a lightly doped first conductivity type formed between the seventh and ninth regions;
a first, second and third region of the same lightly doped conductivity type in contact with the respective bottom of the seventh, eighth and ninth regions;
a source / drain region having a heavily doped region and a lightly doped region surrounding the heavily doped region, the heavily doped region being formed on a predetermined portion of the seventh and eighth regions and the conduction type that of the seventh and eighth Area is opposite;
a first polysilicon layer formed after the insertion of a first gate oxide layer between the source and drain regions;
Source / drain electrodes and a gate electrode which are in electrical contact with the source / drain regions and with the first polysilicon layer;
Contact electrodes for applying a substrate bias to the seventh and eighth regions;
a base region of a lightly doped first conductivity type formed on a predetermined surface of the ninth region;
a highly doped second conduction type emitter region formed on the base region;
a heavily doped second conductivity type collector region formed over the third region and separated from the base region by a field oxide;
an emitter electrode, a collector electrode and a base electrode which are in contact with the emitter region, the collector region and the base region;
a low-voltage BiCMOS element consisting of a tenth and an eleventh region of a lightly doped second conductivity type, these regions being formed on the other side of the semiconductor substrate of the first conductivity type;
an eleventh region of a lightly doped first conductivity type, which is formed between the tenth and eleventh regions;
a fourth, fifth and sixth region of a heavily doped same first conductivity type which is in contact with the bottom of the tenth, eleventh and twelfth regions, respectively;
Source and drain regions formed on predetermined portions of the tenth and eleventh regions;
a second polysilicon layer formed on the surface between the source and drain regions after the insertion of a second gate oxide layer;
a source electrode, a drain electrode and a gate electrode which are in electrical contact with the source and the drain region and with the second polysilicon layer;
Contact electrodes for applying a substrate bias to the tenth and eleventh regions;
a base region of a lightly doped first conductivity type formed on a predetermined surface of the twelfth region;
a highly doped second conductivity type emitter region formed on said base region;
a heavily doped second conductivity type collector region formed in contact with the sixth region and separated from the base region by the field oxide; and
an emitter electrode, a collector electrode and a base electrode which are in electrical contact with said emitter, collector and base.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung geschaffen, das folgende Schritte aufweist:
Ausbilden von ionenimplantierten Bereichen zur Schaffung eines ersten und eines dritten Bereiches eines schwach dotierten zweiten Leitungstyps auf einem vorbestimmten Abschnitt einer Seite des Halbleitersubstrats des ersten Leitungstyps;
Ausbilden von ionenimplantierten Bereichen zur Schaffung eines fünften Bereiches eines stark dotierten ersten Leitungstyps zwischen dem vierten und dem sechsten Bereich eines stark dotierten zweiten Leitungstyps auf einem vorbestimmten Abschnitt der anderen Seite des Halbleitersubstrates des ersten Leitungstyps;
Ausbilden eines ersten bis sechsten Bereiches durch Aktivieren von Verunreinigungen in den genannten ionenimplantierten Bereichen;
Ausbilden einer Epitaxieschicht auf der gesamten Oberfläche der Struktur;
Ausbilden von ionenimplantierten Bereichen eines schwach dotierten zweiten Leitungstyps auf der Epitaxieschicht über dem ersten und dem dritten Bereich;
Ausbilden von ionenimplantierten Bereichen eines schwach dotierten zweiten Leitungstyps auf der Epitaxieschicht über dem vierten und dem sechsten Bereich;
Ausbilden von ionenimplantierten Bereichen eines schwach dotierten ersten Leitungstyps auf dem Epitaxibereich des dritten und des fünften Bereiches;
Ausbilden eines siebten bis zwölften Bereiches auf dem jeweils ersten bis sechsten Bereich durch Aktivieren von Verunreinigungen in den ionenimplantierten Bereichen;
Injizieren von Verunreinigungen eines stark dotierten zweiten Leitungstyps in einen vorbestimmten Abschnitt des neunten und zwölften Bereiches zur Bildung eines Kollektorbereiches eines bipolaren Transistors;
Injizieren von Verunreinigungen des schwach dotierten ersten Leitungstyps und des schwach dotierten zweiten Leitungstyps in die vorbestimmten Abschnitte des siebten und des achten Bereiches zur Bildung eines schwach dotierten Sourcebereiches und eines Drainbereiches eines Hochspannungs-MOS-Transistors;
Ausbilden einer ersten dicken Oxydschicht auf dem siebten und dem achten Bereich, mit anschließender Ausbildung einer ersten Polysiliciumschicht über der ersten dicken Oxydschicht;
Ausbilden einer zweiten Oxydschicht auf dem zehnten und dem elften Bereich mit anschließender Ausbildung einer zweiten Polysiliciumschicht über der zweiten Oxydschicht;
Ausbilden von ionenimplantierten Bereichen für Source- und Drainbereiche jeweils eines ersten und eines zweiten Leitungstyps für MOS-Transistoren hoher und niedriger Spannung sowie für die Emitter- und Basisbereiche von bipolaren Transistoren mit hoher und niedriger Spannung;
Aktivieren der Verunreinigungen in den ionenimplantierten Bereichen und Bilden von Elektroden.According to a second aspect of the present invention, a method for producing a semiconductor device is provided, which has the following steps:
Forming ion-implanted regions to create first and third regions of a lightly doped second conductivity type on a predetermined portion of one side of the first conductivity type semiconductor substrate;
Forming ion-implanted regions to create a fifth region of a heavily doped first conductivity type between the fourth and sixth regions of a heavily doped second conductivity type on a predetermined portion of the other side of the semiconductor substrate of the first conductivity type;
Forming first to sixth areas by activating contaminants in said ion-implanted areas;
Forming an epitaxial layer on the entire surface of the structure;
Forming ion-implanted regions of a lightly doped second conductivity type on the epitaxial layer over the first and third regions;
Forming ion-implanted regions of a lightly doped second conductivity type on the epitaxial layer over the fourth and sixth regions;
Forming ion-implanted regions of a lightly doped first conductivity type on the epitaxial region of the third and fifth regions;
Forming a seventh to twelfth region on the first to sixth regions by activating impurities in the ion-implanted regions;
Injecting heavily doped second conductivity type impurities into a predetermined portion of the ninth and twelfth regions to form a collector region of a bipolar transistor;
Injecting impurities of the lightly doped first conductivity type and the lightly doped second conductivity type into the predetermined portions of the seventh and eighth regions to form a lightly doped source region and a drain region of a high-voltage MOS transistor;
Forming a first thick oxide layer on the seventh and eighth regions, followed by forming a first polysilicon layer over the first thick oxide layer;
Forming a second oxide layer on the tenth and eleventh regions and then forming a second polysilicon layer over the second oxide layer;
Forming ion-implanted regions for source and drain regions of a first and a second conductivity type for MOS transistors of high and low voltage and for the emitter and base regions of bipolar transistors with high and low voltage;
Activate contaminants in the ion-implanted areas and form electrodes.

Der wesentliche Gegenstand der Zeichnungen ist folgender:The main subject of the drawings is as follows:

Fig. 1 stellt eine Querschnittsansicht durch eine Halbleitervorrichtung gemäß der vorliegenden Erfindung dar; und Fig. 1 illustrates a cross-sectional view through a semiconductor device according to illustrate the present invention; and

Fig. 2(A) bis 2(I) stellen schematische Querschnitte zur Veranschaulichung der Herstellungsschritte einer Halbleitervorrichtung zwecks Erläuterung des erfindungsgemäßen Verfahrens dar. Fig. 2 (A) to 2 (I) are schematic cross-sectional views showing the manufacturing steps illustrate a semiconductor device for the purpose of explaining the inventive method.

Nachfolgend wird die Erfindung unter Bezugnahme auf die beigefügten Zeichnungen im einzelnen beschrieben.The invention is described below with reference to FIG attached drawings described in detail.

Fig. 1 zeigt eine Querschnittsansicht durch eine Halbleitervorrichtung, bei der sowohl der Niederspannungs-BiCMOS als auch der Hochspannungs-BiCMOS in einem Chip ausgebildet sind. Fig. 1 shows a cross-sectional view through a semiconductor device, both the low-voltage BiCMOS and the high-voltage BiCMOS are formed in one chip in.

Als erstes wird ein p-leitendes Halbleitersubstrat 1 in zwei Bereiche unterteilt, nämlich in einen Niederspannungsbereich (LV) und einen Hochspannungsbereich (HV). Im LV-Bereich wird ein Niederspannungs-BiCMOS aufgebaut, während im HV-Bereich ein Hochspannungs-BiCMOS ausgebildet wird. Ein zehnter, elfter und zwölfter Bereich 50, 51 und 52 mit leicht dotierten Verunreinigungen von 1,5 bis 2,5 µm werden im LV-Bereich erzeugt. Der zehnte und der elfte Bereich 50 und 51 bilden jeweils N-leitende und P-leitende Mulden, in denen Niederspannungs-PMOS- und Niederspannungs-NMOS-Transistoren aufgebaut werden. Dabei ist der zwölfte Bereich 52 eine N-leitende Mulde, in der ein bipolarer Niederspannungs-NPN-Transistor gebildet wird.First, a p-type semiconductor substrate 1 is divided into two areas, namely a low voltage area (LV) and a high voltage area (HV). A low-voltage BiCMOS is built in the LV area, while a high-voltage BiCMOS is formed in the HV area. A tenth, eleventh and twelfth area 50 , 51 and 52 with lightly doped impurities from 1.5 to 2.5 µm are generated in the LV area. The tenth and eleventh regions 50 and 51 form N-type and P-type wells, respectively, in which low-voltage PMOS and low-voltage NMOS transistors are built. The twelfth region 52 is an N-type well, in which a bipolar low-voltage NPN transistor is formed.

Auf der Oberfläche des zehnten Bereiches 50 werden der Sourcebereich und der Drainbereich 86 eines PMOS-Transistors aufgebaut, und anschließend werden auf der Oberfläche dieses Source- und dieses Drainbereiches die Source-Elektrode 116 und die Drainelektrode 117 gebildet.The source region and the drain region 86 of a PMOS transistor are built on the surface of the tenth region 50 , and then the source electrode 116 and the drain electrode 117 are formed on the surface of these source and drain regions.

Auf der Oberfläche zwischen dem Sourcebereich und dem Drainbereich wird nach Einfügen einer zweiten Gateoxydschicht 63 eine zweite Polysiliciumschicht 65 ausgebildet, und auf dieser zweiten Polysiliciumschicht 65 wird eine Gate-Elektrode 115 aufgebracht. Weiter wird eine Kontaktelektrode 118 zum Anlegen einer eigenen Substratspannung an den zweiten Bereich 50 durch eine Feldoxydschicht 54 vom vorerwähnten PMOS-Transistor getrennt. After inserting a second gate oxide layer 63, a second polysilicon layer 65 is formed on the surface between the source region and the drain region, and a gate electrode 115 is applied to this second polysilicon layer 65 . Furthermore, a contact electrode 118 for applying its own substrate voltage to the second region 50 is separated from the aforementioned PMOS transistor by a field oxide layer 54 .

Auf dem elften Bereich 51 wird ein NMOS-Transistor aufgebaut, und weiter wird eine Kontaktelektrode 14 hergestellt, die vom NMOS-Transistor durch die Feldoxydschicht 54 getrennt ist. Der PMOS-Transistor ist ebenfalls vom NMOS-Transistor durch die Feldoxydschicht 54 getrennt.An NMOS transistor is built on the eleventh region 51 , and a contact electrode 14 is further produced, which is separated from the NMOS transistor by the field oxide layer 54 . The PMOS transistor is also separated from the NMOS transistor by the field oxide layer 54 .

Auf einem Abschnitt der Oberfläche des zwölften Bereiches 52 ist der Basisbereich 90 eines bipolaren NPN-Transistors aufgebracht, wobei in diesem Basisbereich ein Emitterbereich 88 gebildet ist. Auf dem anderen Abschnitt der Oberfläche des zwölften Bereiches 52 ist weiter ein Kollektorbereich 88 gebildet, der vom Basisbereich 90 durch die Feldoxydschicht 54 getrennt ist.The base region 90 of a bipolar NPN transistor is applied to a section of the surface of the twelfth region 52 , an emitter region 88 being formed in this base region. On the other section of the surface of the twelfth area 52 , a collector area 88 is further formed, which is separated from the base area 90 by the field oxide layer 54 .

Unter dem zehnten, elften und zwölften Bereich 50, 51 und 52 sind jeweils der stark dotierte vierte, fünfte und sechste Bereich des gleichen Leitungstyps eingerichtet.The heavily doped fourth, fifth and sixth areas of the same conductivity type are set up under the tenth, eleventh and twelfth areas 50 , 51 and 52 , respectively.

Der vierte und der fünfte Bereich 24 und 25 dienen dem Zweck, das Sperren (latch-up) der PMOS- und NMOS-Transistoren zu verhindern, während der sechste Bereich 52 als vergrabene Schicht für den bipolaren NPN-Transistor dient. Der fünfte Bereich 25 verbessert weiter die Integrationsdichte durch elektrisches Trennen des vierten Bereiches 24 und des sechsten Bereiches 26.The fourth and fifth regions 24 and 25 serve the purpose of preventing the latch-up of the PMOS and NMOS transistors, while the sixth region 52 serves as a buried layer for the bipolar NPN transistor. The fifth region 25 further improves the integration density by electrically separating the fourth region 24 and the sixth region 26 .

Was den HV-Bereich anbetrifft, sind dort ein siebter, achter und neunter Bereich 47, 48 und 49 mit einer Dicke von 1,5 bis 2,5 µm eingerichtet. Unter diesen Bereichen sind ein erster, zweiter und dritter Bereich 8, 9 und 10 des gleichen schwach dotierten ersten Leitungstpys in einer Dicke von 3,5 bis 5 µm aufgebracht. Der erste und der siebte Bereich 8 und 47, in welchem der PMOS-Transistor aufgebaut ist, bilden N-leitende Mulden und besitzen eine hohe Durchbruchsspannung, da sie schwach dotiert sind. Auf der Oberfläche des siebten Bereiches 47 werden der Sourcebereich und der Drainbereich des PMOS-Transistors 95 gebildet.As for the HV area, there are seventh, eighth and ninth areas 47 , 48 and 49 with a thickness of 1.5 to 2.5 µm. Under these areas, a first, second and third area 8 , 9 and 10 of the same lightly doped first line type are applied in a thickness of 3.5 to 5 μm. The first and seventh regions 8 and 47 , in which the PMOS transistor is constructed, form N-type wells and have a high breakdown voltage because they are weakly doped. The source region and the drain region of the PMOS transistor 95 are formed on the surface of the seventh region 47 .

Diese Source- und Drainbereiche 95 bestehen aus einem stark dotierten ersten P-leitenden Bereich 85 und einem diesen umgebenden, schwach dotierten ersten und P-leitenden Bereich 73 zur Verhinderung einer Zerstörung, wenn eine hohe Spannung angelegt wird. Über der Oberfläche zwischen den Source- und Drainbereichen 95 ist nach Einfügen einer ersten Gateoxydschicht 89 eine erste Polysiliciumschicht 61 aufgebracht. Die erste Gateoxydschicht 59 besitzt eine Dicke von 500 bis 1500 Å. Auf der Oberfläche des stark dotierten Bereiches 85 sind die Sourcelektrode 105 und die Drainelektrode 106 ausgebildet.These source and drain regions 95 consist of a heavily doped first P-type region 85 and a surrounding, weakly doped first and P-type region 73 to prevent destruction when a high voltage is applied. After the insertion of a first gate oxide layer 89, a first polysilicon layer 61 is applied over the surface between the source and drain regions 95 . The first gate oxide layer 59 has a thickness of 500 to 1500 Å. The source electrode 105 and the drain electrode 106 are formed on the surface of the heavily doped region 85 .

Weiter ist auf der ersten Polysiliciumschicht 61 eine Gateelektrode 104 aufgebracht. Eine Kontaktelektrode 107 zum Anlegen der Substratspannung an den zehnten Bereich ist vom PMOS-Transistor durch das Feldoxyd 54 getrennt. Der vorgenannte PMOS-Transistor ist gegen Zerstörung durch eine Hochspannung geschützt, die an die erste Gateelektrode angelegt wird, weil er nämlich zum ersten Bereich 8 hin abgereichert ist.Furthermore, a gate electrode 104 is applied to the first polysilicon layer 61 . A contact electrode 107 for applying the substrate voltage to the tenth region is separated from the PMOS transistor by the field oxide 54 . The aforementioned PMOS transistor is protected against destruction by a high voltage which is applied to the first gate electrode because it is depleted towards the first region 8 .

Weiter stellen der zweite Bereich 9 und der achte Bereich 48 diejenigen Bereiche dar, in denen der NMOS-Transistor aufgebaut wird, wobei dieser Transistor von den PMOS-Transistoren durch die Feldoxydschicht 54 getrennt ist.Furthermore, the second region 9 and the eighth region 48 represent those regions in which the NMOS transistor is built, this transistor being separated from the PMOS transistors by the field oxide layer 54 .

Der dritte Bereich 10 und der neunte Bereich 49 stellen diejenigen Bereiche dar, in denen ein bipolarer Hochspannungs-NPN-Transistor gebildet wird. Dieser Transistor besitzt die gleiche Struktur wie der bipolare Niederspannungs-NPN-Transistor, ausgenommen, daß der bipolare Hochspannungs-NPN-Transistor den dritten Bereich 10 anstelle der vergrabenen Schicht aufweist. Weiter wird über dem dritten Bereich 10 der Kollektorbereich 67 erzeugt. Der bipolare Hochspannungs-NPN-Transistor wird zum dritten Bereich 10 hin abgereichert, wenn Hochspannung angelegt wird.The third region 10 and the ninth region 49 represent those regions in which a bipolar high-voltage NPN transistor is formed. This transistor has the same structure as the low voltage bipolar NPN transistor, except that the high voltage bipolar NPN transistor has the third region 10 instead of the buried layer. Furthermore, the collector area 67 is generated over the third area 10 . The bipolar high voltage NPN transistor is depleted towards the third region 10 when high voltage is applied.

Die Fig. 2(A) bis 2(I) zeigen die Herstellungsschritte der in Fig. 1 dargestellten Halbleitervorrichtung. Gemäß Fig. 2(A) sind auf einem p-leitenden Halbleitersubstrat 1 mit Orientierung <100< und einem spezifischen Widerstand von 2∼20Ω · cm eine erste Anschlußoxydschicht 3 von 4000 Å Dicke und eine erste Fotolackschicht 5 aufgebracht.The Fig. 2 (A) to 2 (I) show the fabrication steps of the semiconductor device shown in FIG. 1. Referring to FIG. 2 (A) p-type semiconductor substrate 1 are on an orientation of <100 <and a resistivity of 2~20Ω · cm, a first Anschlußoxydschicht 3 of 4000 Å thickness and a first photoresist layer 5 is applied.

Als nächstes wird der HV-Bereich des Halbleitersubstrates 1 dem konventionellen fotolithografischen Prozeß ausgesetzt, und es werden die ersten ionenimplantierten Bereiche 6 und 7 durch Ionenimplantation von N-leitenden Verunreinigungen in einer Dosis von 1×1013∼1×1014/cm2 bei etwa 180 Kev erzeugt.Next, the HV region of the semiconductor substrate 1 is exposed to the conventional photolithographic process, and the first ion-implanted regions 6 and 7 are ion-implanted with N-type impurities in a dose of 1 × 10 13 ∼1 × 10 14 / cm 2 generated about 180 Kev.

Gemäß Fig. 2(B) werden nach Entfernen der ersten Anschlußoxydschicht 3 und der ersten Fotolackschicht 5 der erste und der dritte N-leitende Bereich 8 und 10 von 3,5 bis 5 µm, auf denen der bipolare PMOS-Transistor und der bipolare NPN-Transistor aufgebaut werden, durch Aktivieren der Verunreinigungen in den ionenimplantierten Bereichen 6 und 7 aufgebracht. Das Substrat zwischen dem ersten und dem dritten Bereich 8 und 10 wird zu einem neunten Bereich 9, in welchem ein NMOS-Transistor hergestellt wird. According to Fig. 2 (B) of the first Anschlußoxydschicht 3 and the first photoresist layer 5, the first and the third N-type region 8 and 10 microns from 3,5 to 5 after removal, where the bipolar PMOS transistor and the NPN bipolar -Transistor are built up by activating the impurities in the ion-implanted regions 6 and 7 . The substrate between the first and third regions 8 and 10 becomes a ninth region 9 , in which an NMOS transistor is manufactured.

Im nächsten Schritt werden nach einer zweiten Anschlußoxydschicht 11 von 200 bis 500 Å Dicke nacheinander eine erste Nitridschicht 13 von 1000 bis 1500 A Dicke sowie eine zweite Fotolackschicht 15 auf der gesamten Oberfläche des Halbleitersubstrates 1 aufgebracht, wobei ein vorbestimmter Abschnitt der zweiten Anschlußoxydschicht 11 auf dem LV-Bereich dem konventionellen fotolithografischen Prozeß unterzogen wird. Anschließend wird eine N-leitende Verunreinigung, wie etwa Arsen, in einer Dosis von 1×1015∼1×1016/cm2 bei etwa 100 Kev zur Bildung der zweiten ionenimplantierten Bereiche 16 und 17 implantiert.In the next step, after a second connection oxide layer 11 of 200 to 500 Å thickness, a first nitride layer 13 of 1000 to 1500 A thickness and a second photoresist layer 15 are applied in succession to the entire surface of the semiconductor substrate 1 , a predetermined section of the second connection oxide layer 11 on the LV area is subjected to the conventional photolithographic process. An N-type impurity such as arsenic is then implanted at a dose of 1 × 10 15 ∼1 × 10 16 / cm 2 at about 100 Kev to form the second ion-implanted regions 16 and 17 .

Gemäß Fig. 2(C) wird nach dem Entfernen der zweiten Fotolackschicht 15 eine dicke dritte Anschlußoxydschicht 19 durch thermische Oxydation des exponierten Abschnittes der zweiten Abschlußoxydschicht 11 hergestellt, und zwar unter Verwendung der ersten Nitridschicht 13 als Maske.According to Fig. 2 (C) of the second photoresist layer is a thick third Anschlußoxydschicht 15 19 prepared by thermal oxidation of the exposed portion of the second Abschlußoxydschicht 11 after the removal, by using the first nitride film 13 as a mask.

Anschließend wird eine dritte Fotolackschicht 21 auf dem HV-Bereich nach Entfernen der ersten Nitridschicht 13 aufgebracht, und auf der gesamten Oberfläche der Struktur wird ein dritter ionenimplantierter Bereich 23 durch Implantation von P-leitenden Verunreinigungen, wie etwa Bor, mit einer Dosis von 1×1013∼1×1014/cm2 bei etwa 80 Kev erzeugt.A third photoresist layer 21 is then applied to the HV region after removal of the first nitride layer 13 , and a third ion-implanted region 23 is applied to the entire surface of the structure by implantation of P-type impurities such as boron at a dose of 1 × 10 13 ∼1 × 10 14 / cm 2 generated at about 80 Kev.

Gemäß Fig. 2(D) werden nach Beseitigen der dritten Fotolackschicht 21 hochdotierte N-leitende vierte und sechste Bereiche 24 und 26 sowie ein P-leitender fünfter Bereich 25 erzeugt, und zwar durch Aktivieren der Verunreinigungen in den ionenimplantierten Bereichen 16, 17 und 23. According to Fig. 2 (D) of the third photoresist layer 21 highly doped N-type fourth and sixth areas 24 and 26 and a P-type fifth region 25 are after removing generated by activating the impurities in the ion-implanted regions 16, 17 and 23 .

Als nächstes wird nach Entfernen der zweiten und der dritten Anschlußoxydschichten 11 und 19 auf der gesamten Oberfläche eine Epitaxieschicht 27 von 1,5 bis 2,5 µm Dicke gebildet. Nach Herstellen einer vierten Anschlußoxydschicht 29, einer zweiten Nitridschicht 31 und einer vierten Fotolackschicht 33 auf der Epitaxieschicht 27 wird die vierte Anschlußoxydschicht 27 auf dem ersten und auf dem zweiten Bereich 8 und 10 dem konventionellen fotolithografischen Prozeß ausgesetzt.Next, after removing the second and third lead oxide layers 11 and 19, an epitaxial layer 27 of 1.5 to 2.5 µm thick is formed on the entire surface. After producing a fourth connection oxide layer 29 , a second nitride layer 31 and a fourth photoresist layer 33 on the epitaxial layer 27 , the fourth connection oxide layer 27 on the first and on the second regions 8 and 10 is exposed to the conventional photolithographic process.

Sodann werden auf der gesamten Oberfläche der Struktur vierte ionenimplantierte Bereiche 35 und 36 durch Implantation von Phosphor mit einer Dosis von 5×1011∼5×1012/cm2 bei 180 Kev erzeugt.Fourth ion-implanted regions 35 and 36 are then created on the entire surface of the structure by implantation of phosphorus at a dose of 5 × 10 11 -5 × 10 12 / cm 2 at 180 Kev.

Gemäß Fig. 2(E) wird nach Entfernen der vierten Fotolackschicht 33 erneut eine fünfte Fotolackschicht 37 aufgebracht. Im nächsten Schritt werden nach der Belichtung der vierten Anschlußoxydschicht 29 auf dem vierten Bereich 24 und dem sechsten Bereich 26 durch den konventionellen fotolithografischen Prozeß fünfte ionenimplantierte Bereiche 39 und 40 gebildet, und zwar durch Implantation von Phosphor mit einer Dosis von 1×1012∼1×1013/cm2 bei 180 Kev.According to Fig. 2 (E) of the fourth resist layer 33, a fifth photoresist layer 37 is reapplied after removal. In the next step, after the fourth connection oxide layer 29 has been exposed on the fourth region 24 and the sixth region 26, fifth ion-implanted regions 39 and 40 are formed by the conventional photolithographic process, specifically by implanting phosphorus with a dose of 1 × 10 12 -1 × 10 13 / cm 2 at 180 Kev.

Gemäß Fig. 2(F) wird nach Entfernen der fünften Fotolackschicht 37 eine dicke fünfte Anschlußoxydschicht 41 durch thermische Oxydation des belichteten Abschnittes der vierten Anschlußoxydschicht 29 gebildet.According to Fig. 2 (F) of the fifth photoresist layer is a thick fifth Anschlußoxydschicht 37 are formed 41 by thermal oxidation of the exposed portion of the fourth Anschlußoxydschicht 29 after removal.

Nach Beseitigen der zweiten Nitridschicht 31 werden auf dem zweiten Bereich 9 und dem fünften Bereich 25 durch Implantation von Bor mit einer Dosis von 5×1011∼5×1012/cm2 bei 60 Kev ein sechster und ein siebter Bereich 43 und 44 erzeugt. Anschließend wird nach Herstellen einer sechsten Fotolackschicht 45 auf dem sechsten ionenimplantierten Bereich 43 in konventioneller Weise die Konzentration der Störatome im siebten ionenimplantierten Bereich 44 durch zusätzliches Implantieren von Verunreinigungen, wie etwa Bor, mit einer Dosis von 5×1011∼5×1012/cm2 bei 60 Kev erhöht.After removal of the second nitride layer 31 , a sixth and a seventh region 43 and 44 are produced on the second region 9 and the fifth region 25 by implantation of boron with a dose of 5 × 10 11 ∼5 × 10 12 / cm 2 at 60 Kev . Then, after producing a sixth photoresist layer 45 on the sixth ion-implanted region 43, the concentration of the interfering atoms in the seventh ion-implanted region 44 is conventionally increased by additionally implanting impurities such as boron with a dose of 5 × 10 11 ∼5 × 10 12 / cm 2 increased at 60 Kev.

Gemäß Fig. 2(G) werden nach Entfernen der sechsten Fotolackschicht 45 der siebte bis zwölfte Bereich 47, 48, 49, 50, 51 und 52 durch Aktivieren der Verunreinigungen im vierten bis siebten ionenimplantierten Bereich 35, 36, 39, 40, 43 und 44 gebildet.According to Fig. 2 (G) after removal of the sixth resist layer 45 of the seventh to twelfth region 47, 48, 49, 50, 51 and 52 by activating the impurities in the fourth to seventh ion-implanted region 35, 36, 39, 40, 43 and 44 formed.

Als nächstes werden nach der Aufbringung der Feldoxydschicht 54 durch die konventionelle LOCLD-Methode (örtliche Oxydation von Silicium) der achte und der neunte ionenimplantierte Bereich 55 und 56 zur Herstellung der Kollektorbereiche für den bipolaren Niederspannungs- und Hochspannungs-NPN-Transistor erzeugt, und zwar durch die herkömmliche Implantation von Phosphor in einer Dosis von 1×105∼1×1016/cm2 bei 140 Kev.Next, after the field oxide layer 54 is deposited by the conventional LOCLD (local oxidation of silicon) method, the eighth and ninth ion-implanted regions 55 and 56 are fabricated to fabricate the collector regions for the low-voltage and high-voltage NPN bipolar transistor by the conventional implantation of phosphorus in a dose of 1 × 10 5 ∼1 × 10 16 / cm 2 at 140 Kev.

Im nächsten Schritt werden auf den vorbestimmten Abschnitten der zehnte und der elfte ionenimplantierte Bereich 57 und 58 auf dem zehnten und elften Bereich 47 und 48 mit der gleichen Methode erzeugt, wie oben beschrieben. Der zehnte und der elfte Bereich 57 und 58 werden jeweils mit Hilfe einer zweistufigen Ionenimplantation von Bor und Phosphor mit einer Dosis von 1×1012∼1×1013/cm2 bei 60 Kev hergestellt.In the next step, on the predetermined portions, the tenth and eleventh ion-implanted regions 57 and 58 are created on the tenth and eleventh regions 47 and 48 using the same method as described above. The tenth and eleventh regions 57 and 58 are each produced using a two-stage ion implantation of boron and phosphorus with a dose of 1 × 10 12 ∼1 × 10 13 / cm 2 at 60 Kev.

Gemäß Fig. 2(H) werden durch das konventionelle Verfahren eine erste Gateoxydschicht 59 und eine erste Polysiliciumschicht 61 von 500 bis 1500 Å Dicke auf der Oberfläche zwischen dem zehnten und dem elften ionenimplantierten Bereich 57 und 58 gebildet. Anschließend werden auf den vorbestimmten Abschnitten des zehnten und des elften Bereiches 50 und 51 die zweite Gateoxydschicht 63 und die zweite Polysiliciumschicht 65 von 200 bis 500 Å aufgebracht.According to Fig. 2 (H) a first gate oxide layer 59 and a first polysilicon layer 61 are formed of 500 to 1500 Å thickness on the surface between the tenth and the eleventh ion-implanted region 57 and 58 by the conventional method. Then, the second gate oxide layer 63 and the second polysilicon layer 65 of 200 to 500 Å are deposited on the predetermined portions of the tenth and eleventh regions 50 and 51 .

Im nächsten Schritt werden der elfte und der dreizehnte ionenimplantierte Bereich 75 und 76 auf den vorbestimmten Abschnitten des achten und des elften Bereiches 48 und 51 durch Implantation von Phosphor mit einer Dosis von 1×1015∼5×1015/cm2 bei 60 Kev hergestellt. Anschließend werden auf den vorbestimmten Abschnitten des siebten und des zehnten Bereiches 47 und 50 durch Implantation von Bor mit einer Dosis von 1×1015∼5×1015/cm2 bei 60 Kev der vierzehnte und der fünfzehnte ionenimplantierte Bereich 77 und 78 gebildet.In the next step, the eleventh and thirteenth ion-implanted regions 75 and 76 are placed on the predetermined portions of the eighth and eleventh regions 48 and 51 by implanting phosphorus at a dose of 1 x 10 15 ∼5 x 10 15 / cm 2 at 60 Kev produced. Then, the fourteenth and fifteenth ion-implanted regions 77 and 78 are formed on the predetermined portions of the seventh and tenth regions 47 and 50 by implanting boron at a dose of 1 × 10 15 155 × 10 15 / cm 2 at 60 Kev.

Dann werden der sechzehnte und der siebzehnte ionenimplantierte Bereich 79 und 80 zur Bildung der Emitterbereiche für die bipolaren Niederspannungs- und Hochspannungs-NPN-Transistoren auf dem neunten und zwölften Bereich 49 und 52 hergestellt.Then, the sixteenth and seventeenth ion-implanted regions 79 and 80 for forming the emitter regions for the low-voltage and high-voltage NPN bipolar transistors are fabricated on the ninth and twelfth regions 49 and 52 .

Im nächsten Schritt werden auf den vorbestimmten Abschnitten des neunten und des zwölften Bereiches 49 und 52 der achtzehnte und der neunzehnte ionenimplantierte Bereich 81 und 82 zur Bildung der Basisbereiche der bipolaren Niederspannungs- und Hochspannungs-NPN-Transistoren hergestellt, wobei die implantierten Bereiche in den vorbestimmten Abschnitten vom sechzehnten und siebzehnten ionenimplantierten Bereich 79 und 80 überlappt werden. In the next step, on the predetermined portions of the ninth and twelfth regions 49 and 52, the eighteenth and nineteenth ion-implanted regions 81 and 82 are formed to form the base regions of the low-voltage and high-voltage NPN bipolar transistors, with the implanted regions in the predetermined ones Sections from the sixteenth and seventeenth ion-implanted regions 79 and 80 can be overlapped.

Gemäß Fig. 2(I) werden die Verunreinigungen des achten bis neunzehnten ionenimplantierten Bereiches 56, 57, 58, 59, 75, 76, 77, 78, 79, 80, 81 und 82 aktiviert. Der achte und der neunte Bereich 56 und 57 werden also zu Kollektorbereichen der bipolaren Niederspannungs- und Hochspannungs-NPN-Transistoren, während der zehnte und der elfte Bereich 58 und 59 zu schwach dotierten ersten und zweiten Bereichen 71 und 73 für die Bildung der Source- und Drainbereiche der Hochspannungs-PMOS- und NMOS-Transistoren werden.According to Fig. 2 (I), the impurities of the eighth through nineteenth ion-implanted region 56, 57, 58, 59, 75, 76, 77, 78, 79, 80, 81 and 82 activated. The eighth and ninth regions 56 and 57 thus become collector regions of the bipolar low-voltage and high-voltage NPN transistors, while the tenth and eleventh regions 58 and 59 become weakly doped first and second regions 71 and 73 for the formation of the source and drain regions of the high voltage PMOS and NMOS transistors.

Ebenso werden aus dem zwölften und dem vierzehnten ionenimplantierten Bereich 75 und 77 die stark dotierten ersten und zweiten Bereiche 83 und 85 zur Bildung der Source- und Drainbereiche der Hochspannungs-PMOS- und -NMOS-Transistoren, zusammen mit den schwach dotierten Bereichen 71 und 73. Ferner wird der dreizehnte und der fünfzehnte ionenimplantierte Bereich 76 und 78 zum Source- und Drainbereich der Niederspannungs-PMOS- und -NMOS-Transistoren, während der sechzehnte bis neunzehnte ionenimplantierte Bereich 79, 80, 81 und 82 zum Emitter- und zum Basisbereich der bipolaren Niederspannungs- und Hochspannungs-NPN-Transistoren werden.Likewise, the twelfth and fourteenth ion-implanted regions 75 and 77 become the heavily doped first and second regions 83 and 85 to form the source and drain regions of the high voltage PMOS and NMOS transistors, together with the lightly doped regions 71 and 73 . Further, the thirteenth and fifteenth ion-implanted regions 76 and 78 become the source and drain regions of the low voltage PMOS and NMOS transistors, while the sixteenth to nineteenth ion-implanted regions 79 , 80 , 81 and 82 become the emitter and base regions of the bipolar Low voltage and high voltage NPN transistors.

Nach Aufbringen einer Oxydschicht 41 auf der gesamten Oberfläche im Wege der konventionellen CVD-Methode werden Fenster zur Ausbildung von Elektroden erzeugt. Schließlich werden nach Aufbringen einer Metallschicht auf der gesamten Oberfläche der Struktur durch den konventionellen fotolithografischen Prozeß Elektroden 100 bis 121 hergestellt.After an oxide layer 41 has been applied to the entire surface by the conventional CVD method, windows for forming electrodes are produced. Finally, electrodes 100 to 121 are produced after the application of a metal layer to the entire surface of the structure by the conventional photolithographic process.

Wie bisher beschrieben, führt die Anwendung der vorliegenden Erfindung aufgrund der Bildung der Hochspannungs- und der Niederspannungs-BiCMOS-Transistoren im gleichen Halbleitersubstrat nicht nur zu Hochleistungsspeichern und Logikschaltungen, sondern auch zu unterschiedlichen Funktionen und Treiberspannungen, und zwar aufgrund der Erhöhung der Ausgangsleistung und der Rauschbreite.As previously described, the application of the present invention due to the formation of the High voltage and low voltage BiCMOS transistors  not only in the same semiconductor substrate High performance memory and logic circuits, but also to different functions and driver voltages, and because of the increase in output power and Noise width.

Mit Hilfe der vorliegenden Erfindung kann also die Miniaturisierung der elektronischen Produkte durch Bilden der Hochspannungs- und Niederspannungs-BiCMOS-Transistoren in einem einzigen Chip sowie eine hohe Arbeitsgeschwindigkeit erreicht werden, da die Signalverarbeitungsgeschwindigkeit größer wird.With the help of the present invention, the Miniaturization of electronic products through education the high-voltage and low-voltage BiCMOS transistors in a single chip as well as a high one Working speed can be achieved as the Signal processing speed becomes greater.

Claims (5)

1. Halbleitervorrichtung, dadurch gekennzeichnet, daß sie folgende Merkmale aufweist:
  • - ein Hochspannungs-BiCMOS-Element, bestehend aus einem siebten und einem neunten, auf einer Seite eines Halbleitersubstrates gebildeten Bereich eines schwach dotierten zweiten Leitungstyps;
  • - einen achten Bereich eines schwach dotierten ersten Leitungstyps, der zwischen dem siebten und dem neunten Bereich gebildet ist;
  • - einen ersten, zweiten und dritten Bereich des gleichen schwach dotierten Leitungstyps in Kontakt mit dem jeweiligen Boden des siebten, achten und neunten Bereiches;
  • - einen Source/Drain-Bereich mit einem stark dotierten Bereich und einem schwach dotierten Bereich, der den stark dotierten Bereich umgibt, wobei der stark dotierte Bereich auf einem vorbestimmten Abschnitt des siebten und des achten Bereiches gebildet sind und der Leitungstyp demjenigen des siebten und des achten Bereiches entgegengesetzt ist;
  • - eine erste Polysiliciumschicht, die nach dem Einfügen einer ersten Gateoxydschicht zwischen dem Source- und dem Drainbereich gebildet ist;
  • - Source/Drain-Elektroden sowie eine Gateelektrode, die elektrisch mit den Source/Drain-Bereichen und mit der ersten Polysiliciumschicht in Kontakt stehen;
  • - Kontaktelektroden zum Anlegen einer Substratvorspannung an den siebten und an den achten Bereich;
  • - einen Basisbereich eines schwach dotierten ersten Leitungstyps, der auf einer vorbestimmten Oberfläche des neunten Bereiches gebildet ist;
  • - einen Emitterbereich eines stark dotierten zweiten Leitungstyps, der auf dem Basisbereich gebildet ist;
  • - einen Kollektorbereich eines stark dotierten zweiten Leitungstyps, der über dem dritten Bereich gebildet und vom Basisbereich durch ein Feldoxyd getrennt ist;
  • - eine Emitterelektrode, eine Kollektorelektrode und eine Basiselektrode, die mit dem Emitterbereich, dem Kollektorbereich und dem Basisbereich in Kontakt stehen;
  • - ein Niederspannungs-BiCMOS-Element, bestehend aus einem zehnten und einem elften Bereich eines schwach dotierten zweiten Leitungstyps, wobei diese Bereiche auf der anderen Seite des Halbleitersubstrates des ersten Leitungstyps gebildet sind;
  • - einen elften Bereich eines schwach dotierten ersten Leitungstyps, der zwischen dem zehnten und dem elften Bereich gebildet ist;
  • - einen vierten, fünften und sechsten Bereich eines stark dotierten gleichen, ersten Leitungstyps, der jeweils mit dem Boden des zehnten, elften und zwölften Bereiches in Kontakt steht;
  • - Source- und Drainbereiche, die auf vorbestimmten Abschnitten des zehnten und des elften Bereiches gebildet sind;
  • - eine zweite Polysiliciumschicht, die nach dem Einfügen einer zweiten Gateoxydschicht auf der Oberfläche zwischen dem Source- und dem Drainbereich gebildet ist;
  • - eine Sourceelektrode, eine Drainelektrode und eine Gateelektrode, die elektrisch mit dem Source- und dem Drainbereich sowie mit der zweiten Polysiliciumschicht in Kontakt stehen;
  • - Kontaktelektroden zum Anlegen einer Substratvorspannung an den zehnten und an den elften Bereich;
  • - ein Basisbereich eines schwach dotierten ersten Leitungstyps, der auf einer vorbestimmten Oberfläche des zwölften Bereichs gebildet ist;
  • - einen Emitterbereich eines stark dotierten zweiten Leitungstyps, der auf dem genannten Basisbereich gebildet ist;
  • - einen Kollektorbereich eines stark dotierten zweiten Leitungstyps, der in Kontakt mit dem sechsten Bereich gebildet und vom Basisbereich durch das Feldoxyd getrennt ist; und
  • - eine Emitterelektode, eine Kollektorelektrode und eine Basiselektrode, die mit dem genannten Emitter, Kollektor und Basis elektrisch in Kontakt stehen.
1. Semiconductor device, characterized in that it has the following features:
  • a high-voltage BiCMOS element consisting of a seventh and a ninth region of a weakly doped second conductivity type formed on one side of a semiconductor substrate;
  • an eighth region of a weakly doped first conductivity type, which is formed between the seventh and the ninth region;
  • a first, second and third region of the same lightly doped conductivity type in contact with the respective bottom of the seventh, eighth and ninth regions;
  • a source / drain region having a heavily doped region and a lightly doped region surrounding the heavily doped region, the heavily doped region being formed on a predetermined portion of the seventh and eighth regions and the conduction type being that of the seventh and the eighth area is opposite;
  • a first polysilicon layer which is formed after the insertion of a first gate oxide layer between the source and the drain region;
  • Source / drain electrodes and a gate electrode which are in electrical contact with the source / drain regions and with the first polysilicon layer;
  • Contact electrodes for applying a substrate bias to the seventh and eighth regions;
  • a base region of a lightly doped first conductivity type, which is formed on a predetermined surface of the ninth region;
  • an emitter region of a heavily doped second conductivity type, which is formed on the base region;
  • a collector region of a heavily doped second conductivity type, which is formed over the third region and is separated from the base region by a field oxide;
  • an emitter electrode, a collector electrode and a base electrode which are in contact with the emitter region, the collector region and the base region;
  • a low-voltage BiCMOS element consisting of a tenth and an eleventh region of a weakly doped second conductivity type, these regions being formed on the other side of the semiconductor substrate of the first conductivity type;
  • an eleventh region of a lightly doped first conductivity type, which is formed between the tenth and eleventh regions;
  • a fourth, fifth and sixth region of a heavily doped same, first conductivity type, which is in contact with the bottom of the tenth, eleventh and twelfth regions;
  • Source and drain regions formed on predetermined portions of the tenth and eleventh regions;
  • a second polysilicon layer which is formed on the surface between the source and the drain region after the insertion of a second gate oxide layer;
  • a source electrode, a drain electrode and a gate electrode which are in electrical contact with the source and drain regions and with the second polysilicon layer;
  • Contact electrodes for applying a substrate bias to the tenth and eleventh regions;
  • a base region of a lightly doped first conductivity type, which is formed on a predetermined surface of the twelfth region;
  • an emitter region of a heavily doped second conductivity type, which is formed on said base region;
  • a collector region of a heavily doped second conductivity type, which is formed in contact with the sixth region and is separated from the base region by the field oxide; and
  • - An emitter electrode, a collector electrode and a base electrode, which are in electrical contact with said emitter, collector and base.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Gateoxydschicht mit einer Dicke von 500 bis 1500 Å gebildet ist.2. The semiconductor device according to claim 1, characterized in that the first Gate oxide layer with a thickness of 500 to 1500 Å is formed. 3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste, der zweite und der dritte Bereich in einer Dicke ausgeführt sind, die größer als die des vierten, fünften und sechsten Bereiches ist.3. The semiconductor device according to claim 1, characterized in that the first, the second and third areas in thickness larger than the fourth, fifth and sixth area. 4. Verfahren zur Herstellung einer Halbleitervorrichtung, dadurch gekennzeichnet, daß es folgende Schritte aufweist:
  • - Ausbilden von ionenimplantierten Bereichen zur Schaffung eines ersten und eines dritten Bereiches eines schwach dotierten zweiten Leitungstyps auf einem vorbestimmten Abschnitt einer Seite des Halbleitersubstrats des ersten Leitungstyps;
  • - Ausbilden von ionenimplantierten Bereichen zur Schaffung eines fünften Bereiches eines stark dotierten ersten Leitungstyps zwischen dem vierten und dem sechsten Bereich eines stark dotierten zweiten Leitungstyps auf einem vorbestimmten Abschnitt der anderen Seite des Halbleitersubstrates des ersten Leitungstyps;
  • - Ausbilden eines ersten bis sechsten Bereiches durch Aktivieren von Verunreinigungen in den genannten ionenimplantierten Bereichen;
  • - Ausbilden einer Epitaxieschicht auf der gesamten Oberfläche der Struktur;
  • - Ausbilden von ionenimplantierten Bereichen eines schwach dotierten zweiten Leitungstyps auf der Epitaxieschicht über dem ersten und dem dritten Bereich;
  • - Ausbilden von ionenimplantierten Bereichen eines schwach dotierten zweiten Leitungstyps auf der Epitaxischicht über dem vierten und dem sechsten Bereich;
  • - Ausbilden von ionenimplantierten Bereichen eines schwach dotierten ersten Leitungstyps auf dem Epitaxiebereich des dritten und des fünften Bereiches;
  • - Ausbilden eines siebten bis zwölften Bereiches auf dem jeweils ersten bis sechsten Bereich durch Aktivieren von Verunreinigungen in den ionenimplantierten Bereichen;
  • - Injizieren von Verunreinigungen eines stark dotierten zweiten Leitungstyps in einen vorbestimmten Abschnitt des neunten und zwölften Bereiches zur Bildung eines Kollektorbereiches eines bipolaren Transistors;
  • - Injizieren von Verunreinigungen des schwach dotierten ersten Leitungstyps und des schwach dotierten zweiten Leitungstyps in die vorbestimmten Abschnitte des siebten und des achten Bereiches zur Bildung eines schwach dotierten Sourcebereiches und eines Drainbereiches eines Hochspannungs-MOS-Transistors;
  • - Ausbilden einer ersten dicken Oxydschicht auf dem siebten und dem achten Bereich, mit anschließender Ausbildung einer ersten Polysiliciumschicht über der ersten dicken Oxydschicht;
  • - Ausbilden einer zweiten Oxydschicht auf dem zehnten und dem elften Bereich mit anschließender Ausbildung einer zweiten Polysiliciumschicht über der zweiten Oxydschicht;
  • - Ausbilden von ionenimplantierten Bereichen für Source- und Drainbereiche jeweils eines ersten und eines zweiten Leitungstyps für MOS-Transistoren hoher und niedriger Spannung sowie für die Emitter- und Basisbereiche von bipolaren Transistoren mit hoher und niedriger Spannung;
  • - Aktivieren der Verunreinigungen in den ionenimplantierten Bereichen und Bilden von Elektroden.
4. A method for producing a semiconductor device, characterized in that it has the following steps:
  • Forming ion-implanted regions to create first and third regions of a lightly doped second conductivity type on a predetermined portion of one side of the semiconductor substrate of the first conductivity type;
  • Forming ion-implanted regions to create a fifth region of a heavily doped first conductivity type between the fourth and sixth regions of a heavily doped second conductivity type on a predetermined section of the other side of the semiconductor substrate of the first conductivity type;
  • - Forming a first to sixth area by activating contaminants in said ion-implanted areas;
  • Forming an epitaxial layer on the entire surface of the structure;
  • - Forming ion-implanted regions of a weakly doped second conductivity type on the epitaxial layer over the first and third regions;
  • - Forming ion-implanted regions of a weakly doped second conductivity type on the epitaxial layer over the fourth and the sixth region;
  • - Forming ion-implanted regions of a weakly doped first conductivity type on the epitaxial region of the third and fifth regions;
  • - Forming a seventh to twelfth area on the first to sixth area by activating impurities in the ion-implanted areas;
  • - Injecting impurities of a heavily doped second conductivity type into a predetermined section of the ninth and twelfth regions to form a collector region of a bipolar transistor;
  • Injecting impurities of the lightly doped first conductivity type and the lightly doped second conductivity type into the predetermined sections of the seventh and eighth regions to form a lightly doped source region and a drain region of a high-voltage MOS transistor;
  • Forming a first thick oxide layer on the seventh and eighth regions, followed by forming a first polysilicon layer over the first thick oxide layer;
  • - Forming a second oxide layer on the tenth and eleventh regions with subsequent formation of a second polysilicon layer over the second oxide layer;
  • - Formation of ion-implanted regions for source and drain regions of a first and a second conductivity type for MOS transistors of high and low voltage and for the emitter and base regions of bipolar transistors with high and low voltage;
  • - Activate the impurities in the ion-implanted areas and form electrodes.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der erste Prozeß folgende Schritte aufweist:
  • - Ausbilden einer dicken Anschlußoxydschicht und einer Fotolackschicht auf dem Halbleitersubstrat des ersten Leitungstyps;
  • - Belichten eines vorbestimmten Abschnittes des Halbleitersubstrates;
  • - Ionenimplantierung einer Verunreinigung eines zweiten Leitungstyps; und
  • - Entfernen der dicken Anschlußoxydschicht und der Fotolackschicht.
5. The method according to claim 4, characterized in that the first process comprises the following steps:
  • - Forming a thick connection oxide layer and a photoresist layer on the semiconductor substrate of the first conductivity type;
  • Exposing a predetermined portion of the semiconductor substrate;
  • - ion implantation of a second conductivity type impurity; and
  • - Removal of the thick connection oxide layer and the photoresist layer.
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