DE4112084A1

DE4112084A1 - Reverse blocking thyristor for control of electronic flash - easily blocks and unblocks flash in reaction to gate-switching of cascode-connected N=channel MOSFET

Info

Publication number: DE4112084A1
Application number: DE4112084A
Authority: DE
Inventors: Akio Uenishi; Hiroshi Yamaguchi; Yasuaki Fukumochi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-12
Filing date: 1991-04-12
Publication date: 1991-10-17
Anticipated expiration: 2011-04-13
Also published as: DE4112084C2

Abstract

The equiv. circuit of the device is a cascode arrangement of a thyristor section formed by part of a multicollector p-n-p transistor (802) and an n-p-n transistor (803), with an n-channel MOSFET (801) turned on and off by the voltage applied to its single gate (G). The base of the p-n-p transistor (802) is a lightly-doped drift layer into which holes are injected from the p+ emitter through a resistance (804) supplying base current to the n-p-n transistor (803). ADVANTAGE - Highly reliable and efficient flash is obtd. with compact control which is economical in mfr.

Description

Die Erfindung bezieht sich auf eine Halbleitervorrichtung für Hochspannungs- und Hochgeschwindigkeitsschalt-Anwendun gen wie beispielsweise bei einem Inverter, und bezieht sich auf ein Verfahren zur Herstellung einer derartigen Halblei tervorrichtung, sowie auf eine Blitzlichtsteuervorrichtung, welche die Halbleitervorrichtung verwendet.The invention relates to a semiconductor device for high voltage and high speed switching applications conditions such as an inverter, and refers to a method for producing such a semi-lead device, as well as a flash control device, which the semiconductor device uses.

Bisher wurden Inverter mit Kapazitäten bis zu einigen hun derten KVA unter Verwendung eines Bipolartransistors herge stellt, jedoch erscheinen zur Realisierung von sehr kleinen Vorrichtungen mit hochwertigen Eigenschaften Leistungsvor richtungen wünschenswert, welche eine hohe Schaltgeschwin digkeit und somit eine hohe Frequenz aufweisen. Für derar tige Verwendungen wurde ein Bipolartransistor mit isoliertem Gate (IGBT) vorgeschlagen, wobei auf leichte Art und Weise Hochspannungs- und Hochgeschwindigkeits-Schaltsteuerungen bis zu etwa einigen zehn KHz realisiert wurden, da der IGBT geringe Gatetreiber-Verlusteigenschaften aufweist.So far, inverters with capacities up to a few hun derten KVA using a bipolar transistor poses, however, appear to realize very small Devices with high quality properties directions desirable, which a high switching speed and thus have a high frequency. For derar A bipolar transistor with insulated Gate (IGBT) is proposed, being easy High voltage and high speed switching controls up to about a few tens of kHz have been realized since the IGBT has low gate driver loss characteristics.

Fig. 1 zeigt in einer schematischen Schnittansicht einen IGBT, und Fig. 2 zeigt in einem Schaltungsdiagramm die ent sprechende Äquivalenzschaltung. Gemäß Fig. 1 ist eine Halb leiterschicht vom n⁺-Typ 102 auf einem Halbleitersubstrat vom p⁺-Typ 101, und auf der Schicht ist eine Driftschicht 103 vom n⁻-Typ gebildet. Auf der Oberfläche der Driftschicht vom n^--Typ 103 sind durch selektive Diffusion Wannenbereiche vom p-Typ 104 gebildet, und es ist auf der Oberfläche von jedem Wannenbereich vom p-Typ durch selektive Diffusion ein Emitterbereich vom n⁺-Typ 105 gebildet. Oberflächenab schnitte für den Wannenbereich vom p-Typ 104 zwischen der Driftschicht vom n^--Typ 103 und den Emitterbereichen vom n⁺- Typ 105 sind als Kanalbereiche 106 definiert. Die Kanallänge ist auf etwa einige µm festgelegt. Auf den Kanalbereichen 106 ist über einen Gateoxidfilm 107 eine Gateelektrode 108 gebildet, und es ist auf den Wannenbereichen vom p-Typ 104 und den Emitterbereichen vom n⁺-Typ 105 eine Emitterelek trode 109 gebildet. Zwischen den Elektroden 108 und 109 ist zur Isolation ein Isolierfilm 110 angeordnet. Auf der Rück seite des Halbleitersubstrat vom p-Typ 101 ist eine Kollek torelektrode 111 gebildet. Fig. 1 shows a schematic sectional view of an IGBT, and Fig. 2 shows in a circuit diagram the corresponding equivalent circuit. According to Fig. 1 is the conductor layer of n⁺-type 102 on a semiconductor substrate from the p⁺-type 101 a half, and on the layer, a drift layer 103 is formed from the n⁻-type. P-type well regions 104 are formed on the surface of the n ^- type drift layer 103 by selective diffusion, and an n⁺-type 105 emitter region is formed on the surface of each p-type well region by selective diffusion. Surface sections for the p-type well region 104 between the n ^- -type 103 drift layer and the n den-type 105 emitter regions are defined as channel regions 106 . The channel length is set to around a few µm. A gate electrode 108 is formed on the channel regions 106 via a gate oxide film 107 , and an emitter electrode 109 is formed on the p-type well regions 104 and the n⁺-type emitter regions 105 . An insulating film 110 is arranged between the electrodes 108 and 109 for insulation. On the rear side of the p-type semiconductor substrate 101 , a collector electrode 111 is formed.

Bei der Äquivalenzschaltung gemäß Fig. 2 stellt ein n-Kanal MOSFET 201 einen MOSFET dar, welcher aus einer MOS-Struktur vom Vertikaltyp zusammengesetzt ist, der einen Teil oberhalb der Driftschicht vom n⁻-Typ 103 in Fig. 1 darstellt, und ein pnp-Transistor 202 stellt einen Bipolartransistor mit p⁺n⁺n⁻ p-Struktur dar, welche aus dem Halbleitersubstrat vom p⁺-Typ 101, der Halbleiterschicht vom n⁺-Typ 102, der Driftschicht vom n⁻-Typ 103, und den Wannenbereichen vom p-Typ 104 zusam mengesetzt ist. In Fig. 1 stellt ein Widerstand 203 die Widerstandskomponenten der Driftschicht vom n⁻-Typ 103 dar.In the equivalent circuit shown in FIG. 2 illustrates an n-channel MOSFET 201 has a MOSFET is, which is composed of a MOS structure of the vertical type, which is a part above the drift layer from the n⁻-type 103 in FIG. 1 and a pnp -Transistor 202 represents a bipolar transistor with p⁺n⁺n⁻ p structure, which consists of the semiconductor substrate of the p⁺-type 101 , the semiconductor layer of the n⁺-type 102 , the drift layer of the n⁻-type 103 , and the well regions is composed of p-type 104 . In Fig. 1, a resistor 203 represents the resistance components of the drift layer of the n⁻-type 103 .

Wenn die Spannung zwischen den Gate- und Emitteranschlüssen G und E ausreichend niedrig ist, und daher der MOSFET 201 ausgeschaltet ist, und eine positive Vorspannung zwischen den Kollektor- und Emitteranschlüssen G und E angelegt ist, und eine n⁻p-Diode zwischen dem Wannenbereich vom p-Typ 103 und den Wannenbereichen vom p-Typ 104 in Rückwärtsrichtung vorgespannt ist, erstreckt sich eine Verarmungsschicht hauptsächlich seitlich in die Driftschicht vom n⁻-Typ 103 zur Ausbildung von Raumladungen, so daß eine hohe Kollektor spannung gesperrt werden kann. Zusätzlich kann die Oberflä che der Driftschicht vom n⁻-Typ 103 derart ausgestaltet sein, daß aufgrund von Feldplatteneffekten durch die MOS- Struktur eine hohe Durchbruchsspannung vorgesehen ist. When the voltage between the gate and emitter terminals G and E is sufficiently low, and therefore the MOSFET 201 is turned off, and a positive bias voltage is applied between the collector and emitter terminals G and E, and an nodep diode between the well region of the p-type 103 and the well areas of the p-type 104 is biased in the reverse direction, a depletion layer extends mainly laterally into the drift layer of the n⁻-type 103 to form space charges, so that a high collector voltage can be blocked. In addition, the surface of the drift layer of the n⁻-type 103 can be designed such that a high breakdown voltage is provided due to field plate effects due to the MOS structure.

Dementsprechend sollte zur Erhaltung einer Vorrichtung mit hoher Durchbruchsspannung die Driftschicht vom n⁻-Typ 103 in der Donatordichte geringer sein (hoher Widerstand) und in der Dicke größer sein. Dadurch ergibt sich jedoch leicht ein Anstieg des Widerstandswertes des Widerstandes 203 und somit als Folge eine Verringerung der Stromkapazität.Accordingly, in order to maintain a device with a high breakdown voltage, the drift layer of the n⁻-type 103 should be smaller in the donor density (high resistance) and larger in thickness. However, this easily results in an increase in the resistance value of the resistor 203 and consequently in a decrease in the current capacity.

Wenn die zwischen den Kollektor- und Emitteranschlüssen C und D angelegte Spannung derart angehoben wird, daß der MOSFET 201 durch das Anlegen einer ausreichend großen Span nung zwischen den Gate- und Emitteranschlüssen G und E ein geschaltet wird, fließen Elektronen über einen Kanal des MOSFET 201 von der Emitterelektrode 109 zur Kollektorelek trode 111. Auf diese Weise wird ein Übergang zwischen einer Basis und einem Emitter des PNP-Transistors 202 in Vorwärts richtung gespannt, der Transistor 202 wird aktiv und es wird ein Pfad zwischen den Kollektor- und Emitteranschlüssen C und D des IGBT ausgebildet. Dabei liefert der PNP-Transistor 202 Strom durch Verstärken des Drainstromes des MOSFET 201. Dementsprechend wird die Stromkapazität des IGBT größer als der Verstärkungsfaktor des IGBT größer wird, da der Verstär kungsfaktor des PNP-Transistors 202 höher ist und der Drain strom des MOSFET 201 größer ist, was ebenfalls in einer Ver ringerung der Spannung für den EIN-Zustand resultiert. Falls jedoch der Verstärkungsfaktor des PNP-Transistors 202 ange hoben wird, werden die Ausschalt-Eigenschaften schlechter. Obwohl eine Ausschalt-Zeit unterhalb von 1µs bei Anwendun gen auf einen Hochfrequenzinverter benötigt wird, falls die ser Fall unter Verwendung eines IGBT mit einer hohen Durch bruchsspannung von etwa 1000 V verwirklicht wird, muß der Stromverstärkungsfaktor des PNP-Transistors 202 erheblich verringert werden. Damit wird das folgende angestrebt: Ein führung eines Lebensdauer-Killers durch Bestrahlung mit Elektronenstrahlen oder Protonen oder Diffusion von Schwer metallen; Addition eines kurzen Emitterwiderstandes zu dem Transistor 202. Als Ergebnis ergibt sich bei einem IGBT, welcher bezüglich den Ausschalt-Eigenschaften hohe Geschwin digkeit aufweist, das Problem, daß mit dem Kleinerwerden des Stromverstärkungsfaktors des PNP-Transistors 202 die Strom dichte nicht ausreichend zur Erfüllung des verstärkten obe ren Grenzwertes der Spannung für den EIN-Zustand angehoben werden kann.When the voltage applied between the collector and emitter terminals C and D is raised such that the MOSFET 201 is turned on by applying a sufficiently large voltage between the gate and emitter terminals G and E, electrons flow through a channel of the MOSFET 201 from the emitter electrode 109 to the collector electrode 111 . In this way, a transition between a base and an emitter of the PNP transistor 202 is stretched in the forward direction, the transistor 202 becomes active and a path is formed between the collector and emitter connections C and D of the IGBT. The PNP transistor 202 delivers current by amplifying the drain current of the MOSFET 201 . Accordingly, the current capacity of the IGBT becomes larger than the gain factor of the IGBT because the gain factor of the PNP transistor 202 is higher and the drain current of the MOSFET 201 is larger, which also results in a lowering of the voltage for the ON state . However, if the gain of the PNP transistor 202 is raised, the turn-off characteristics become worse. Although a turn-off time below 1µs is required for applications to a high-frequency inverter, if this case is realized using an IGBT with a high breakdown voltage of approximately 1000 V, the current amplification factor of the PNP transistor 202 must be reduced considerably. The following is aimed at: introduction of a lifetime killer by irradiation with electron beams or protons or diffusion of heavy metals; Add a short emitter resistance to transistor 202 . As a result, an IGBT which has high turn-off characteristics has the problem that as the current gain factor of the PNP transistor 202 becomes smaller, the current density is insufficient to meet the amplified upper limit value of the voltage for the ON -Condition can be raised.

Als eine Möglichkeit zur Verbesserung des Trade-Off zwischen den Ausschalt-Eigenschaften und der Spannung für den EIN- Zustand wurde die in Fig. 3 mit dem Bezugszeichen 112 bezeichnete Maßnahme vorgesehen: Die Donatordichte in der Umgebung der Oberfläche der Driftschicht vom n⁻-Typ 103 wurde zur Verringerung des Serienwiderstandes 203 des MOSFET 201 angehoben. Zusätzlich wird aufgrund dieser Schicht 112 mit geringem Widerstand die Ausdehnung einer Verarmungs schicht unterdrückt, welche von dem Übergang mit den Wannen bereichen vom p-Typ 104 bei einem EIN-Zustand hervorgeht, so daß es möglich wurde, eine Vorrichtung mit hoher Durch bruchsspannung feiner zu strukturieren. Dies bedeutet, daß die folgende Maßnahme den bisherigen Gedankenweg zum Verbes sern der Eigenschaften wiedergibt: Da entsprechend der in Fig. 3 gezeigten Struktur der Drainstrom durch Anheben der Stromkapazität des MOSFET 201 angehoben werden kann, kann eine hohe Stromdichte auch dann erhalten werden, falls der Verstärkungsfaktor des PNP-Transistors 202 klein ist.As a way of improving the trade-off between the switch-off properties and the voltage for the ON state, the measure designated by reference number 112 in FIG. 3 was provided: the donor density in the vicinity of the surface of the n⁻-type drift layer 103 was raised to reduce series resistance 203 of MOSFET 201 . In addition, due to this low resistance layer 112 , the expansion of a depletion layer which is caused by the transition with the p-type well regions 104 at an ON state is suppressed, so that it became possible to fine tune a device with high breakdown voltage structure. This means that the following measure reflects the previous way of improving properties: Since the drain current can be increased by increasing the current capacity of the MOSFET 201 according to the structure shown in Fig. 3, a high current density can be obtained even if the Gain factor of the PNP transistor 202 is small.

Als weitere Möglichkeit zur Verbesserung des Trade-Off zwi schen den Ausschalt-Eigenschaften und der Spannung für den EIN-Zustand wurde eine MOSGTO-Vorrichtung vorgeschlagen. Fig. 4 zeigt in schematischer Schnittansicht den Aufbau des MOSGTO, und Fig. 5 zeigt ein Schaltungsdiagramm der entspre chenden Äquivalenzschaltung. Unter Bezugnahme auf Fig. 4 sind eine Halbleiterschicht vom p⁺-Typ 303 und eine Halblei terschicht vom p-Typ 304 in dieser Reihenfolge aufeinander geschichtet. Auf der Oberfläche der Halbleiterschicht vom p- Typ 304 werden durch selektive Diffusion Wannenbereiche vom n-Typ 305 gebildet, und auf der Oberfläche von jedem Wannen bereich vom n-Typ 305 ist durch selektive Diffusion ein Sourcebereich 306 vom p⁺-Typ gebildet. Oberflächenabschnitte der Wannenbereiche vom n-Typ 305 zwischen der Halbleiter schicht vom p-Typ 304 und den Sourcebereichen vom p-Typ 306 sind als Bereiche 307 definiert. Auf der Halbleiterschicht vom p-Typ 304 ist eine erste Gateelektrode 308 gebildet, und auf den Kanalbereichen 307 sind über Gateisolierfilme 309 zweite Gateelektroden 310 gebildet. Ferner sind auf den Wan nenbereichen vom n-Typ 305 und den Sourcebereichen vom p⁺- Typ 306 Kathodenelektroden 311 gebildet. Diese Elektroden 308, 301 und 311 sind durch Isolierfilme 312 isoliert. Auf der Rückseite des Halbleitersubstrates vom p⁺-Typ 301 ist eine Anodenelektrode 313 gebildet.A MOSGTO device has been proposed as a further possibility for improving the trade-off between the switch-off properties and the voltage for the ON state. Fig. 4 shows a schematic sectional view of the structure of the MOSGTO, and Fig. 5 shows a circuit diagram of the corre sponding equivalent circuit. Referring to Fig. 4, a semiconductor layer of p⁺-type 303 and a semiconducting terschicht are stacked p-type 304 in this order. On the surface of the p-type semiconductor layer 304 , n-type well regions 305 are formed by selective diffusion, and on the surface of each n-type well region 305 , a p⁺-type source region 306 is formed by selective diffusion. Surface portions of the n-type well regions 305 between the p-type semiconductor layer 304 and the p-type source regions 306 are defined as regions 307 . A first gate electrode 308 is formed on the p-type semiconductor layer 304 , and second gate electrodes 310 are formed on the channel regions 307 via gate insulating films 309 . Furthermore, cathode electrodes 311 are formed on the well regions of the n-type 305 and the source regions of the p-type 306 . These electrodes 308 , 301 and 311 are insulated by insulating films 312 . An anode electrode 313 is formed on the rear side of the p Typ-type semiconductor substrate 301 .

Bei der Äquivalenzschaltung gemäß Fig. 5 stellt ein p-Kanal MOSFET 401 einen MOSFET dar, der aus einem MOS-Aufbau vom Vertikaltyp zusammengesetzt ist mit einem oberen Abschnitt oberhalb der Halbleiterschicht vom p-Typ 304, und ein PNP- Transistor stellt einen Bipolartransistor mit einer p⁺n⁺n⁻p- Struktur dar, welche sich aus dem Halbleitersubstrat vom p⁺- Typ 301, der Halbleiterschicht vom n⁺-Typ 302, der Halblei terschicht vom n⁻-Typ 303 und der Halbleiterschicht vom p- Typ 304 zusammensetzt. Ein npn-Transistor 403 stellt einen Bipolartransistor mit einer n-pn-Struktur dar, welcher zusammengesetzt ist aus der Halbleiterschicht vom n⁻-Typ 303, der Halbleiterschicht vom p-Typ 304 und den Wannenbe reichen vom n-Typ 305.In the equivalent circuit shown in FIG. 5, a p-channel MOSFET 401, a MOSFET is, which is composed of a MOS structure of the vertical type with an upper portion above the semiconductor layer of p-type 304 and a PNP transistor is a bipolar transistor having a p⁺n⁺n⁻p structure, which consists of the semiconductor substrate of the p⁺ type 301 , the semiconductor layer of the n⁺ type 302 , the semiconductor layer of the n⁻ type 303 and the semiconductor layer of the p type 304 put together. An npn transistor 403 represents a bipolar transistor with an n-pn structure, which is composed of the semiconductor layer of the n⁻-type 303 , the semiconductor layer of the p-type 304 and the well regions of the n-type 305 .

Wenn bei dem MOSGTO eine positive Vorspannung zwischen den Anoden- und Kathodenanschlüssen A und K angelegt ist und ein Triggerstrom in einen ersten Gateanschluß G1 fließt, wird ein aus den Transistoren 402 und 403 zusammengesetzter Thy ristor zur Öffnung eines Pfades zwischen den Anoden- und Kathodenanschlüssen A und K verriegelt ("latched"). Wenn eine negative Spannung an einen zweiten Gateanschluß G2 zum Einschalten des MOSFET 401 und damit zum Entriegeln ("unlatch") des Thyristors angelegt ist, wird der MOSGTO ausgeschaltet.In the MOSGTO, when a positive bias is applied between the anode and cathode terminals A and K and a trigger current flows into a first gate terminal G 1 , a transistor composed of the transistors 402 and 403 is used to open a path between the anode and cathode terminals A and K latched. If a negative voltage is applied to a second gate connection G 2 to switch on the MOSFET 401 and thus to unlock ("unlatch") the thyristor, the MOSGTO is switched off.

Da diese Vorrichtung eine Thyristorstruktur aufweist, kann die Spannung für den EIN-Zustand selbst bei einer Hochspan nung niedrig gemacht werden. Da jedoch der Ausschalt-Mecha nismus äquivalent ist zu einem Abschneiden ("cut-off") eines GTO ohne Gategegenspannung, ist es schwierig, den Anoden strom ausreichend anzuheben. Zusätzlich ist die Betreibbar keit nicht gut, da dieser zwei Gateelektroden aufweist, und von daher eine komplizierte Gatesteuerung notwendig ist zum Brennen und Abschneiden. Ein sogenannter MOS-gesteuerter Thyristor (MCT) leitet die Brenngatesteuerung eines MOSGTO aufgrund eines MOS-Gates, jedoch weist dieser dieselben Aus schaltmechnismen wie ein MOSGTO auf, mit denselben Problemen wie bei dem obigen MOSGTO.Since this device has a thyristor structure, can the voltage for the ON state even with a high voltage voltage can be made low. However, since the switch-off mecha nism is equivalent to a "cut-off" of one GTO without gate counter voltage, it is difficult to get the anodes to raise current sufficiently. It is also operable not good since it has two gate electrodes, and therefore complicated gate control is necessary for Burn and cut. A so-called MOS-controlled Thyristor (MCT) directs the fuel gate control of a MOSGTO due to a MOS gate, but this has the same identification switching mechanisms like a MOSGTO with the same problems like the above MOSGTO.

Als eine Vorrichtung, welche Verbesserungen zu den obigen Schwierigkeiten zeigt und eine hohe Durchbruchsspannung, einen geringen EIN-Widerstand, Hochgeschwindigkeits-Aus schalten und eine hohe Hauptsperrstromdichte realisiert, wurde ein emittergeschalteter Thyristor (EST) vorgeschlagen. Fig. 6 zeigt in schematischer Schnittansicht einen EST-Auf bau, wie er in IEEE electron Device Letters, Vol. 11, No. 2, Februar 1990 "The MOS-Gated Emitter Switched Thyristor", B. Jayant Baliga dargestellt ist. Fig. 7 zeigt ein Schaltungs diagramm einer entsprechenden Äquivalenzschaltung. Unter Bezugnahme auf Fig. 6 sind ein Halbleitersubstrat vom p⁺-Typ 501, eine Pufferschicht vom n-Typ 502, eine Driftschicht vom n⁻ Typ 503 und eine Basisschicht vom p-Typ 504 in dieser Reihenfolge aufeinandergeschichtet. Auf der Oberfläche der Basisschicht vom p-Typ 504 sind selektiv ein Floatingbereich vom n⁺-Typ 505 und ein Emitterbereich vom n⁺-Typ 506 gebil det. Der Oberflächenabschnitt des Basisbereiches vom p-Typ 504 zwischen dem Floatingbereich vom n⁺-Typ und dem Emitter bereich vom n⁺-Typ 506 ist als ein Kanalbereich 507 defi niert. Außer für den Kanalbereich 507 ist ein Bereich vom p⁺-Typ 508 vorgesehen, welcher den Emitterbereich vom n⁺-Typ 506 zur Verringerung des Basiswiderstandes umgibt. Auf dem Kanalbereich 507 ist eine Gateelektrode 510 über einen Gate isolierfilm 509 gebildet, und auf dem Emitterbereich vom n⁺- Typ 506 und dem Bereich vom p⁺-Typ 508 ist eine Kathoden elektrode 511 gebildet. Auf der Rückseite des Halbleitersub strates vom p⁺-Typ 501 ist eine Anodenelektrode 512 gebil det.An emitter-switched thyristor (EST) has been proposed as a device that shows improvements to the above difficulties and realizes high breakdown voltage, low ON resistance, high-speed OFF and high main reverse current density. Fig. 6 shows a schematic sectional view of an EST construction as described in IEEE electron Device Letters, Vol. 11, No. February 2, 1990 "The MOS-Gated Emitter Switched Thyristor", B. Jayant Baliga is shown. Fig. 7 shows a circuit diagram of a corresponding equivalent circuit. Referring to FIG. 6, a p⁺-type 501 semiconductor substrate, an n-type 502 buffer layer, an n⁻-type 503 drift layer, and a p-type 504 base layer are stacked in this order. A nbereich-type 505 floating region and an n⁺-type 506 emitter region are selectively formed on the surface of the p-type base layer 504 . The surface portion of the p-type base region 504 between the n⁺-type floating region and the n⁺-type emitter region 506 is defined as a channel region 507 . In addition to the channel region 507 , a region of the p⁺ type 508 is provided, which surrounds the emitter region of the n Typ type 506 in order to reduce the base resistance. On the channel region 507 , a gate electrode 510 is formed via a gate insulating film 509 , and on the emitter region of the n⁺-type 506 and the region of the p⁺-type 508 , a cathode electrode 511 is formed. On the back of the semiconductor substrate of p⁺-type 501 an anode electrode 512 is formed.

Gemäß der Äquivalenzschaltung nach Fig. 7 entspricht ein n- Kanal MOSFET 601 einem MOSFET, welcher aus einer MOS-Struk tur oberhalb des Basisbereiches vom p-Typ 504 gemäß Fig. 6 und eines PNP-Transistors des Halbleitersubstrates vom p⁺- Typ 501, der Pufferschicht vom n-Typ 502, der Driftschicht vom n⁻-Typ 503 und dem Basisbereich vom p-Typ zusammenge setzt ist. Ein npn-Transistor 603 entspricht einem Bipolar transistor mit einer n⁻pn⁺-Struktur, welche zusammengesetzt ist aus der Driftschicht vom n⁻-Typ 503, der Basisschicht vom p-Typ 504 und dem Floatingbereich vom n⁺-Typ 505. Ein Widerstand 604 stellt die Widerstandskomponente der Basis schicht vom p-Typ 504 dar.According to the equivalent circuit according to FIG. 7, an n-channel MOSFET 601 corresponds to a MOSFET which consists of a MOS structure above the base region of the p-type 504 according to FIG. 6 and a PNP transistor of the semiconductor substrate of the p⁺-type 501 , the n-type 502 buffer layer, the n⁻-type 503 drift layer and the p-type base region are composed. An npn transistor 603 corresponds to a bipolar transistor with an n⁻pn⁺ structure, which is composed of the drift layer of the n⁻ type 503 , the base layer of the p type 504 and the floating region of the n⁺ type 505 . A resistor 604 represents the resistance component of the p-type base layer 504 .

Zum Einschalten dieses EST ist es notwendig, die Basis schicht vom p-Typ 504 mit Triggerstrom zu versorgen, so daß der aus den Transistoren 602 und 603 zusammengesetzte Thy ristor getriggert und verriegelt wird unter Bedingungen, daß eine positive Vorspannung über den Anoden- und Kathodenan schlüssen A und K, und eine positive Spannung auf einem Gateanschluß G angelegt ist zum Einschalten des MOSFET 601. Daher muß, wie es in der oben angegebenen Literaturstelle beschrieben ist, ein Gateanschluß G_T zum Anlegen des Trig gerstromes ähnlich wie der erste Gateanschluß G1 in Fig. 4 und Fig. 5 auf geeignete Weise auf der Basisschicht vom p- Typ 504 vorgesehen sein. Bei der in Fig. 7 gezeigten Äquiva lenzschaltung ist dieser Gateanschluß G_T gestrichelt darge stellt. Auf der anderen Seite wird durch Anlegen einer Null spannung auf dem Gateanschluß G zum Ausschalten des MOSFET 601 der Thyristor entriegelt, und der EST ist ausgeschaltet.To turn on this EST, it is necessary to supply the base layer of p-type 504 with trigger current so that the thyristor composed of transistors 602 and 603 is triggered and locked under conditions that a positive bias is applied across the anode and cathode conclude A and K, and a positive voltage is applied to a gate terminal G to turn on the MOSFET 601 . Therefore, a gate terminal G _T for applying the Trig gerstromes must as described in the above reference, similarly to the first gate terminal G 1 in Figs. 4 and Fig. 5 is provided in a suitable manner on the base layer p-type 504 be . In the equivalency circuit shown in Fig. 7, this gate terminal G _{T is shown in} dashed lines Darge. On the other hand, by applying a zero voltage to the gate terminal G to turn off the MOSFET 601, the thyristor is unlocked and the EST is turned off.

Da der EST ähnlich wie der zuvor erwähnte MOSGTO eine Thy ristorstruktur aufweist, kann die Spannung für den EIN- Zustand auch bei dem Fall hoher Durchbruchsspannung niedrig sein. Zusätzlich ist mit der Ausschaltsteuerung aufgrund eines Kanales des MOSFET 501, der mit dem Thyristorabschnitt kaskode-verbunden ist, der Anodensperrstrom höher als beim MOSGTO. Da ferner der Verstärkungsfaktor des Transistors 602 geringer sein kann, wird ein Hochgeschwindigkeitsausschalten ermöglicht. Da jedoch zwei Gateelektroden wie bei dem MOSGTO benötigt werden, entstehen Probleme bei der schwierigen Gatesteuerung. Des weiteren entstehen ebenfalls Probleme dadurch, daß die Packungsdichte der Vorrichtung aufgrund der zusätzlichen Gateelektroden gering ist, und die realisier bare Stromdichte gering wird.Since the EST has a thyristor structure similar to the aforementioned MOSGTO, the voltage for the ON state can be low even in the case of a high breakdown voltage. In addition, with the turn-off control due to a channel of the MOSFET 501 cascode-connected to the thyristor section, the anode reverse current is higher than that of the MOSGTO. Furthermore, since the gain of transistor 602 can be lower, high speed turn off is enabled. However, since two gate electrodes are required as in the MOSGTO, problems arise in the difficult gate control. Furthermore, problems also arise in that the packing density of the device is low due to the additional gate electrodes and the realizable current density becomes low.

Wie oben dargestellt wurde, weisen die bisher vorgeschlage nen bzw. verwendeten Halbleitervorrichtungen jeweils Nach teile auf. Dies bedeutet insbesondere, daß ein IGBT eine gewisse Trade-Off-Geschwindigkeit aufweist und es somit schwierig ist, sämtliche Probleme zu beseitigen. Der MOSGTO der MCT weisen zwar eine hohe Durchbruchsspannung und einen niedrigen EIN-Zustands-Widerstand auf, aber es ergeben sich Probleme damit, daß die Hauptsperrstromdichte gering ist, und zwei Gateelektroden notwendig sind, so daß die Gate steuerung kompliziert ist. Auf der anderen Seite kann der EST eine hohe Durchbruchsspannung, einen geringen EIN- Zustands-Widerstand, ein Hochgeschwindigkeits-Ausschalten und eine hohe Hauptsperrstromdichte vorweisen, aber da wie derum zwei Gateelektrode notwendig sind, entstehen Probleme dahingehend, daß die Gatesteuerung kompliziert ist. Zusätz lich entstehen Probleme dahingehend, daß die Packungsdichte der Vorrichtung aufgrund der zusätzlichen Gateelektroden nicht erhöht werden kann.As has been shown above, the previously proposed NEN or used semiconductor devices split up. In particular, this means that an IGBT is a has certain trade-off speed and therefore it it is difficult to remove all problems. The MOSGTO the MCT have a high breakdown voltage and one low on-state resistance, but it does result Problems with the main reverse current density being low, and two gate electrodes are necessary so that the gate control is complicated. On the other hand, the EST a high breakdown voltage, a low ON- State resistance, high speed shutdown and have a high main reverse current density, but there how problems are required around two gate electrodes in that gate control is complicated. Additional Lich problems arise in that the packing density the device due to the additional gate electrodes cannot be increased.

Wie im einzelnen noch weiter unten erläutert wird, entstehen des weiteren Probleme, wenn derartige bisherige Halbleiter vorrichtungen für eine Blitzlichtsteuervorrichtung angewen det werden, welche als zusätzliche Lichtquelle in der Foto graphie verwendet wird, wobei die Probleme die Effizienz der Blitzlichtvorrichtung, die geometrische Größe und die Kosten der Vorrichtung betreffen, so daß eine ausreichend zufrie denstellende Vorrichtung bislang nicht realisiert werden konnte.As will be explained in more detail below, arise further problems if such previous semiconductors use devices for a flash control device be used as an additional light source in the photo graphic is used, the problems being the efficiency of the Flash device, the geometric size and cost concern the device so that a satisfactory not yet be realized could.

Demgemäß liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleitervorrichtung und ein Herstellungs verfahren für die Halbleitervorrichtung zur Verfügung zu stellen, bei der nicht nur eine hohe Durchbruchsspannung, ein geringer EIN-Zustands-Widerstand, ein Hochgeschwindig keits-Ausschalten und eine hohe Hauptsperrstromdichte reali siert werden können, sondern bei der ebenfalls die Verwen dung lediglich einer Gateelektrode ermöglicht ist und somit die Packungsdichte der Vorrichtung angehoben werden kann, was wiederum in einer Realisierung einer hohen Stromdichte resultieren kann.Accordingly, the object of the present invention based, a semiconductor device and a manufacturing available for the semiconductor device where not only a high breakdown voltage, low on-state resistance, high speed switching off and a high main reverse current density reali but can also be used only one gate electrode is possible and thus the packing density of the device can be increased, which in turn results in a high current density can result.

Der Erfindung liegt ferner die Aufgabe zugrunde, eine Blitz lichtsteuervorrichtung mit hoher Zuverlässigkeit zur Verfü gung zu stellen, welche eine ausreichende Blitzlichteffi zienz aufweist und darüberhinaus eine kompakte und preisgün stige Herstellung ermöglicht.The invention is also based on the object of a flash light control device with high reliability available to provide sufficient flash light efficiency zienz and also a compact and affordable continuous production enables.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch die in den Ansprüchen 1, 12, 15, 17 und 18 angegebenen Merkmale.This object is achieved according to the invention by features specified in claims 1, 12, 15, 17 and 18.

Eine Halbleitervorrichtung entsprechend der vorliegenden Erfindung weist auf: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer ersten und einer zweiten Hauptoberfläche, einer auf der ersten Hauptoberfläche der ersten Halbleiterschicht gebildeten zweiten Halbleiter schicht eines zweiten Leitfähigkeitstyps, einen ersten Halb leiterbereich vom ersten Leitfähigkeitstyp mit einer relativ geringen ersten Verunreinigungskonzentration, welcher selek tiv in einer Oberfläche der zweiten Halbleiterschicht gebil det ist, einen zweiten Halbleiterbereich vom ersten Leitfä higkeitstyp mit einer relativ hohen zweiten Verunreinigungs konzentration, welcher an der Oberfläche der zweiten Halb leiterschicht benachbart zu dem ersten Halbleiterbereich gebildet ist, einen dritten Halbleiterbereich vom zweiten Leitfähigkeitstyp, welcher in zumindest einem Teil einer Oberfläche des ersten Halbleiterbereiches gebildet ist, einen vierten Halbleiterbereich vom zweiten Leitfähigkeits typ, welcher selektiv in einer Oberfläche des zweiten Halb leiterbereiches bei einem Abstand von dem ersten Halbleiter bereich gebildet ist, wobei Oberflächenabschnitte des ersten und des zweiten Halbleiterbereiches zwischen den dritten und vierten Halbleiterbereichen als ein Kanal definiert sind, ein Gateisolierfilm auf dem Kanal gebildet ist, eine Gate elektrode auf dem Gateisolierfilm gebildet ist, eine erste Hauptelektrode zur Ausdehnung auf den zweiten und vierten Halbleiterbereichen gebildet ist, und eine zweite Hauptelek trode auf der zweiten Hauptoberfläche der ersten Halbleiter schicht gebildet ist, wobei die erste Verunreinigungskonzen tration derart eingestellt ist, daß der erste Halbleiterbe reich vollständig verarmt ist, wenn eine Arbeitsspannung über die erste und zweite Hauptelektrode bei einem AUS- Zustand der Halbleitervorrichtung angelegt ist, und die zweite Verunreinigungskonzentration derart eingestellt ist, daß der Kanal eine Schwellenspannung mit einem vorbestimmten Wert bei einem Anreicherungsbetrieb aufweist.A semiconductor device according to the present The invention comprises: a first semiconductor layer of a first conductivity type with a first and a second Main surface, one on the first main surface of the first semiconductor layer formed second semiconductor layer of a second conductivity type, a first half conductor area of the first conductivity type with a relative low first impurity concentration, which selek tiv in a surface of the second semiconductor layer is a second semiconductor region from the first guide Ability type with a relatively high second impurity concentration, which is on the surface of the second half conductor layer adjacent to the first semiconductor region is formed, a third semiconductor region from the second Conductivity type, which in at least part of a Surface of the first semiconductor region is formed, a fourth semiconductor region of the second conductivity type, which is selective in a surface of the second half conductor area at a distance from the first semiconductor area is formed, wherein surface portions of the first and the second semiconductor region between the third and fourth semiconductor regions are defined as one channel, a gate insulating film is formed on the channel, a gate electrode is formed on the gate insulating film, a first Main electrode for expansion to the second and fourth Semiconductor regions is formed, and a second main electrode trode on the second main surface of the first semiconductor layer is formed, the first impurity concentration tration is set such that the first semiconductor be rich is completely impoverished when a working voltage via the first and second main electrodes in an OFF State of the semiconductor device is applied, and the second impurity concentration is set such that the channel has a threshold voltage with a predetermined Value at an enrichment company.

Ein Verfahren zur Herstellung einer Halbleitervorrichtung entsprechend der vorliegenden Erfindung weist die Schritte auf: Vorbereiten einer ersten Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer ersten und einer zweiten Hauptoberfläche, Bilden einer zweiten Halbleiterschicht von einem zweiten Leitfähigkeitstyp auf der ersten Hauptoberflä che der ersten Halbleiterschicht, selektives Bilden eines ersten Halbleiterbereiches vom ersten Leitfähigkeitstyp mit einer relativ geringen ersten Verunreinigungskonzentration in einer Oberfläche der zweiten Halbleiterschicht, selekti ves Bilden eines zweiten Halbleiterbereiches vom ersten Leitfähigkeitstyp mit einer relativ hohen zweiten Verunrei nigungskonzentration in der Oberfläche der zweiten Halblei terschicht benachbart zu dem ersten Halbleiterbereich, Bil den eines dritten Halbleiterbereiches vom zweiten Leitfähig keitstyp in zumindest einem Abschnitt einer Oberfläche des ersten Halbleiterbereiches, selektives Bilden eines vierten Halbleiterbereiches vom zweiten Leitfähigkeitstyp in einer Oberfläche des zweiten Halbleiterbereiches bei einem Abstand von dem ersten Halbleiterbereich, wobei Oberflächenab schnitte der ersten und zweiten Halbleiterbereiche zwischen den dritten und vierten Halbleiterbereichen als ein Kanal definert sind, Bilden eines Gateisolierfilmes auf dem Kanal, Bilden einer Gateelektrode auf dem Gateisolierfilm, Bilden einer ersten Hauptelektrode zur Ausdehnung auf den zweiten und vierten Halbleiterbereichen, und Bilden einer zweiten Hauptelektrode auf der zweiten Hauptoberfläche der ersten Halbleiterschicht, wobei die erste Verunreinigungskonzentra tion derart eingestellt wird, daß der erste Halbleiterbe reich vollständig verarmt, wenn eine Arbeitsspannung zwi schen den ersten und zweiten Hauptelektroden bei einem AUS- Zustand der Halbleitervorrichtung angelegt wird, und die zweite Verunreinigungskonzentration derart eingestellt wird, daß der Kanal eine Schwellenspannung mit einem vorbestimmten Wert bei einem Anreicherungsbetrieb aufweist.A method of manufacturing a semiconductor device according to the present invention has the steps on: preparing a first semiconductor layer of a first Conductivity type with a first and a second Main surface, forming a second semiconductor layer of a second conductivity type on the first main surface surface of the first semiconductor layer, selectively forming one first semiconductor region of the first conductivity type a relatively low first impurity concentration in a surface of the second semiconductor layer, selective forming a second semiconductor region from the first Conductivity type with a relatively high second error concentration in the surface of the second semi-lead layer adjacent to the first semiconductor region, Bil that of a third semiconductor region from the second conductive type in at least a portion of a surface of the first semiconductor region, selectively forming a fourth Semiconductor region of the second conductivity type in one Surface of the second semiconductor region at a distance from the first semiconductor region, with surfaces from intersections of the first and second semiconductor regions between the third and fourth semiconductor regions as a channel are defined, forming a gate insulating film on the channel, Forming a gate electrode on the gate insulating film, forming a first main electrode for expansion to the second and fourth semiconductor regions, and forming a second Main electrode on the second main surface of the first Semiconductor layer, the first impurity concentration tion is set such that the first semiconductor be rich completely impoverished if a working voltage between the first and second main electrodes during an OFF State of the semiconductor device is applied, and the second impurity concentration is set such that the channel has a threshold voltage with a predetermined Value at an enrichment company.

Eine Blitzlichtsteuervorrichtung entsprechend der vorliegen den Erfindung weist auf: erste und zweite Hochspannungsquel lenanschlüsse, einen zwischen den ersten und zweiten Hoch spannungsquellenanschlüssen verbundenen Kondensator zur Akkumulation von Blitzlichtenergie, eine Blitzlichtentla dungsröhre und ein Schaltelement, welche in Serie verbunden sind über den ersten und zweiten Hochspannungsquellenan schlüssen, und eine mit der Blitzlichtentladungsröhre ver bundenen Triggerschaltung zum Triggern der Blitzlichtentla dungsröhre zum Starten einer Blitzlichtentladung, wobei das Schaltelement ein Thyristorelement und einen MOSFET auf weist, welche kaskode-verbunden sind und auf einem einzelnen Chip ausgebildet sind.A flash control device according to the present The invention has: first and second high-voltage sources len connections, one between the first and second high voltage source connections connected capacitor for Accumulation of flash energy, a flash discharge extension tube and a switching element, which are connected in series are on over the first and second high voltage sources conclude, and a ver with the flash tube tied trigger circuit for triggering the flash discharge extension tube for starting a flash discharge, the Switching element on a thyristor element and a MOSFET indicates which are cascode-linked and on a single one Chip are formed.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Advantageous further developments of the invention result from the subclaims.

Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung.Further details, aspects and advantages of the present Invention result from the following description with reference to the drawing.

Es zeigt:It shows:

Fig. 1 eine schematische Schnittansicht eines IGBT; Fig. 1 is a schematic sectional view of an IGBT;

Fig. 2 ein Schaltungsdiagramm der entsprechenden Aqui valenzschaltung; Fig. 2 is a circuit diagram of the corresponding equivalence circuit;

Fig. 3 eine schematische Schnittansicht eines weiteren IGBT; Fig. 3 is a schematic sectional view of another IGBT;

Fig. 4 eine schematische Schnittansicht eines MOSGTO; Fig. 4 is a schematic sectional view of a MOSGTO;

Fig. 5 ein Schaltungsdiagramm der entsprechenden Aqui valenzschaltung;, Fig. 5 is a circuit diagram of the corresponding Aqui valenzschaltung ;,

Fig. 6 eine schematische Schnittansicht eines EST; Fig. 6 is a schematic sectional view of EST;

Fig 7 ein Schaltungsdiagramm der entsprechenden Aqui valenzschaltung; 7 is a circuit diagram of the corresponding equivalence circuit;

Fig. 8 eine schematische Schnittansicht eines Ausfüh rungsbeispieles einer Halbleitervorrichtung ent sprechend der vorliegenden Erfindung; Fig. 8 is a schematic sectional view of an exporting approximately example of a semiconductor device accordingly to the present invention;

Fig. 9 ein Schaltungsdiagramm der entsprechenden Äqui valenzschaltung; Fig. 9 is a circuit diagram of the corresponding equivalence circuit;

Fig. 10 und 11 schematische Schnittansichten von einem wei teren Ausführungsbeispiel der Halbleitervorrich tung entsprechend der vorliegenden Erfindung; Fig. 10 and 11 are schematic sectional views of a white direct embodiment of the Halbleitervorrich processing according to the present invention;

Fig. 12 und 13 Ausdehnungen einer Verarmungsschicht; FIGS. 12 and 13 dimensions of a depletion layer;

Fig. 14 eine schematische Schnittansicht eines weiteren Ausführungsbeispieles der Halbleitervorrichtung entsprechend der vorliegenden Erfindung; Figure 14 is a schematic sectional view of another embodiment of the semiconductor device according to the present invention.

Fig. 15A bis 15E schematische Schnittansichten von Herstel lungsschritten der in Fig. 1 dargestellten Halb leitervorrichtung; Figs. 15A to 15E are schematic sectional views of herstel conversion steps semiconductor device of the half shown in FIG. 1;

Fig. 16 und 17 schematische Schnittansichten eines weiteren Ausführungsbeispieles der Halbleitervorrichtung entsprechend der vorliegenden Erfindung; Fig. 16 and 17 are schematic sectional views of a further embodiment of the semiconductor device according to the present invention;

Fig. 20 und 21 Schaltungsdiagramme einer Blitzlichtsteuer vorrichtung; und Fig. 20 and 21 are circuit diagrams of a flash light control device; and

Fig. 22 ein Schaltungsdiagramm eines Ausführungsbeispie les einer Blitzlichtsteuervorrichtung entspre chend der vorliegenden Erfindung. Fig. 22 is a circuit diagram of a Ausführungsbeispie les a flash light control device accordingly to the present invention.

Fig. 8 zeigt eine schematische Schnittansicht eines Ausfüh rungsbeispieles einer Halbleitervorrichtung entsprechend der vorliegenden Erfindung, und Fig. 9 zeigt ein Schaltungsdia gramm einer entsprechenden Äquivalenzschaltung. Unter Bezug nahme auf Fig. 8 sind ein Halbleitersubstrat vom p⁺-Typ 701, eine Halbleiterschicht vom n⁺-Typ 702 und eine Driftschicht vom n⁻-Typ 703 in dieser Reihenfolge aufeinandergeschichtet. Fig. 8 shows a schematic sectional view of an exporting approximately example of a semiconductor device according to the present invention, and FIG. 9 shows a program Schaltungsdia a corresponding equivalent circuit. Referring to Fig. 8, a semiconductor substrate from the p⁺-type 701, a semiconductor layer of n⁺-type 702 and a drift layer of n⁻-type 703 in that order are laminated.

Die Driftschicht vom n⁻-Typ 703 kann beispielsweise eine Halbleitervorrichtung der 1000 V-Klasse sein, mit einer Ver unreinigungskonzentration von etwa 10¹⁴cm^-3 und etwa 60 µm in der Tiefe. Auf der Oberfläche der Driftschicht vom n⁻-Typ 703 ist ein Halbleiterbereich vom p^---Typ 704 selektiv gebildet. Der Halbleiterbereich vom p^---Typ 704 kann bei spielsweise eine Verunreinigungskonzentration von etwa 10¹² cm^-3 bis 10¹⁵ cm^-3 aufweisen, welche ziemlich gering ist, und etwa einige wenige µm in der Tiefe aufweisen. Benachbart zu beiden Seiten des Halbleiterbereiches vom p^---Typ 704 sind auf der Driftschicht vom n⁻-Typ 703 Halbleiterbereiche vom p-Typ 705 wannenförmig selektiv ausgebildet. Die Halb leiterbereiche vom p-Typ 705 können beispielsweise bei den Rändern der Kanalbereiche 708 auf der Seite der Halbleiter bereiche vom n⁺-Typ 707 von etwa 10¹⁶cm^-3 in der Verunreini gungskonzentration und etwa einige wenige µm in der Tiefe sein.The n⁻-type 703 drift layer can be, for example, a semiconductor device of the 1000 V class, with an impurity concentration of approximately 10 ¹⁴ cm ^-3 and approximately 60 μm in depth. A semiconductor region of the p ^- type 704 is selectively formed on the surface of the n⁻-type 703 drift layer. The p ^- -type semiconductor region 704 can have, for example, an impurity concentration of about 10 ¹² cm ^-3 to 10 ¹⁵ cm ^-3 , which is quite low and about a few microns in depth. Adjacent to both sides of the p ^- -type 704 semiconductor region, semiconductor regions of the p-type 705 are selectively formed on the drift layer of the n⁻-type 703 . The semiconductor regions of the p-type 705 can be, for example, at the edges of the channel regions 708 on the side of the semiconductor regions of the n⁺-type 707 of approximately 10 ¹⁶ cm ^-3 in the impurity concentration and approximately a few μm in depth.

Auf dem Halbleiterbereich vom p^---Typ 704 ist ein Halblei terbereich vom n⁺-Typ 706 selektiv bei einem Abstand von den Grenzen zwischen den Bereichen 704 und 705 gebildet. Der Halbleiterbereich vom n⁺-Typ 706 kann beispielsweise auf seiner Oberfläche eine Verunreinigungskonzentration von etwa 10¹⁹cm^-3 und eine Tiefe von etwa 0,3µm aufweisen. Auf der Oberfläche der Halbleiterbereiche vom p-Typ 705 sind selek tiv Halbleiterbereiche vom n⁺-Typ 707 bei einem Abstand von den Grenzen zwischen den Bereichen 704 und 705 gebildet. Die Halbleiterbereiche vom n⁺-Typ 707 können beispielsweise auf der Oberfläche eine Verunreinigungskonzentration von etwa 10¹⁹cm^-3 und eine Tiefe von etwa 0,3µm aufweisen. Oberflä chenabschnitte des Halbleiterbereiches vom p^---Typ 704 und der Halbleiterbereiche vom p-Typ 705 zwischen den Halblei terbereichen vom n⁺-Typ 706 und 707 sind als Kanalbereiche 708 definiert.On the p ^- type semiconductor region 704 , an n⁺ type semiconductor region 706 is selectively formed at a distance from the boundaries between the regions 704 and 705 . The semiconductor region of the n⁺-type 706 can, for example, have an impurity concentration of approximately 10 ¹⁹ cm ^-3 and a depth of approximately 0.3 μm on its surface. On the surface of the p-type semiconductor regions 705 , selectively n Halbleiter-type semiconductor regions 707 are formed at a distance from the boundaries between the regions 704 and 705 . The semiconductor regions of the n⁺-type 707 can, for example, have an impurity concentration of approximately 10 ¹⁹ cm ^-3 and a depth of approximately 0.3 μm on the surface. Surface areas of the p ^- type semiconductor region 704 and the p type semiconductor regions 705 between the semiconductor regions of the n⁺ type 706 and 707 are defined as channel regions 708 .

Auf den Kanalbereichen 708 sind über Gateoxidfilme 709 Gate elektroden 710 gebildet. Seitlich auf den Halbleiterberei chen vom p-Typ 705 und den Halbleiterbereichen vom n⁺-Typ 707 ist eine gemeinsame Anodenelektrode 711 gebildet. Diese Elektroden 710 und 711 sind durch einen Isolierfilm 712 iso liert. Auf der Rückseite des Halbleitersubstrates 701 vom p⁺-Typ ist eine Kathodenelektrode 713 gebildet.On the channel regions 708 , gate electrodes 710 are formed via gate oxide films 709 . A common anode electrode 711 is formed laterally on the semiconductor regions of the p-type 705 and the semiconductor regions of the n⁺-type 707 . These electrodes 710 and 711 are insulated by an insulating film 712 . A cathode electrode 713 is formed on the rear side of the p⁺-type semiconductor substrate 701 .

Obwohl die Halbleiterschicht vom p^---Typ 704 geringer in der Tiefe ist als die Halbleiterbereiche vom p-Typ 705, wie es in Fig. 8 gezeigt ist, kann diese jedoch auch in etwa die selbe Tiefe wie die Halbleiterbereiche vom p-Typ 705 aufwei sen, wie es in Fig. 10 gezeigt ist, oder eine größere Tiefe als die Halbleiterbereiche vom p-Typ 705 aufweisen, wie es in Fig. 11 gezeigt ist.Although the p ^- -type 704 semiconductor layer is less deep than the p-type 705 semiconductor regions as shown in FIG. 8, however, it may be about the same depth as the p-type 705 semiconductor regions aufwei sen, as shown in Fig. 10, or have a greater depth than the semiconductor regions of the p-type 705, as shown in Fig. 11.

Gemäß der in Fig. 2 dargestellten Äquivalenzschaltung ent spricht ein n-Kanal MOSFET 801 dem MOSFET mit der MOS-Struk tur oberhalb des Halbleiterbereiches vom p^---Typ 704 in Fig. 8. Ein PNP-Transistor 802 eines Multikollektor-Transistors entspricht einem Bipolartransistor mit p⁺n⁺n^--p-Struktur, welche zusammengesetzt ist aus dem Halbleitersubstrat vom p⁺-Typ 701, der Halbleiterschicht vom n⁺-Typ 702, der Drift schicht vom n⁻-Typ und dem Halbleiterbereich 704 vom p^---Typ gemäß Fig. 8 und entspricht einem Bipolartransistor mit p⁺n⁺n⁻p-Struktur, welche ausgebildet ist durch Ersetzen des Kollektors dieses Bipolartransistors vom dem Halbleiterbe reich vom p^---Typ 704 mit dem Halbleiterbereich vom p-Typ 705. Ein npn-Transistor 803 entspricht einem Bipolartran sistor mit n⁻p^--n⁺-Struktur, welche zusammengesetzt ist aus der Driftschicht vom n⁻-Typ 703, dem Halbleiterbereich vom p^---Typ 704 und dem Halbleiterbereich vom n⁺-Typ 706 gemäß Fig. 8. Ein Widerstand 804 stellt eine Widerstandskomponente in dem Halbleiterbereich vom p^---Typ 704 dar.According to the equivalent circuit shown in FIG. 2, an n-channel MOSFET 801 corresponds to the MOSFET with the MOS structure above the semiconductor region of the p ^- type 704 in FIG. 8. A PNP transistor 802 of a multi-collector transistor corresponds to one Bipolar transistor with p⁺n⁺n ^- p structure, which is composed of the semiconductor substrate of p⁺ type 701 , the semiconductor layer of n⁺ type 702 , the drift layer of n⁻ type and the semiconductor region 704 of p ^{- -} Type according to FIG. 8 and corresponds to a bipolar transistor with p⁺n⁺n⁻p structure, which is formed by replacing the collector of this bipolar transistor from the semiconductor region of p ^- type 704 with the semiconductor region of p type 705 . An npn transistor 803 corresponds to a bipolar transistor with n⁻p ^- n⁺ structure, which is composed of the drift layer of n⁻ type 703 , the semiconductor region of p ^- type 704 and the semiconductor region of n⁺ type 706 according to FIG. 8. A resistor 804 represents a resistance component in the p ^- type semiconductor region 704 .

Ein Teil des Transistors 802 und des Transistors 803 sind thyristor-verbunden und stellen einen Thyristorabschnitt dar. Mit diesem Thyristorabschnitt ist der MOSFET 801 kaskode-verbunden. Somit wird bei dieser Halbleitervorrich tung ein Kaskodeantrieb eines GTO-Thyristors durch den MOSFET implementiert.A part of the transistor 802 and the transistor 803 are thyristor-connected and constitute a thyristor section. The MOSFET 801 is cascode-connected to this thyristor section. Thus, in this semiconductor device, a cascode drive of a GTO thyristor is implemented by the MOSFET.

Im folgenden wird die Betriebsweise erläutert. Wenn die angelegte Spannung auf einem Anodenanschluß A bezüglich einem Kathodenanschluß K angehoben wird, während der MOSFET 801 aufgrund einer geringen Gatespannung, welche an einen Gateanschluß G angelegt ist, ausgeschaltet wird, wird ein PN-Übergang zwischen der Driftschicht vom n⁻-Typ 703 und dem Halbleiterbereich vom p^--- und p-Typ 704 und 705 in Rück wärtsrichtung vorgespannt, und es beginnt eine Verarmungs schicht sich auf beiden Seiten dieses PN-Überganges zu erstrecken. Die Verarmungsschicht erstreckt sich innerhalb des Halbleiterbereiches vom p^---Typ 704, welcher geringer ist in der Akzeptordichte, und der Halbleiterbereich vom p^-- -Typ 704 wird vollständig durch die Anodenspannung von weni gen V verarmt. Wenn die Anodenspannung weiter angehoben wird, wird der Halbleiterbereich vom p-Typ 705, welcher eine hohe Akzeptordichte aufweist, ein wenig verarmt und die Aus dehnung der Verarmungsschicht endet. In Fig. 12 ist durch eine strichpunktierte Linie die Bedingung für die Ausdehnung der Verarmungsschicht (ein Rand der Verarmungsschicht) auf grund der Sperrung mit niedriger Spannung gezeigt. Aufgrund dessen erscheint der Rand der Verarmungsschicht ebenfalls um den Halbleiterbereich vom n⁺-Typ 706, wobei dies in den Figuren nicht näher dargestellt ist. The mode of operation is explained below. When the applied voltage on an anode terminal A is raised with respect to a cathode terminal K while the MOSFET 801 is turned off due to a low gate voltage applied to a gate terminal G, a PN junction between the n + type drift layer 703 and the semiconductor region of the p ^- and p-type 704 and 705 biased in the backward direction, and a depletion layer begins to extend on both sides of this PN junction. The depletion layer extends within the p ^- type 704 semiconductor region, which is lower in acceptor density, and the p ^- type 704 semiconductor region is completely depleted by the anode voltage of a few V. If the anode voltage is raised further, the p-type 705 semiconductor region, which has a high acceptor density, becomes a little poor and the expansion of the depletion layer ends. In Fig. 12 the condition for the expansion of the depletion layer (an edge of the depletion layer) is shown reason of disabling low voltage by a dot-dash line. Because of this, the edge of the depletion layer also appears around the nbereich-type semiconductor region 706 , this not being shown in more detail in the figures.

Die sich zur Seite der Driftschicht vom n⁻-Typ 703 erstrek kende Verarmungsschicht verarmt vollständig die Driftschicht vom n⁻-Typ 703 durch Anlegen einer Anodenspannung von eini gen wenigen hundert V, und wenn die Anodenspannung bis zur Nennspannung (von beispielsweise 1000 V) angehoben wird, endet die Ausdehnung der Verarmungsschicht, nachdem die Halbleiterschicht vom n⁺-Typ 702, welche eine hohe Donator dichte aufweist, ein wenig verarmt worden ist. In Fig. 12 sind gestrichelt die Bedingungen der Ausdehnung der Verar mungsschicht nach der Sperrung mit hoher Spannung gezeigt. Nachdem die Anodenspannung über die Nennspannung angehoben worden ist, erreicht das elektrische Feld innerhalb der Halbleitervorrichtung eine kritische Feldstärke, so daß der Durchbruch beginnt.Extending to the side of the drift layer from the n⁻-type 703 erstrek kende depletion layer is completely depleted the drift layer from the n⁻-type 703 by applying an anode voltage of eini gen few hundred V, and when the anode voltage to the rated voltage is raised (for example, 1000 V) the expansion of the depletion layer ends after the n⁺-type 702 semiconductor layer, which has a high donor density, has been slightly depleted. In Fig. 12, the conditions of expansion of the depletion layer after blocking with high voltage are shown in broken lines. After the anode voltage is raised above the nominal voltage, the electric field within the semiconductor device reaches a critical field strength, so that the breakdown begins.

Fig. 13 zeigt die Ausdehnung der Verarmungsschicht bei einem Spannungsperrzustand in der Halbleitervorrichtung gemäß der in Fig. 11 gezeigten Struktur. Wie im Falle der Fig. 12 zeigt eine strichpunktierte Linie die Ausdehnung der Verar mungsschicht nach Sperrung mit niedriger Spannung, und eine gestrichelte Linie zeigt die Ausdehnung nach Sperrung mit hoher Spannung. Da bei dem Fall der in Fig. 11 gezeigten Struktur ein PN-Übergang zwischen der Driftschicht vom n⁻- Typ 703 und dem Halbleiterbereich vom p^---Typ 704 flach wird ohne Krümmung, ist die Konzentration des elektrischen Feldes schwerlich anhebbar, so daß auf leichte Weise eine hohe Durchbruchsspannung erhalten wird. Dies trifft ebenso für die Halbleitervorrichtung mit der in Fig. 10 gezeigten Struktur zu. FIG. 13 shows the expansion of the depletion layer in a voltage blocking state in the semiconductor device according to the structure shown in FIG. 11. As in the case of Fig. 12, a chain line shows the expansion of the depletion layer after blocking with low voltage, and a broken line shows the expansion after blocking with high voltage. Since in the case of the structure shown in Figure 11, a PN junction between the drift layer n⁻- type 703 and the semiconductor region of p ^-. -Type 704 is flat without curvature, the electric field concentration is hard to be raised, so that a high breakdown voltage is easily obtained. This also applies to the semiconductor device having the structure shown in FIG. 10.

Wenn eine positive Spannung an den Gateanschluß G angelegt wird, werden invertierte Schichten in den Kanalbereichen 708 gebildet, und der MOSFET 801 geht in einen EIN-Zustand über. Die Schwellenspannung für die einzuschaltenden Kanalbereiche 708 wird durch die Verunreinigungskonzentration der Halblei terbereiche vom p-Typ 705 bei den Rändern der Kanalbereiche 708 auf der Seite der Halbleiterbereiche vom n⁺-Typ 707 bestimmt. Diese Verunreinigungskonzentration ist so einge stellt, daß die obige Schwellenspannung einen geeigneten Wert bei einem Anreicherungsbetrieb annimmt.When a positive voltage is applied to the gate G, inverted layers are formed in the channel regions 708 and the MOSFET 801 goes into an ON state. The threshold voltage for the channel regions 708 to be switched on is determined by the impurity concentration of the semiconductor regions of the p-type 705 at the edges of the channel regions 708 on the side of the semiconductor regions of the n⁺-type 707 . This impurity concentration is set so that the above threshold voltage takes a suitable value in an enrichment operation.

Wenn der MOSFET 801 eingeschaltet ist, nimmt der Halbleiter vom n⁺-Typ 706 in etwa denselben elektrischen Potentialpegel wie die Kathodenelektrode 711 an. Wenn unter dieser Bedin gung die angelegte Spannung auf dem Anodenanschluß A bezüg lich dem Kathodenanschluß K angehoben wird, wird der PN- Übergang zwischen der Driftschicht vom n⁻-Typ 703 und den Halbleiterbereichen vom p^--- und p-Typ 704 und 705 in Rück wärtsrichtung vorgespannt, so daß auf dieselbe Weise wie oben erwähnt die Verarmungsschicht sich auf beiden Seiten des PN-Überganges erstreckt und der Halbleiterbereich vom p^---Typ 704 vollständig durch die Anodenspannung von einigen wenigen V verarmt wird. Somit wird der Basisbereich des npn- Transistors 803, der sich aus der Driftschicht vom n⁻-Typ 703, dem Halbleiterbereich vom p^---Typ 704 und dem Halblei terbereich vom n⁺-Typ 706 zusammensetzt, durchgeschaltet ("punched through") und der Kollektor des Transistors 803 wird elektrisch mit dessen Emitter mit geringer Impedanz verbunden (d. h. der Transistor 803 wird eingeschaltet). Auf diese Weise werden Elektronen von dem Halbleiterbereich vom n⁺-Typ 707 in die Driftschicht vom n⁻-Typ 703 (Basis des PNP-Transistors 802) über die Kanalbereiche 708, den Halb leiterbereich vom n⁺-Typ 706 und den durchgeschalteten Halb leiterbereich vom p^---Typ 704 injiziert, und als Reaktion darauf werden Löcher von dem Halbleitersubstrat vom p⁺-Typ 701 (Emitter des PNP-Transistors 802) in die Driftschicht vom n⁻-Typ 703 über die Halbleiterschicht vom n⁺-Typ bei dem Widerstand 804 nach dem Fließen von dem Halbleiterbereich vom p^---Typ 704 an die Kathodenelektrode 711 über die Halb leiterbereiche vom p-Typ 705 injiziert, und als Basisstrom des npn-Transistors 803 angelegt, so daß die Transistoren 802 und 803 thyristorbetrieben und verriegelt werden. When the MOSFET 801 is turned on, the n⁺-type semiconductor 706 assumes approximately the same electrical potential level as the cathode electrode 711 . If under this Bedin supply an applied voltage to the anode terminal A bezüg Lich the cathode terminal K is raised, the PN junction between the drift layer from the n⁻-type 703 and the semiconductor regions of the p ^- - and p-type 704 and 705 in Backward biased so that in the same manner as mentioned above, the depletion layer extends on both sides of the PN junction and the p ^- type 704 semiconductor region is completely depleted by the anode voltage of a few volts. Thus, the base region of the npn transistor 803 , which is composed of the drift layer of the n⁻-type 703 , the semiconductor region of the p ^- -type 704 and the semiconductor region of the n⁺-type 706 , is switched through (“punched through”) and the collector of transistor 803 is electrically connected to its low impedance emitter (ie transistor 803 is turned on). In this way, electrons from the n⁺-type semiconductor region 707 into the n⁻-type drift layer 703 (base of the PNP transistor 802 ) via the channel regions 708 , the n⁺-type semiconductor region 706 and the switched-on semiconductor region of p ^- type 704 , and in response, holes from the p⁺-type semiconductor substrate 701 (emitter of the PNP transistor 802 ) are injected into the n⁻-type 703 drift layer via the n⁺-type semiconductor layer the resistor 804 after flowing from the p ^- type semiconductor region 704 to the cathode electrode 711 through the p-type semiconductor regions 705 , and applied as the base current of the npn transistor 803 so that the transistors 802 and 803 operate thyristor and be locked.

Somit wird diese Halbleitervorrichtung eingeschaltet und der Anodenstrom fließt von dem Anodenanschluß A an den Kathoden anschluß K. In dem EIN-Zustand arbeitet der aus den Tran sistoren 802 und 803 zusammengesetzte Thyristor derart, daß der Spannungsabfall bei dem Serienwiderstand durch den MOSFET 801 im wesentliche verringert wird. Zusätzlich wird der PNP-Transistor (ein Teil des Transistors 802), welcher zusammengesetzt ist aus dem Halbleitersubstrat vom p⁺-Typ 701, der Halbleiterschicht vom n⁺-Typ 702, der Driftschicht vom n⁻-Typ 703 und den Halbleiterbereichen vom p-Typ 705, ebenfalls aktiv, so daß der Anodenstrom fließt.Thus, this semiconductor device is turned on and the anode current flows from the anode terminal A to the cathode terminal K. In the ON state, the thyristor composed of the transistors 802 and 803 operates in such a manner that the voltage drop in the series resistance through the MOSFET 801 is substantially reduced becomes. In addition, the PNP transistor (a part of transistor 802 ), which is composed of the semiconductor substrate of the p⁺-type 701 , the semiconductor layer of the n⁺-type 702 , the drift layer of the n⁻-type 703 and the semiconductor regions of the p- Type 705 , also active, so that the anode current flows.

Wie oben beschrieben wurde, kann in dem EIN-Zustand der Halbleitervorrichtung entsprechend diesem Ausführungsbei spiel ein Anstieg der Stromdichte (Verringerung der EIN- Zustands-Spannung) implementiert werden, da die Stromlei tungseigenschaft des MOSFET 801 erheblich verbessert ist, auch falls der Verstärkungsfaktor des PNP-Transistors 802 aufgrund der Einführung eines Lebensdauerkillers etc. ver ringert ist.As described above, in the ON state of the semiconductor device according to this embodiment, an increase in the current density (decrease in the ON state voltage) can be implemented because the current conduction property of the MOSFET 801 is significantly improved even if the gain factor of the PNP -Transistor 802 is reduced due to the introduction of a lifetime killer etc.

In dem EIN-Zustand, bei dem der Anodenstrom zwischen den Anoden- und Kathodenanschlüssen A und K fließt, wenn der Kanalbereich 708 abgeschnitten ist (d. h. der MOSFET 801 ist ausgeschaltet) durch Eliminierung der positiven Spannung des Gateanschlusses G, ist der Emitter des npn-Transistors 803 freigemacht. Somit ist der aus den Transistoren 802 und 803 zusammengesetzte Thyristor entriegelt. Elektronen als Mino ritätsladungsträger innerhalb des Halbleiterbereiches vom p⁻ ⁻-Typ 704 und Löcher als Minoritätsladungsträger innerhalb der Driftschicht vom n⁻-Typ 703 verschwinden durch Rekombi nation, und das Ausschalten dieser Halbleitervorrichtung ist beendet. Im Zusammenhang mit dem Verschwinden der Minori tätsladungsträger benötigt dasjenige der Löcher eine längere Zeit, so daß diese Halbleitervorrichtung im wesentlichen dieselben Abschneideeigenschaften wie der IGBT zeigt.In the ON state in which the anode current flows between the anode and cathode terminals A and K when the channel region 708 is cut off (ie the MOSFET 801 is switched off) by eliminating the positive voltage of the gate terminal G, the emitter of the npn- Transistor 803 cleared. The thyristor composed of transistors 802 and 803 is thus unlocked. Electrons as minority charge carriers within the p⁻ Typ type 704 semiconductor region and holes as minority charge carriers within the n⁻ type 703 drift layer disappear due to recombination, and the switching off of this semiconductor device is finished. In connection with the disappearance of the minority carriers, that of the holes takes a long time, so that this semiconductor device exhibits substantially the same cutting properties as the IGBT.

Nach dem Ausschalten des MOSGTO und MTT war es, da ein Bypass über einen MOS-Kanal zwischen einem Gate und einer Kathode eines GTO-Thyristors zum Entriegeln des Thyristors vorgesehen wurde, schwierig, eine ausreichend hohe Haupt sperrstromdichte vorzusehen. Auf der anderen Seite weist die Halbleitervorrichtung des obigen Ausführungsbeispieles Vor teile dahingehend auf, daß der Hauptstrom bis zur Grenze der Stromflußmöglichkeit des MOS-Kanals fließen kann und abge schnitten werden kann, da die Struktur zum Schließen/Öffnen der Kathode des GTO-Thyristors über den MOS-Kanal vorgesehen ist. Darüberhinaus wird die Packungsdichte der Vorrichtung vergrößert, da lediglich ein einzelner Gateanschluß für die EIN/AUS-Steuerung notwendig ist, so daß eine hohe Strom dichte realisiert werden kann. Des weiteren ist aufgrund dem Vorhandensein des Halbleiterbereiches vom p^---Typ 704 die Konzentration des elektrischen Feldes aufgrund der gekrümm ten Ränder der Halbleiterbereiche vom p-Typ 705 relaxiert (insbesondere bei den in Fig. 3 und 4 gezeigten Strukturen). Da dementsprechend nicht nur die Diffusionstiefe des Halb leiterbereiches vom p-Typ 705 kleiner gemacht werden kann, sondern ebenfalls die Kanallänge der Kanalbereiche 708 kür zer gemacht werden kann, kann eine feine MOS-Struktur herge stellt werden, so daß darüberhinaus die Reduktion des EIN- Zustands-Widerstandes und ein Anstieg der Stromdichte reali siert werden können.After switching off the MOSGTO and MTT, since a bypass was provided via a MOS channel between a gate and a cathode of a GTO thyristor to unlock the thyristor, it was difficult to provide a sufficiently high main reverse current density. On the other hand, the semiconductor device of the above embodiment has parts to the extent that the main current can flow to the limit of the current flow possibility of the MOS channel and can be cut off because the structure for closing / opening the cathode of the GTO thyristor via the MOS channel is provided. In addition, the packing density of the device is increased since only a single gate connection is required for the ON / OFF control, so that a high current density can be realized. Furthermore, due to the presence of the p ^- type semiconductor region 704, the concentration of the electric field is relaxed due to the curved edges of the p type 705 semiconductor regions (in particular in the structures shown in FIGS. 3 and 4). Accordingly, since not only the diffusion depth of the p-type semiconductor region 705 can be made smaller, but also the channel length of the channel regions 708 can be made shorter, a fine MOS structure can be produced, so that the reduction of the ON- State resistance and an increase in current density can be realized.

Bis hierhin weist die Halbleitervorrichtung entsprechend dem obigen Ausführungsbeispiel, ähnlich wie der IGBT, ebenfalls einen eingebauten parasitären Thyristor auf, welcher zusam mengesetzt ist aus dem Halbleitersubstrat vom p⁺-Typ 701, der Halbleiterschicht vom n⁺-Typ 702, der Driftschicht vom n⁻-Typ 703, den Halbleiterbereichen vom p-Typ 705 und den Halbleiterbereichen vom n⁺-Typ 707. Wenn dementsprechend die Stromdichte innerhalb der Halbleiterbereiche vom p-Typ 705 angehoben wird, verriegelt dieser parasitäre Thyristor, so daß die Möglichkeit besteht, daß die Vorrichtung nicht mehr steuerbar wird. Um daher den Anstieg des Potentiales inner halb der Halbleiterbereiche vom p-Typ 705 zu verhindern, wie es beispielsweise in Fig. 14 dargestellt ist, werden vor zugsweise die Halbleiterbereiche vom p-Typ 705 mit Diffu sionsbereichen hoher Konzentration 714 vorgesehen, um den Widerstandswert der Halbleiterbereiche vom p-Typ 705 niedrig zu halten.Up to this point, the semiconductor device in accordance with the above exemplary embodiment, similar to the IGBT, also has a built-in parasitic thyristor, which is composed of the semiconductor substrate of the p Typ type 701 , the semiconductor layer of the n⁺ type 702 , the drift layer of the n⁻ -Type 703 , the semiconductor regions of the p-type 705 and the semiconductor regions of the n⁺-type 707 . Accordingly, if the current density within the p-type 705 semiconductor regions is increased, this parasitic thyristor locks, so that there is a possibility that the device can no longer be controlled. Therefore, in order to prevent the increase in the potential within the p-type semiconductor regions 705 , as shown in FIG. 14, for example, the p-type semiconductor regions 705 with diffusion regions of high concentration 714 are preferably provided in order to reduce the resistance value of the Keep p-type 705 semiconductor regions low.

Im folgenden wird unter Bezugnahme auf die Fig. 15A bis 15E ein Verfahren zur Herstellung der in Fig. 1 gezeigten Halb leitervorrichtung erläutert. Zu Beginn werden gemäß Fig. 15A auf dem Halbleitersubstrat vom p⁺-Typ 701 Verunreinigungen vom n-Typ zur Ausbildung der Halbleiterschicht vom n⁺-Typ 702 ionenimplantiert, und anschließend wird darauf durch epitaktisches Wachsen die Halbleiterschicht vom n⁻-Typ 703 gebildet. Als nächstes werden gemäß Fig. 15B auf der gesamten Oberfläche des Halbleitersubstrates vom n⁻-Typ 703 Verunreinigungen vom p-Typ zur Bildung der Halbleiterschicht vom p⁻-Typ 720 implantiert. Dann wird gemäß Fig. 15C, nach dem ein Siliziumoxidfilm 721 auf der gesamten Oberfläche durch Oxidation gebildet ist, Polysilizium auf der Oberflä che abgeschieden und anschließend durch selektives Ätzen zur Bildung eines Polysiliziumfilmes 722 strukturiert. Daran anschließend werden Verunreinigungen vom p-Typ ionenimplan tiert, wobei der Polysiliziumfilm 722 als Maske verwendet wird, und zur Ausbildung des wannenähnlichen Halbleiterbe reiches vom p-Typ 705 ausgeheilt. Bei dieser Gelegenheit wird zur selben Zeit der Halbleiterbereich vom p^---Typ 704 gebildet aufgrund der Diffusion der Verunreinigungen vom p- Typ der Halbleiterschicht vom p⁻-Typ 720.A method of manufacturing the semiconductor device shown in FIG. 1 will be explained with reference to FIGS. 15A to 15E. At the beginning of 15A on the semiconductor substrate from the p⁺-type 701 impurities from the n type to form the semiconductor layer of the n⁺-type 702 according to. Ion-implanted, and then thereon by epitaxially growing the semiconductor layer of n⁻ type 703 is formed. Next, 15B on the entire surface of the semiconductor substrate from the n⁻-type impurities 703 from p-type to form the semiconductor layer of the p⁻-type 720 are implanted according to.. Then, as shown in FIG. 15C, after a silicon oxide film 721 is formed on the entire surface by oxidation, polysilicon is deposited on the surface Oberflä and then by selective etching to form a polysilicon film 722 patterned. Thereafter, p-type impurities are ion-implanted using the polysilicon film 722 as a mask and healed to form the p-type 705 well- like semiconductor region. On this occasion, at the same time, the p ^- type semiconductor region 704 is formed due to the diffusion of the p-type impurities of the picht-type semiconductor layer 720 .

Als nächstes wird gemäß Fig. 15D selektives Ätzen des Poly siliziumfilmes 722 und des Oxidfilmes 721 durchgeführt zur Bildung der Gateelektroden 710 und die Gateoxidfilme 709, und ferner werden auf beiden Seiten Fenster vorgesehen. Dann werden selektiv Verunreinigungen vom n-Typ durch die Fenster zur Bildung der Halbleiterbereiche vom n⁺-Typ 706 und 707 auf eine selbstjustierende Weise eingeführt. Dann werden, wie es in Fig. 15E gezeigt ist, die Gateelektroden 710 und der Halbleiterbereich vom n⁺-Typ 706 durch einen Zwischenla gen-Isolierfilm 712 bedeckt, und ein Metallisierungsvorgang wird zur Bildung der Anodenelektrode 711 auf der oberen Oberfläche und der Kathodenelektroden 713 auf der Rückseite durchgeführt. Somit wird die Halbleitervorrichtung mit der in Fig. 1 gezeigten Struktur implantiert.Next, selective etching 15D is shown in FIG. Of the poly silicon film 722 and the oxide film 721 carried out to form the gate electrode 710 and gate oxide films 709, and further windows are provided on both sides. Then, n-type impurities are selectively introduced through the windows to form the n⁺-type semiconductor regions 706 and 707 in a self-adjusting manner. Then, as shown in FIG. 15E, the gate electrodes 710 and the n⁺-type semiconductor region 706 are covered by an interlayer insulating film 712 , and a plating process is used to form the anode electrode 711 on the top surface and the cathode electrodes 713 performed on the back. Thus, the semiconductor device having the structure shown in FIG. 1 is implanted.

Fig. 16 zeigt eine schematische Schnittansicht eines weite ren Ausführungsbeispieles der Halbleitervorrichtung entspre chend der vorliegenden Erfindung. Bei diesem Ausführungsbei spiel ist der Halbleiterbereich vom n⁺-Typ 706 nicht auf einem Teil, sondern auf der gesamten Oberfläche des Halblei terbereiches vom p^---Typ 704 gebildet. Zusätzlich ist die Gateelektrode 710 nicht in zwei Teile unterteilt, sondern es ist stattdessen eine einzige gemeinsame Gateelektrode zwi schen den beiden Kanalabschnitten vorgesehen. Weitere Struk turen mit denselben Wirkungen wie bei den obigen Ausfüh rungsbeispielen können erhalten werden. Fig. 16 is a schematic sectional view showing a wide ren embodiment of the semiconductor device accordingly to the present invention. In this exemplary embodiment, the nbereich-type semiconductor region 706 is not formed on one part, but rather on the entire surface of the semiconductor region of the p ^- -type 704 . In addition, the gate electrode 710 is not divided into two parts, but instead a single common gate electrode is provided between the two channel sections. Other structures with the same effects as the above embodiments can be obtained.

Darüberhinaus kann die bodenseitige Konfiguration des Halb leiterbereiches vom p^---Typ 704 nicht notwendigerweise flach sein, und sie kann beispielsweise wie in Fig. 17 gezeigt eine entlang der Wannenkonfigurationen der Halbleiterberei che vom p-Typ 705 gebildete sein.In addition, the bottom configuration of the p ^- type semiconductor region 704 may not necessarily be flat, and may be, for example, as shown in FIG. 17, one formed along the well configurations of the p type 705 semiconductor regions.

Unter Bezugnahme auf die Fig. 18A bis 18E wird im folgen den ein weiteres bevorzugtes Ausführungsbeispiel des Verfah rens zur Herstellung der in Fig. 1 gezeigten Halbleitervor richtung beschrieben. Zuerst werden gemäß Fig. 18A Verunrei nigungsionen vom n-Typ auf der Oberfläche eines Halbleiter substrates vom p⁺-Typ 701 zur Bildung einer Halbleiter schicht vom n⁺-Typ 702 auf dem Substrat 701 injiziert. Auf der Halbleiterschicht vom n⁺-Typ 702 wird epitaktisch eine Driftschicht vom n⁻-Typ 703 aufgewachsen. Wie es in Fig. 18B gezeigt ist, wird die Oberfläche der Driftschicht vom n⁻-Typ 703 zur Ausbildung eines Oxidfilmes 730 thermisch oxidiert, und daran anschließend werden Verunreinigungsionen vom p-Typ wie beispielsweise Bor injiziert. Zur Diffusion der Verun reinigungen vom p-Typ wird eine Wärmebehandlung durchge führt, wodurch ein Halbleiterbereich vom p^---Typ 704 gebil det wird, wie es in Fig. 18C dargestellt ist.With reference to FIGS. 18A to 18E, a further preferred exemplary embodiment of the method for producing the semiconductor device shown in FIG. 1 is described in the following. First, Fig are in accordance. 18A contami nigungsionen n-type on the surface of a semiconductor substrate from the p⁺-type semiconductor layer 701 to form a from the n⁺-type 702 on the substrate 701 injected. An n⁻-type 703 drift layer is epitaxially grown on the n⁺-type 702 semiconductor layer. As shown in FIG. 18B, the surface of the n⁻-type drift layer 703 is thermally oxidized to form an oxide film 730 , and then p-type impurity ions such as boron are injected thereafter. A heat treatment is performed to diffuse the p-type impurities, thereby forming a p ^- type 704 semiconductor region as shown in FIG. 18C.

Nach der Entfernung des Oxidfilmes 730 auf der oberen Ober fläche wird gemäß Fig. 18D ein Siliziumoxidfilm 721 für einen Gateisolierfilm für den Oxidfilm 730 ersetzt. Auf dem Siliziumoxidfilm 721 wird ein Polysiliziumfilm gebildet. Der Polysiliziumfilm wird durch Fotolithographie selektiv ent fernt, wodurch Polysilizium-Gateelektroden 710 ausgebildet werden. Als nächstes wird gemäß Fig. 18E Fotolackmaterial über die gesamte obere Oberfläche gebildet und durch Fotoli thographie selektiv entfernt, so daß ein Fotolack 731 ver bleibt. Unter Verwendung des Fotolackes 731 als Maske werden in die obere Oberfläche Verunreinigungsionen vom p-Typ wie beispielsweise Bor injiziert. Wie es in Fig. 18F gezeigt ist, wird daran anschließend der Fotolack 731 entfernt, und es wird eine Wärmebehandlung zur Diffusion der Verunreini gungen vom p-Typ durchgeführt, wodurch wannenförmige Halb leiterbereich vom p-Typ 705 gebildet werden.After removing the oxide film 730 on the upper surface, a silicon oxide film 721 for a gate insulating film for the oxide film 730 is replaced as shown in FIG. 18D. A polysilicon film is formed on the silicon oxide film 721 . The polysilicon film is selectively removed by photolithography, thereby forming polysilicon gate electrodes 710 . Next, as shown in FIG. 18E, resist material is formed over the entire upper surface and selectively removed by photolithography so that a resist 731 remains. Using photoresist 731 as a mask, p-type impurity ions such as boron are injected into the upper surface. Thereafter, as shown in FIG. 18F, the photoresist 731 is removed, and a heat treatment for diffusing the p-type impurities is performed, thereby forming a p-type 705 well -shaped semiconductor region.

Als nächstes wird gemäß Fig. 18G Fotolackmaterial über die gesamte Oberfläche gebildet und selektiv mittels Fotolitho graphie entfernt, wobei Fotolack 732 verbleibt. Unter Ver wendung des Fotolackes 732 und der Polysilizium-Gateelektro den 710 als Masken wird der Oxidfilm 721 selektiv weggeätzt. Die unterhalb der Gateelektroden 710 verbleibenden Oxidfilme 721 werden Gateoxidfilme 709. Daran anschließend werden unter Verwendung der Gateelektroden 710 und der Fotolacke 732 als Masken in die obere Oberfläche Verunreinigungsionen vom n-Typ wie beispielsweise Arsen injiziert.Next, 18G photoresist material is shown in FIG. Formed over the entire surface and selectively removed by means of chromatography Fotolitho, wherein photoresist 732 remains. Using the photoresist 732 and the polysilicon gate electrode 710 as masks, the oxide film 721 is selectively etched away. The oxide films 721 remaining below the gate electrodes 710 become gate oxide films 709 . Then, using the gate electrodes 710 and the photoresists 732 as masks, n-type impurity ions such as arsenic are injected into the upper surface.

Unter Bezugnahme auf Fig. 18H wird zur Diffusion der Verun reinigungen vom n-Typ eine Wärmebehandlung durchgeführt, wodurch Halbleiterbereiche vom n⁺-Typ 706 und 707 gebildet werden. Die exponierten Oberflächen des Halbleiterbereiches vom p^---Typ 704 und die Halbleiterbereiche vom p-Typ 705 werden thermisch oxidiert, wodurch die Gateoxidfilme 709 und die Oxidfilme 701 erneut zur Ausbildung eines Oxidfilmes 721a verbunden werden. Wie es in Fig. 18I dargestellt ist, werden die Gateelektroden 710 mit einer Isolierfilmschicht 712 bedeckt, welche strukturiert wird. Auf der Isolierfilm schicht 712 wird eine Anodenelektrode 711 gebildet, welche beispielsweise aus Al durch einen Metallisierungsvorgang hergestellt wird. Auf der rückseitigen Oberfläche wird eine Kathodenelektrode 713 gebildet, welche beispielsweise eine durch einen Metallisierungsvorgang hergestellten Drei-Lagen- Aufbau aus Ti-Ni-Au hergestellt ist. Hierdurch wird eine Halbleitervorrichtung mit derselben Struktur wie in Fig. 1 vorgesehen, wie es in Fig. 18J dargestellt ist.Referring to FIG. 18H, heat treatment is performed to diffuse the n-type impurities, thereby forming n⁺-type semiconductor regions 706 and 707 . The exposed surfaces of the p ^- type semiconductor region 704 and the p type 705 semiconductor regions are thermally oxidized, whereby the gate oxide films 709 and the oxide films 701 are bonded again to form an oxide film 721 a. As shown in FIG. 18I, the gate electrodes 710 are covered with an insulating film layer 712 , which is patterned. On the insulating film layer 712 , an anode electrode 711 is formed, which is produced, for example, from Al by a metallization process. A cathode electrode 713 is formed on the rear surface, which is made, for example, of a three-layer structure made of Ti-Ni-Au by means of a metallization process. This provides a semiconductor device having the same structure as in FIG. 1 as shown in FIG. 18J.

Nachdem entsprechend diesem bevorzugten Ausführungsbeispiel die Polysilizium-Gateelektrode 710 gebildet ist, werden die Halbleiterbereich vom p-Typ 705 und die Halbleiterbereiche vom n⁺-Typ 706 und 707 auf eine selbstjustierende Art und Weise unter gemeinsamer Verwendung der Polysilizium-Gate elektroden als Masken gebildet. Dadurch werden laterale geo metrische Abweichungen zwischen diesen Bereichen 705, 706 und 707 äußerst verringert. Ein Vorteil besteht darin, daß die gewünschten Eigenschaften auf korrekte Weise erreicht werden können.After the polysilicon gate electrode 710 is formed in accordance with this preferred embodiment, the p-type semiconductor region 705 and the n⁺-type semiconductor regions 706 and 707 are formed in a self-aligning manner using the polysilicon gate electrodes as masks. As a result, lateral geometric deviations between these areas 705 , 706 and 707 are extremely reduced. One advantage is that the desired properties can be achieved correctly.

Die Fig. 19A bis 19K zeigen in schematischen Schnittan sichten ein weiteres bevorzugtes Ausführungsbeispiel des Verfahrens zur Herstellung der in Fig. 1 gezeigten Halblei tervorrichtung. Der Schritt gemäß Fig. 19A ist ähnlich dem gemäß Fig. 18A. Als nächstes wird gemäß Fig. 19B ein Sili ziumoxidfilm 721 für einen Gateisolierfilm auf der Drift schicht vom n⁻-Typ 703 gebildet. Auf dem Siliziumoxidfilm 721 werden gemäß Fig. 19C Polysiliziumfilm-Gateelektroden 710 gebildet. Wie es in Fig. 19D gezeigt ist, wird ein Foto lack 733 auf der oberen Oberfläche gebildet, in welche anschließend Verunreinigungsionen vom p-Typ wie beispiels weise Bor injiziert werden. Gemäß Fig. 19E wird nach dem Entfernen des Fotolackes 733 zur Diffusion der Verunreini gungen vom p-Typ eine Wärmebehandlung durchgeführt, wodurch ein Halbleiterbereich vom p^---Typ 704 gebildet wird. Die auf diese Weise erhaltene Struktur gemäß Fig. 19E entspricht derjenigen gemäß Fig. 18D des vorhergehenden bevorzugten Ausführungsbeispieles. FIG. 19A to 19K are schematic views Schnittan another preferred embodiment of the method for manufacturing the semiconducting shown in Fig. 1 tervorrichtung. The step of FIG. 19A is similar to that of FIG. 18A. 19B, a silicon oxide film 721 for a gate insulating film is formed on the n⁻-type 703 drift layer, as shown in FIG. 19B. On the silicon oxide film 721 are formed Fig 19C polysilicon film gate electrodes 710 according to.. As shown in Fig. 19D, a photoresist 733 is formed on the upper surface, into which p-type impurity ions such as boron are then injected. Referring to FIG. 19E, the photoresist 733 is used for diffusion of the p-type conditions Verunreini a heat treatment carried out after removal, thereby forming a semiconductor region of p ^- type is formed 704th The structure obtained in this way according to FIG. 19E corresponds to that according to FIG. 18D of the previous preferred exemplary embodiment.

Die Schritte gemäß den Fig. 19F bis 19K entsprechen voll kommen denjenigen gemäß den Fig. 18E bis 18J des vorher gehenden Herstellungsverfahrens, so daß deren Beschreibung weggelassen wird. Der Fotolack 733 kann bei dem Schritt gemäß Fig. 19E nicht entfernt stehen gelassen sein, und als der Fotolack 731 bei dem Schritt gemäß Fig. 19F verwendet sein. Der Fotolack 733 bei dem Schritt gemäß Fig. 19D muß nicht notwendigerweise vorgesehen sein.The steps in FIGS . 19F to 19K fully correspond to those in FIGS . 18E to 18J of the previous manufacturing process, so that the description thereof is omitted. The resist 733 may not be left removed in the step of FIG. 19E, and may be used as the resist 731 in the step of FIG. 19F. The photoresist 733 in the step of Fig. 19D need not necessarily be provided.

Der Unterschied zwischen dem Verfahren entsprechend diesem bevorzugten Ausführungsbeispiel und dem Verfahren entspre chend dem vorhergehenden bevorzugten Ausführungsbeispiel besteht darin, daß bei diesem Verfahren der Halbleiterbe reich vom p^---Typ 704 und die Halbleiterbereiche vom p-Typ 705 durch Injektion der Verunreinigungsionen vom p-Typ durch Verwenden derselben Maske gebildet werden.The difference between the method according to this preferred embodiment and the method corresponding to the previous preferred embodiment is that in this method the semiconductor region of the p ^- type 704 and the semiconductor region of the p type 705 by injection of the impurity ions of the p- Type can be formed using the same mask.

Bei den jeweiligen bevorzugten Ausführungsbeispielen wird der Halbleiterbereich vom p^---Typ 704 derart ausgebildet, daß die Oberflächen-Verunreinigungskonzentration 1×10¹⁵cm^-3 oder weniger, und bevorzugterweise 5×10¹³cm^-3 oder weniger beträgt. Der Halbleiterbereich vom p^---Typ 704 in der Umge bung der Grenzfläche zwischen dem Boden der Halbleiterberei che vom p-Typ 705 und der Halbleiterbereich vom p^---Typ 704 wird bevorzugterweise derart ausgebildet, daß die Verunrei nigungskonzentration 1×10¹⁴cm^-3 oder weniger beträgt.In the respective preferred embodiments, the p ^- type semiconductor region 704 is formed such that the surface impurity concentration is 1 × 10 ¹⁵ cm ^-3 or less, and preferably 5 × 10 ¹³ cm ^-3 or less. The p ^- type semiconductor region 704 in the vicinity of the interface between the bottom of the p-type semiconductor region 705 and the p ^- type semiconductor region 704 is preferably formed such that the impurity concentration is 1 × 10 ¹⁴ cm Is ^-3 or less.

Bei der Beschreibung der jeweiligen bevorzugten Ausführungs beispielen ist die Bildung des Halbleiterbereiches vom p--- Typ 704 durch Diffusion von Verunreinigungen vom p-Typ wie beispielsweise Bor angegeben. Die vorliegende Erfindung ist darauf nicht begrenzt. Beispielsweise kann der Halbleiterbe reich vom p^---Typ 704 auch durch Diffusion von Schwermetal len gebildet sein. Zur Erzielung der Oberflächen-Verunreini gungskonzentration des Halbleiterbereiches vom p^---Typ 704 von 5×10¹³cm^-3 oder weniger wird eine vorbestimmte Menge von Schwermetall wie beispielsweise Platin und Gold diffun diert, welches die Donatordichte der Driftschicht vom n⁻-Typ 703 ausgleichen kann und eine Oberflächeakzeptordichte von etwa 1×10¹³cm^-3 aufweist. Hierdurch kann der Halbleiterbe reich vom p^---Typ 704 mit hohem Widerstandswert vorgesehen werden. Das Schwermetall wie beispielsweise Platin und Gold weist einen hohen Diffusionskoeffizienten im Vergleich mit den Verunreinigungen vom p-Typ wie beispielsweise Bor auf und weist hierdurch Vorteile dahingehend auf, daß der Halb leiterbereich vom p^---Typ 704 in kurzer Zeit hergestellt werden kann.In the description of the respective preferred exemplary embodiments, the formation of the semiconductor region of the p --- type 704 by diffusion of impurities of the p-type, such as, for example, boron, is indicated. The present invention is not limited to this. For example, the p ^- -type semiconductor region 704 can also be formed by diffusion of heavy metals. In order to obtain the surface impurity concentration of the p ^- type 704 semiconductor region of 5 × 10 ¹³ cm ^-3 or less, a predetermined amount of heavy metal such as platinum and gold is diffused, which is the donor density of the n + type drift layer 703 can compensate and has a surface ^acceptor density of about 1 × 10 ¹³ cm ^-3 . As a result, the semiconductor region of p ^- type 704 can be provided with a high resistance value. The heavy metal such as platinum and gold has a high diffusion coefficient compared to the p-type impurities such as boron, and thereby has advantages in that the semiconductor region of the p ^- type 704 can be manufactured in a short time.

Obwohl bei den obigen Ausführungsbeispielen eine Halbleiter vorrichtung vom n-Kanaltyp beschrieben wurde, kann die vor liegende Erfindung selbstverständlich auch auf eine Halblei tervorrichtung vom p-Kanaltyp angewandt werden, wobei in diesem Falle die entgegengesetzten Leitfähigkeitstypen der jeweiligen Schichten und Bereiche vorgesehen wird. Although in the above embodiments, a semiconductor device of the n-channel type can be described lying invention of course also on a half lead p-channel type device can be applied, wherein in in this case the opposite conductivity types of respective layers and areas is provided.

Die Halbleitervorrichtung gemäß der vorliegenden Erfindung weist ausgezeichnete Eigenschaften auf, wenn sie bei einer Blitzlichtsteuervorrichtung angewandt wird, welche als zusätzliche Lichtquelle beispielsweise bei der Fotographie verwendet wird. Im folgenden wird im Detail eine Blitzlicht steuervorrichtung beschrieben, welche eine Halbleitervor richtung entsprechend der vorliegenden Erfindung verwendet, nachdem zunächst eine bisher verwendete Blitzlichtsteuervor richtung, welche einen IGBT verwendet, und deren Nachteile erläutert werden.The semiconductor device according to the present invention has excellent properties when used in a Flash control device is used, which as additional light source, for example in photography is used. The following is a flash light in detail Control device described which a semiconductor Vor direction used according to the present invention, after first using a previously used flash control direction using an IGBT and its disadvantages are explained.

Fig. 20 zeigt ein Schaltungsdiagramm einer bisher verwende ten Blitzlichtsteuervorrichtung mit einem IGBT. Gemäß Fig. 20 ist eine Serienverbindung eines IGBT 901 und einer Blitz lichtentladungsröhre 902 parallel mit einem Kondensator 903 zur Akkumulation von Blitzlichtenergie verbunden, welche einen Hauptschaltkreis darstellen. Mit dem Hauptschaltkreis ist eine elektrische Hochspannungsquelle V_CM verbunden. Eine Triggerschaltung zum Triggern der Blitzlichtentladungsröhre 902 weist einen Triggerwandler 904, einen Widerstand 905 und einen Triggerkondensator 906 auf. Über einen Gatewiderstand 907 wird ein Steuereingang VIN an das Gate des IGBT 901 angelegt. FIG. 20 is a circuit diagram of a previously used th flash control device having an IGBT. Referring to FIG. 20 is connected a series connection of an IGBT 901 and a flash discharge tube 902 in parallel with a capacitor 903 to the accumulation of flash light energy, which constitute a main circuit. An electrical high voltage source V _{CM is} connected to the main circuit. A trigger circuit for triggering the flash tube 902 has a trigger converter 904 , a resistor 905 and a trigger capacitor 906 . A control input VIN is applied to the gate of the IGBT 901 via a gate resistor 907 .

Beim Betrieb wird der an das Gate des IGBT 901 angelegte Steuereingang VIN auf niedrigem Pegel gehalten zum Ausschal ten des IGBT 901 zum Aufladen des Kondensators 903 zur Akku mulation der Blitzlichtenergie mit der dargestellten Polari tät (normalerweise 300 V oder ähnlich) aufgrund der elekti schen Hochspannungsquelle V_CM. Zur gleichen Zeit wird der Triggerkondensator 906 über den Widerstand 905 aufgeladen. Wenn unter diesen Bedingungen der Steuereingang VIN mit hohem Pegel-Spannungsimpulsen (gewöhnlicherweise einige zehn V) an das Gate des IGBT 901 angelegt ist, wird der IGBT ein geschaltet, so daß Ladungen in dem Triggerkondensator 906 über eine Primärspule des Triggerwandlers 904 entladen wer den. Dadurch werden in einer Sekundärspule des Triggerwand lers 904 Hochspannungsimpulse von einigen KV erzeugt, so daß die Blitzlichtentladungsröhre 902 getriggert wird. Als Reak tion darauf beginnt die Entladung der Blitzlichtentladungs röhre 902 mit der Emission von Blitzlicht, wobei die in dem Kondensator 903 für die Akkumulation von Blitzlichtenergie angesammelten Ladungen verbraucht werden. Bei dem Zeitpunkt, bei dem die für die Fotographie benötigte Lichtenergie erhalten wurde, wird die Gatespannung des IGBT 901 zum Aus schalten des IGBT 901 auf einen ausreichenden geringen Pegel gesenkt. Somit wird der über die Blitzlichtentladungsröhre 902 fließende Strom abgeschnitten, wodurch die Blitzlicht entladungen enden. Zur selben Zeit wird der Triggerkondensa tor 906 erneut auf die ursprüngliche Polarität aufgeladen, so daß dieser in den anfänglichen Zustand zurückkehrt.In operation, the control input VIN applied to the gate of the IGBT 901 is kept at a low level for switching off the IGBT 901 for charging the capacitor 903 for recharging the flash energy with the polarity shown (normally 300 V or similar) due to the electrical high-voltage source V _CM . At the same time, the trigger capacitor 906 is charged through the resistor 905 . Under these conditions, when the control input VIN with high level voltage pulses (usually a few tens of V) is applied to the gate of the IGBT 901 , the IGBT is turned on so that charges in the trigger capacitor 906 are discharged through a primary coil of the trigger converter 904 . As a result, high voltage pulses of several KV are generated in a secondary coil of the trigger converter 904 , so that the flash tube 902 is triggered. In response to this, the discharge of the flash discharge tube 902 begins with the emission of flash, using the charges accumulated in the capacitor 903 for the accumulation of flash energy. At the time when the light energy required for photography has been obtained, the gate voltage of the IGBT 901 for switching the IGBT 901 off is reduced to a sufficiently low level. Thus, the current flowing through the flash tube 902 is cut off, causing the flash discharges to end. At the same time, the trigger capacitor 906 is recharged to the original polarity so that it returns to the initial state.

Wie es bei der obigen bisher verwendeten Blitzlichtsteuer vorrichtung erwähnt wurde, wird durch Verwendung des IGBT als ein Schaltelement die in den Kondensator 903 für die Akkumulation der Blitzlichtenergie geladene Energie an die Blitzlichtentladungsröhre 902 für eine gewünschte Zeit zur Steuerung der Blitzlichtenergie angelegt. Der IGBT stellt eine Halbleitervorrichtung dar, welche durch Integration aus einem Chip gebildet ist, und einen durch den MOSFET ange triebenen Bipolartransistor darstellt, so daß diese wie der MOSFET spannungsantreibbar ist und Stromeigenschaften auf weist, die gleich sind wie bei dem Bipolartransistor. Da jedoch die Ausgangsstufe des IGBT durch einen Bipolartran sistor gebildet ist, sind dessen Stromeigenschaften durch (Stromeigenschaft des MOSFET)×(h_FE des Bipolartransistors) begrenzt, und somit wird ein großer Siliziumchip von etwa 5 bis 7 mm² zum Übertragen oder Abschneiden von großen Stromim pulsen wie beispielsweise 100 bis 200 A benötigt, welche für die Blitzlichtsteuervorrichtung benötigt werden. Als Folge davon wird die bisherige Blitzlichtsteuervorrichtung mit dem IGBT wegen des verhältnismäßig hohen Preises nicht in weitem Rahmen verwendet. Da diese zusätzlich bei einer hohen Strom dichte verwendet wird ist der EIN-Zustand-Spannungsabfall über den IGBT hoch, etwa bei 6 bis 10 V, was die Blitzlicht effizienz verringert, und die Packungsdichte der integrier ten Schaltung mit dem IGBT verringert, so daß die Blitz lichtsteuervorrichtung nicht klein gemacht werden kann.As mentioned in the above flash control device, by using the IGBT as a switching element, the energy charged in the capacitor 903 for accumulating the flash energy is applied to the flash tube 902 for a desired time to control the flash energy. The IGBT represents a semiconductor device which is formed by integration from a chip and which is a bipolar transistor driven by the MOSFET, so that it is voltage-drivable like the MOSFET and has current properties which are the same as in the bipolar transistor. However, since the output stage of the IGBT is formed by a bipolar transistor, its current characteristics are limited by (current characteristic of the MOSFET) × (h _{FE of} the bipolar transistor), and thus a large silicon chip of about 5 to 7 mm ^{2 is used} for transferring or cutting large ones Stromim pulses such as 100 to 200 A needed, which are needed for the flash control device. As a result, the previous flash control device with the IGBT is not widely used because of the relatively high price. Since this is additionally used at a high current density, the ON-state voltage drop across the IGBT is high, approximately at 6 to 10 V, which reduces the flash efficiency, and the packing density of the integrated circuit with the IGBT, so that the Flash light control device can not be made small.

Als eine Maßnahme zur Lösung dieser Probleme haben dieselben Erfinder die in Fig. 21 gezeigte Schaltung vorgeschlagen (japanische Patentoffenlegungs-Gazette Nr. 1-24 399), bei der eine kostengünstige Blitzlichtsteuervorrichtung mit dem MOSFET und dem Thyristor, welche über eine Kaskode-Verbin dung kombiniert sind, vorgesehen ist. Bei dieser Schaltung kann der hiermit kaskode-verbundene Thyristor 909 nur dann eingeschaltet werden, wenn der MOSFET 908 eingeschaltet ist. Der MOSFET 908 kann als MOSFET mit geringer Durchbruchsspan nung vorgesehen sein. Durch Kombination eines derartigen MOSFET 908 mit dem Thyristor 909 mit hoher Durchbruchsspan nung kann ein Blitzlichtentladungs-Schaltstrom mit hoher Stromdichte ermöglicht sein.As a measure to solve these problems, the same inventors proposed the circuit shown in Fig. 21 (Japanese Patent Laid-Open Gazette No. 1-24 399), in which an inexpensive flash control device with the MOSFET and the thyristor which is cascode-connected are combined, is provided. With this circuit, the thyristor 909 connected to it cascode can only be switched on when the MOSFET 908 is switched on. The MOSFET 908 may be provided as a low breakdown voltage MOSFET. By combining such a MOSFET 908 with the thyristor 909 with high breakdown voltage, a flash discharge current with high current density can be made possible.

In Fig. 21 sind der Thyristor 909 und der MOSFET 908 als diskrete Elemente gebildet. Dementsprechend ist es schwie rig, die Blitzlichtsteuervorrichtung klein herzustellen. Auf der anderen Seite ist gemäß der Halbleitervorrichtung mit den in den Fig. 8, 10, 11, 14, 16 und 17 gezeigten Struk turen entsprechend der vorliegenden Erfindung die Kaskode- Verbindung des Thyristors und des MOSFET auf einem einzigen Chip-Halbleiter integriert. Falls daher die Halbleitervor richtung entsprechend der vorliegenden Erfindung verwendet wird, kann auf leichte Weise eine Blitzlichtsteuervorrich tung mit geringer Größe und guten Eigenschaften implemen tiert werden. Im folgenden wird eine Blitzlichtsteuervor richtung beschrieben, bei der eine Halbleitervorrichtung entsprechend der vorliegenden Erfindung als ein Schaltele ment angewandt ist. In Fig. 21, the thyristor 909 and the MOSFET 908 are formed as discrete elements. Accordingly, it is difficult to make the flash control device small. On the other hand, according to the semiconductor device having the structures shown in Figs. 8, 10, 11, 14, 16 and 17 according to the present invention, the cascode connection of the thyristor and the MOSFET is integrated on a single chip semiconductor. Therefore, if the semiconductor device according to the present invention is used, a flash control device having a small size and good properties can be easily implemented. A flashlight control device in which a semiconductor device according to the present invention is applied as a switching element will now be described.

Fig. 22 zeigt ein Schaltungsdiagramm eines Ausführungsbei spieles einer Blitzlichtsteuervorrichtung entsprechend der vorliegenden Erfindung. Im Vergleich zu der in Fig. 20 gezeigten bisherigen Blitzlichtsteuervorrichtung unterschei det sich diese dadurch, daß anstelle des IGBT 901 eine Halb leitervorrichtung 910 mit der in Fig. 8 usw. gezeigten Struktur entsprechend der vorliegenden Erfindung als ein Schaltelement verwendet ist. Die anderen Bestandteile sind dieselben wie bei der in Fig. 20 gezeigten Blitzlichtsteuer vorrichtung. Bei der Äquivalenzschaltung der Halbleitervor richtung 910 gemäß Fig. 22 entspricht ein Thyristor 805 dem aus den Transistoren 802 und 803 bei der in Fig. 9 darge stellten Äquivalenzschaltung zusammengesetzten Thyristor. Fig. 22 shows a circuit diagram of an exemplary embodiment of a game flash control device according to the present invention. In comparison with the previous flash control device shown in FIG. 20, this differs in that, instead of the IGBT 901, a semiconductor device 910 having the structure shown in FIG. 8 etc. according to the present invention is used as a switching element. The other components are the same as the flash control device shown in FIG. 20. In the equivalent circuit of the semiconductor device 910 according to FIG. 22, a thyristor 805 corresponds to the thyristor composed of the transistors 802 and 803 in the equivalent circuit shown in FIG. 9.

Entsprechend der Halbleitervorrichtung 910 der vorliegenden Erfindung kann wie oben dargestellt die Stromdichte der Vor richtung angehoben werden, so daß eine große Stromsteuerung mit einem Siliziumchip mit kleiner Fläche vorgesehen sein kann. Zusätzlich ist nach dem Ausschalten lediglich die Anwendung einer AUS-Pegel-Spannung an den Gateanschluß G zum Ausschalten des Kanals des MOS-Transistors 801 notwendig. Das Ausschalten des MOS-Transistors 801 schneidet den Emit terstrom des npn-Transistors 803 (Fig. 9) in dem Thyristor 805 ab, so daß der Transistor 803 mit hoher Geschwindigkeit und präzise ausgeschaltet werden kann. Als Reaktion darauf wird der Thyristor 805 entriegelt ("unlatched"). Dementspre chend tritt kein Defekt beim Ausschalten auf, der bei einer Halbleitervorrichtung wie beispielsweise einem MCT und einem MOSGTO vorkommt, welche einen Shunt-Pfad zwischen dem Gate und der Kathode eines Thyristors durch ein auszuschaltendes MOS-Gate benötigen. Dementsprechend kann wie oben beschrie ben die Hauptsperrstromdichte erhöht werden. Dieser Vorteil ist insbesondere bei der Verwendung als Blitzlichtsteuervor richtung wichtig, bei der große Ströme von über etwa 1000 A/cm² gewünschtenfalls abgeschnitten werden. Obwohl etwa derartige Ströme bei einem IGBT abgeschnitten werden können, gibt es Nachteile dahingehend daß die Blitzlichteffizienz durch den Anstieg einer EIN-Zustands-Spannung wie oben beschrieben verringert ist oder die Abschneideeigenschaft durch zeitweise Temperaturerhöhung des Chips aufgrund des Stromflusses verringert ist. Dementsprechend liegt in der Praxis bei dem IGBT eine Grenze der Hauptstromdichte bei etwa 700 A/cm² vor.According to the semiconductor device 910 of the present invention, as shown above, the current density of the device can be increased, so that a large current control can be provided with a silicon chip with a small area. In addition, after switching off, it is only necessary to apply an OFF-level voltage to the gate terminal G to switch off the channel of the MOS transistor 801 . Turning off the MOS transistor 801 cuts off the emitter current of the NPN transistor 803 ( FIG. 9) in the thyristor 805 , so that the transistor 803 can be turned off at high speed and precisely. In response, the thyristor 805 is unlocked. Accordingly, there is no turn-off defect that occurs in a semiconductor device such as an MCT and a MOSGTO that require a shunt path between the gate and cathode of a thyristor through a MOS gate to be turned off. Accordingly, the main reverse current density can be increased as described above. This advantage is particularly important when used as a flash control device, where large currents above about 1000 A / cm ^{2 are} cut off if desired. For example, although such currents can be cut off in an IGBT, there are disadvantages in that the flash efficiency is reduced by the rise of an ON-state voltage as described above, or the cut-off property is decreased by the chip temporarily raising the temperature due to the current flow. Accordingly, in practice with the IGBT there is a limit on the main current density at around 700 A / cm ² .

Da wie oben beschrieben wurde entsprechend der Blitzlicht steuervorrichtung dieses Ausführungsbeispieles eine Halblei tervorrichtung mit ausgezeichneten Eigenschaften gemäß der Erfindung verwendet ist, bestehen Vorteile darin, daß auf grund der Hochgeschwindigkeitssteuerung des Stromes einer Blitzlichtentladungsröhre auf leichte Weise bei einer hohen Stromdichte durchgeführt werden kann. Neben der Tatsache, daß lediglich ein einziger Gateanschluß notwendig ist, kann eine von der Größe kleine und kostengünstige Blitzlichtsteu ervorrichtung implementiert werden, die hochkompatibel ist mit der bisherigen Blitzlichtsteuervorrichtung mit dem IGBT.As described above, the flash was used accordingly Control device of this embodiment, a half lead device with excellent properties according to the Invention is used, there are advantages in that due to the high speed control of the current one Flash discharge tube easily at a high Current density can be performed. In addition to the fact that only a single gate connection is necessary a small and inexpensive flash control device that is highly compatible with the previous flash control device with the IGBT.

Unter der Annahme, daß die Kompatibilität mit der bisherigen Blitzlichtsteuervorrichtung mit dem IGBT nicht betrachtet wird, kann die Anzahl der Gateanschlüsse G der Halbleiter vorrichtung 910 zwei sein. Dementsprechend kann eine Halb leitervorrichtung mit einer Struktur, welche ähnlich ist mit der beispielsweise in Fig. 8 gezeigten, jedoch auf die fol gende Weise verschieden ist, für die Halbleitervorrichtung 910 gemäß Fig. 22 verwendet sein: Es ist eine Vorrichtung vorgesehen wie beispielsweise eine zusätzliche Gateelektrode zum Injizieren, zum Einschalten, von Ladungsträgern in dem Halbleiterbereich vom p^---Typ 704 anstelle daß der Bereich 704 aufgrund der Anlegung der Arbeitsspannung oder Dienst spannung durchgeschaltet wird. Des weiteren kann der in Fig. 6 gezeigte EST, bei dem ähnlich wie bei der in Fig. 22 gezeigten Halbleitervorrichtung 910 die Kaskode-Verbindung eines Thyristor und eines MOSFET auf einem einzigen Chip gebildet ist, anstelle der in Fig. 22 gezeigten Halbleiter vorrichtung 910 verwendet sein.Assuming that compatibility with the previous flash control device with the IGBT is not considered, the number of gate terminals G of the semiconductor device 910 may be two. Accordingly, a semiconductor device having a structure similar to that shown in FIG. 8, for example, but different in the following manner, may be used for the semiconductor device 910 shown in FIG. 22: One device is provided, such as an additional one Gate electrode for injecting, for switching on, charge carriers in the semiconductor region of the p ^- type 704 instead of the region 704 being switched on due to the application of the working voltage or service voltage. Furthermore, the EST shown in FIG. 6, in which, similarly to the semiconductor device 910 shown in FIG. 22, the cascode connection of a thyristor and a MOSFET is formed on a single chip, instead of the semiconductor device 910 shown in FIG. 22 be used.

Da soweit beschrieben entsprechend der vorliegenden Erfin dung ein MOSFET kaskode-verbunden auf einer Aquivalenzschal tung mit einer Elektrode eines Thyristors ist, ist eine erste Verunreinigungskonzentration eines ersten Halbleiter bereiches derart festgelegt, daß der erste Halbleiterbereich vollständig verarmt ist unter der Bedingung, daß eine tatsächliche Arbeitsspannung über erste und zweite Elektro den bei einem AUS-Zustand angelegt ist, und bei dem eine zweite Verunreinigungskonzentration eines zweiten Halblei terbereiches derart festgesetzt ist, daß eine Schwellenspan nung des MOSFET einen vorbestimmten Wert bei einem Anreiche rungsbetrieb erhält, so daß das folgende möglich ist: Unter den Bedingungen, daß die tatsächliche Arbeitsspannung über den ersten und zweiten Elektroden angelegt ist, kann durch Anlegen einer Bias-Spannung an die Gateelektrode der Thy ristor unmittelbar verriegelt werden zum Einschalten der Halbleitervorrichtung und durch Eliminierung der Bias-Span nung der Thyristor unmittelbar entriegelt werden kann zum Ausschalten der Halbleitervorrichtung. Als Ergebnis werden die folgenden verschiedenen Vorteile erhalten:As described so far in accordance with the present invention a MOSFET cascode-connected on an equivalence scarf device with an electrode of a thyristor is one first impurity concentration of a first semiconductor area set such that the first semiconductor area is completely impoverished on the condition that a actual working voltage via first and second electrical which is created in an OFF state and in which one second impurity concentration of a second semi-lead ter range is set such that a threshold span voltage of the MOSFET a predetermined value on enrichment maintenance operation, so that the following is possible: Under the conditions that the actual working voltage over the first and second electrodes can be applied by Applying a bias voltage to the gate electrode of the Thy ristor are locked immediately to turn on the Semiconductor device and by eliminating the bias span the thyristor can be unlocked immediately Turn off the semiconductor device. As a result receive the following various benefits:

1) Da ein Thyristor eingebaut ist, kann sowohl eine hohe Durchbruchsspannung, als auch ein geringer EIN- Zustands-Widerstand erfüllt werden.1) Since a thyristor is installed, both high breakdown voltage, as well as a low ON- State resistance can be met.
2) Da das Ein- und Ausschalten durch den kaskode-ver bunden MOSFET durchgeführt wird, kann die Haupt sperrstromdichte angehoben werden.2) Since the switching on and off by the cascode ver tied MOSFET is carried out, the main reverse current density can be raised.
3) Da die Konzentration eines elektrischen Feldes unter den Spannungsperr-Bedingungen moderiert wird, kann auf leichte Weise eine hohe Durchbruchsspannung implementiert werden.3) Since the concentration of an electric field is below the voltage blocking conditions can be moderated high breakdown voltage easily be implemented.
4) Da lediglich eine einzige Gateelektrode vorgesehen ist, so daß lediglich eine einzige Gatespannung beim Anreicherungsbetrieb für ein EIN/AUS-Steuersignal ausreicht, kann die Steuerschaltung vereinfacht wer den.4) Since only a single gate electrode is provided is, so that only a single gate voltage at Enrichment operation for an ON / OFF control signal is sufficient, the control circuit can be simplified the.
5) Da ein Verstärkungsfaktor eines Transistors in einem Thyristor verringert werden kann, kann ein Hochge schwindigkeits-Ausschalten realisiert werden.5) Since a gain factor of a transistor in one Thyristor can be reduced, a Hochge speed switch-off can be realized.
6) Da lediglich eine einzige Gateelektrode vorhanden ist, kann die Chipfläche klein sein, so daß eine hohe Stromdichte erreicht werden kann. Im Ergebnis kann ein Produkt mit günstigeren Kosteneigenschaften vorgesehen werden.6) Since there is only a single gate electrode is, the chip area can be small, so that a high current density can be achieved. As a result can be a product with cheaper cost properties be provided.

Da des weiteren die vorliegende Erfindung ein Schaltelement verwendet, welches aus einem Thyristorelement und einem MOSFET zusammengesetzt ist, die kaskode-verbunden sind und auf einem einzigen Chip gebildet sind, kann der Blitzlicht- Entladungsstrom mit hoher Dichte auf leichte Weise abge schnitten werden, und es kann die Blitzlichteffizienz auf hohem Niveau gehalten werden.Furthermore, since the present invention is a switching element used, which consists of a thyristor element and a MOSFET is composed, which are cascode-connected and are formed on a single chip, the flash Discharge current with high density easily abge be cut, and it can increase the flash efficiency high level.

Wenn des weiteren die Halbleitervorrichtung entsprechend der vorliegenden Erfindung als ein Schaltelement verwendet wird, ist lediglich eine einzige Gateelektrode notwendig, so daß eine von der Größe her kleine und kostengünstige Blitzlicht steuervorrichtung implementiert werden kann, die hochkompa tibel ist mit der bisherigen Blitzlichtsteuervorrichtung mit einem bisherigen IGBT.Furthermore, if the semiconductor device corresponds to the present invention is used as a switching element only a single gate electrode is necessary, so that a small and inexpensive flash light in size control device can be implemented, the highly compa is compatible with the previous flash control device a previous IGBT.

Claims

1. Halbleitervorrichtung, welche aufweist:
eine erste Halbleiterschicht eines ersten Leitfähig keitstyps mit einer ersten und einer zweiten Hauptober fläche;
eine zweite Halbleiterschicht eines zweiten Leitfähig keitstyps, welche auf der ersten Hauptoberfläche der ersten Halbleiterschicht gebildet ist;
einen ersten Halbleiterbereich vom ersten Leitfähig keitstyp mit einer relativ geringen ersten Verunreini gungskonzentration, welcher selektiv in einer Oberflä che der zweiten Halbleiterschicht gebildet ist;
einen zweiten Halbleiterbereich vom ersten Leitfähig keitstyp mit einer relativ hohen zweiten Verunreini gungskonzentration, welcher selektiv in der Oberfläche der zweiten Halbleiterschicht benachbart zu dem ersten Halbleiterbereich gebildet ist;
einen dritten Halbleiterbereich vom zweiten Leitfähig keitstyp, welcher in zumindest einem Abschnitt einer Oberfläche des ersten Halbleiterbereiches gebildet ist;
einen vierten Halbleiterbereich vom zweiten Leitfähig keitstyp, welcher selektiv in einer Oberfläche des zweiten Halbleiterbereiches bei einer Entfernung von dem ersten Halbleiterbereich gebildet ist, wobei Oberflächenabschnitte der ersten und zweiten Halbleiterbereiche zwischen den dritten und vierten Halbleiterbereichen als ein Kanal definiert sind;
einen Gateisolierfilm, der auf dem Kanal gebildet ist;
eine Gateelektrode, welche auf dem Gateisolierfilm gebildet ist;
eine erste Hauptelektrode, welche zur Ausdehnung auf den zweiten und vierten Halbleiterbereichen gebildet ist; und
eine zweite Hauptelektrode, welche auf der zweiten Hauptoberfläche der ersten Halbleiterschicht gebildet ist, wobei
die erste Verunreinigungskonzentration derart einge stellt ist, daß der erste Halbleiterbereich vollständig verarmt ist, wenn eine Arbeitsspannung über die erste und zweite Hauptelektrode bei einem AUS-Zustand der Halbleitervorrichtung angelegt ist, und
die zweite Verunreinigungskonzentration derart einge stellt ist, daß der Kanal eine Schwellenspannung eines vorbestimmten Wertes bei einem Anreicherungsbetrieb aufweist.1. A semiconductor device comprising:
a first semiconductor layer of a first conductivity type with a first and a second main surface;
a second semiconductor layer of a second conductivity type, which is formed on the first main surface of the first semiconductor layer;
a first semiconductor region of the first conductivity type with a relatively low first impurity concentration, which is selectively formed in a surface of the second semiconductor layer;
a second semiconductor region of the first conductivity type with a relatively high second impurity concentration, which is selectively formed in the surface of the second semiconductor layer adjacent to the first semiconductor region;
a third semiconductor region of the second conductivity type, which is formed in at least a portion of a surface of the first semiconductor region;
a fourth semiconductor region of the second conductivity type that is selectively formed in a surface of the second semiconductor region at a distance from the first semiconductor region, surface portions of the first and second semiconductor regions between the third and fourth semiconductor regions being defined as a channel;
a gate insulating film formed on the channel;
a gate electrode formed on the gate insulating film;
a first main electrode formed for expansion on the second and fourth semiconductor regions; and
a second main electrode formed on the second main surface of the first semiconductor layer, wherein
the first impurity concentration is such that the first semiconductor region is completely depleted when a working voltage is applied across the first and second main electrodes in an OFF state of the semiconductor device, and
the second impurity concentration is such that the channel has a threshold voltage of a predetermined value in an enrichment operation.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß der dritte Halbleiterbereich lediglich in einem Abschnitt der Oberfläche des ersten Halbleiterbe reiches vorgesehen ist.2. Semiconductor device according to claim 1, characterized shows that the third semiconductor region only in a portion of the surface of the first semiconductor be rich is provided.

3. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß der dritte Halbleiterbereich in der gan zen Oberfläche des ersten Halbleiterbereiches vorgese hen ist.3. A semiconductor device according to claim 1, characterized records that the third semiconductor region in the gan zen surface of the first semiconductor region vorese hen is.

4. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß die zweiten und vierten Halbleiterberei che die ersten und dritten Halbleiterbereiche umgeben.4. A semiconductor device according to claim 1, characterized records that the second and fourth semiconductor che surround the first and third semiconductor regions.

5. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß die ersten bis vierten Halbleiterbereiche Streifenkonfigurationen aufweisen, und die zweiten und vierten Halbleiterbereiche als Paar vorgesehen sind, welche sich gegenüberstehen, wobei die ersten und dritten Halbleiterbereiche dazwischenliegend angeordnet sind.5. The semiconductor device according to claim 1, characterized records that the first to fourth semiconductor regions Have stripe configurations, and the second and fourth semiconductor regions as a pair are provided, which face each other, the first and third semiconductor regions in between are arranged.

6. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß der erste Halbleiterbereich kleiner in der Tiefe ist als der zweite Halbleiterbereich.6. The semiconductor device according to claim 1, characterized indicates that the first semiconductor region is smaller in the depth is than the second semiconductor region.

7. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß der erste Halbleiterbereich dieselbe Tiefe aufweist wie der zweite Halbleiterbereich.7. The semiconductor device according to claim 1, characterized records that the first semiconductor region is the same Has depth like the second semiconductor region.

8. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß der erstes Halbleiterbereich größer ist in der Tiefe als der zweite Halbleiterbereich.8. The semiconductor device according to claim 1, characterized shows that the first semiconductor region is larger in depth than the second semiconductor region.

9. Halbleitervorrichtung nach Anspruch 8, dadurch gekenn zeichnet, daß sich der erste Halbleiterbereich unter den zweiten Halbleiterbereich erstreckt und einen fla chen Boden aufweist.9. A semiconductor device according to claim 8, characterized records that the first semiconductor region under extends the second semiconductor region and a fla Chen floor.

10. Halbleitervorrichtung nach Anspruch 8, dadurch gekenn zeichnet, daß sich der erste Halbleiterbereich unter den zweiten Halbleiterbereich erstreckt und einen Boden entlang eines Umrisses des zweiten Halbleiterbereiches aufweist.10. A semiconductor device according to claim 8, characterized records that the first semiconductor region under extends the second semiconductor region and a bottom along an outline of the second semiconductor region having.

11. Halbleitervorrichtung nach Anspruch 1, gekennzeichnet durch einen fünften Halbleiterbereich vom ersten Leit fähigkeitstyp mit einer höheren Verunreinigungskonzen tration als der zweite Halbleiterbereich, welcher in dem zweiten Halbleiterbereich außer dem Kanalbereich gebildet ist.11. The semiconductor device according to claim 1, characterized through a fifth semiconductor region from the first lead ability type with a higher impurity concentration tration than the second semiconductor region, which in the second semiconductor region except the channel region is formed.

12. Verfahren zur Herstellung einer Halbleitervorrichtung, welches die Schritte aufweist:
Vorbereiten einer ersten Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer ersten und einer zweiten Hauptoberfläche;
Bilden einer zweiten Halbleiterschicht eines zweiten Leitfähigkeitstyps auf der ersten Hauptoberfläche der ersten Halbleiterschicht;
selektives Bilden eines ersten Halbleiterbereiches vom ersten Leitfähigkeitstyp mit einer relativ niedrigen ersten Verunreinigungskonzentration in einer Oberfläche der zweiten Halbleiterschicht;
selektives Bilden eines zweiten Halbleiterbereiches vom ersten Leitfähigkeitstyp mit einer relativ hohen zwei ten Verunreinigungskonzentration in der Oberfläche der zweiten Halbleiterschicht benachbart zu dem ersten Halbleiterbereich;
Bilden eines dritten Halbleiterbereiches vom zweiten Leitfähigkeitstyp in zumindest einem Abschnitt einer Oberfläche des ersten Halbleiterbereiches;
selektives Bilden eines vierten Halbleiterbereiches vom zweiten Leitfähigkeitstyp in einer Oberfläche des zwei ten Halbleiterbereiches bei einer Entfernung von dem ersten Halbleiterbereich,
wobei Oberflächenabschnitte der ersten und zweiten Halbleiterbereiche zwischen den dritten und vierten Halbleiterbereichen einen Kanal definieren;
Bilden eines Gateisolierfilmes auf dem Kanal;
Bilden einer Gateelektrode auf dem Gateisolierfilm;
Bilden einer ersten Hauptelektrode, welche sich auf den zweiten und vierten Halbleiterbereichen erstreckt; und
Bilden einer zweiten Hauptelektrode auf der zweiten Hauptoberfläche der ersten Halbleiterschicht, wobei
die erste Verunreinigungskonzentration derart einge stellt ist, daß der erste Halbleiterbereich vollständig verarmt ist, wenn eine Arbeitsspannung über den ersten und zweiten Hauptelektroden bei einem AUS-Zustand der Halbleitervorrichtung angelegt ist, und
die zweite Verunreinigungskonzentration derart einge stellt ist, daß der Kanal eine Schwellenspannung eines vorbestimmten Wertes bei einem Anreicherungsbetrieb aufweist.12. A method of manufacturing a semiconductor device, comprising the steps of:
Preparing a first semiconductor layer of a first conductivity type with a first and a second main surface;
Forming a second semiconductor layer of a second conductivity type on the first main surface of the first semiconductor layer;
selectively forming a first semiconductor region of the first conductivity type with a relatively low first impurity concentration in a surface of the second semiconductor layer;
selectively forming a second semiconductor region of the first conductivity type with a relatively high second impurity concentration in the surface of the second semiconductor layer adjacent to the first semiconductor region;
Forming a third semiconductor region of the second conductivity type in at least a portion of a surface of the first semiconductor region;
selectively forming a fourth semiconductor region of the second conductivity type in a surface of the second semiconductor region at a distance from the first semiconductor region,
wherein surface portions of the first and second semiconductor regions define a channel between the third and fourth semiconductor regions;
Forming a gate insulating film on the channel;
Forming a gate electrode on the gate insulating film;
Forming a first main electrode extending on the second and fourth semiconductor regions; and
Forming a second main electrode on the second main surface of the first semiconductor layer, wherein
the first impurity concentration is such that the first semiconductor region is completely depleted when a working voltage is applied across the first and second main electrodes in an OFF state of the semiconductor device, and
the second impurity concentration is such that the channel has a threshold voltage of a predetermined value in an enrichment operation.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die dritten und vierten Halbleiterbereiche gleichzeitig gebildet werden.13. The method according to claim 12, characterized in that the third and fourth semiconductor regions at the same time be formed.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die dritten und vierten Halbleiterbereiche auf eine selbstjustierende Weise unter Verwendung des Gateiso lierfilmes und der Gateelektrode als eine Maske gebil det werden.14. The method according to claim 13, characterized in that the third and fourth semiconductor regions to one self-adjusting way using the Gateiso lier film and the gate electrode as a mask be det.

15. Verfahren zur Herstellung einer Halbleitervorrichtung, welches die Schritte aufweist:
Vorbereiten einer ersten Halbleiterschicht eines ersten Leitfähigkeitstyps mit einer ersten und einer zweiten Hauptoberfläche;
Bilden einer zweiten Halbleiterschicht eines zweiten Leitfähigkeitstyps auf der ersten Hauptoberfläche der ersten Halbleiterschicht;
Bilden eines ersten Halbleiterbereiches vom ersten Leitfähigkeitstyp mit einer relativ niedrigen ersten Verunreinigungskonzentration auf der zweiten Halblei terschicht;
Bilden eines Gateisolierfilmes auf dem ersten Halblei terbereich;
selektives Bilden einer Gateelektrode auf dem Gateiso lierfilm;
Bilden eines zweiten Halbleiterbereiches vom ersten Leitfähigkeitstyp mit einer relativ hohen zweiten Ver unreinigungskonzentration selektiv in einer Oberfläche des ersten Halbleiterbereiches durch Überziehen der Gateelektrode auf einer Seite mit Maskenmaterial zum Einführen von Verunreinigungen des ersten Leitfähig keitstyps in den ersten Halbleiterbereich durch Verwen den des Maskenmaterials und der Gateelektrode als eine Maske;
Bilden von dritten und vierten Halbleiterbereichen vom zweiten Leitfähigkeitstyp jeweils selektiv in Oberflä chen der ersten und zweiten Halbleiterbereiche durch Entfernen des Maskenmaterials und Einführen von Verun reinigungen vom zweiten Leitfähigkeitstyp in die ersten und zweiten Halbleiterbereiche durch Verwenden der Gateelektrode als eine Maske;
Bilden einer ersten Hauptelektrode, welche sich auf den zweiten und vierten Halbleiterbereichen erstreckt; und
Bilden einer zweiten Hauptelektrode auf der zweiten Hauptoberfläche der ersten Halbleiterschicht, wobei
die Oberfläche zwischen den dritten und vierten Halb leiterbereichen als ein Kanal spezifiziert ist,
die erste Verunreinigungskonzentration derart einge stellt ist, daß der erste Halbleiterbereich vollständig verarmt ist, während eine Arbeitsspannung über den ersten und zweiten Hauptelektrode bei einem AUS-Zustand der Halbleitervorrichtung angelegt ist, und
die zweite Verunreinigungskonzentration derart einge stellt ist, daß der Kanal eine Schwellenspannung eines vorbestimmten Wertes bei einem Anreicherungsbetrieb aufweist.15. A method of manufacturing a semiconductor device, comprising the steps of:
Preparing a first semiconductor layer of a first conductivity type with a first and a second main surface;
Forming a second semiconductor layer of a second conductivity type on the first main surface of the first semiconductor layer;
Forming a first semiconductor region of the first conductivity type with a relatively low first impurity concentration on the second semiconductor layer;
Forming a gate insulating film on the first semiconductor region;
selectively forming a gate electrode on the gate insulating film;
Forming a second semiconductor region of the first conductivity type with a relatively high second impurity concentration selectively in a surface of the first semiconductor region by coating the gate electrode on one side with mask material for introducing impurities of the first conductivity type into the first semiconductor region by using the mask material and the gate electrode as a mask;
Forming third and fourth semiconductor regions of the second conductivity type selectively in surfaces of the first and second semiconductor regions by removing the mask material and introducing impurities of the second conductivity type into the first and second semiconductor regions by using the gate electrode as a mask;
Forming a first main electrode extending on the second and fourth semiconductor regions; and
Forming a second main electrode on the second main surface of the first semiconductor layer, wherein
the surface between the third and fourth semiconductor regions is specified as a channel,
the first impurity concentration is such that the first semiconductor region is completely depleted while an operating voltage is applied across the first and second main electrodes in an OFF state of the semiconductor device, and
the second impurity concentration is such that the channel has a threshold voltage of a predetermined value in an enrichment operation.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt des Bildens des ersten Halbleiterbereiches den Schritt des Diffundierens von Schwermetall auf einer Oberfläche der zweiten Halbleiterschicht auf weist.16. The method according to claim 15, characterized in that the step of forming the first semiconductor region the step of diffusing heavy metal a surface of the second semiconductor layer points.

17. Verfahren zur Herstellung einer Halbleitervorrichtung, welches die Schritte aufweist:
Vorbereiten einer ersten Halbleiterschicht von einem ersten Leitfähigkeitstyp mit einer ersten und einer zweiten Hauptoberfläche;
Bilden einer zweiter Halbleiterschicht von einem zwei ten Leitfähigkeitstyp auf der ersten Hauptoberfläche der ersten Halbleiterschicht;
Bilden eines Gateisolierfilmes auf der zweiten Halblei terschicht;
selektives Bilden einer Gateelektrode auf dem Gateiso lierfilm;
Bilden eines ersten Halbleiterbereiches vom ersten Leitfähigkeitstyp mit einer relativ geringen ersten Verunreinigungskonzentration in einer gesamten Oberflä che der zweiten Halbleiterschicht durch Einführen von Verunreinigungen vom ersten Leitfähigkeitstyp in die zweite Halbleiterschicht über die Gateelektrode;
Bilden eines zweiten Halbleiterbereiches vom ersten Leitfähigkeitstyp mit einer relativ hohen zweiten Ver unreinigungskonzentration selektiv in einer Oberfläche des ersten Halbleiterbereiches durch Bedecken der Gate elektrode auf einer Seite mit Maskenmaterial zum Ein führen von Verunreinigungen vom ersten Leitfähigkeits typ in den ersten Halbleiterbereich durch Verwenden des Maskenmaterial und der Gateelektrode als eine Maske;
Bilden von dritten und vierten Halbleiterbereich vom zweiten Leitfähigkeitstyp selektiv in Oberflächen jeweils des ersten und des zweiten Halbleiterbereiches durch Entfernen des Maskenmaterials und Einführen von Verunreinigungen vom zweiten Leitfähigkeitstyp in die ersten und zweiten Halbleiterbereiche durch Verwenden der Gateelektrode als eine Maske;
Bilden einer ersten Hauptelektrode, welche sich auf den zweiten und vierten Halbleiterbereichen erstreckt; und
Bilden einer zweiten Hauptelektrode auf der zweiten Hauptoberfläche der ersten Halbleiterschicht, wobei
die Oberfläche zwischen den dritten und vierten Halb leiterbereichen als ein Kanal spezifiziert ist,
die erste Verunreinigungskonzentration derart einge stellt ist, daß der erste Halbleiterbereich vollständig verarmt ist, wenn eine Arbeitsspannung über die ersten und zweiten Hauptelektroden bei einem AUS-Zustand der Halbleitervorrichtung angelegt ist, und
die zweite Verunreinigungskonzentration derart einge stellt ist, daß der Kanal eine Schwellenspannung eines vorbestimmten Wertes bei einem Anreicherungsbetrieb aufweist.17. A method of manufacturing a semiconductor device, comprising the steps of:
Preparing a first semiconductor layer of a first conductivity type having a first and a second main surface;
Forming a second semiconductor layer of a second conductivity type on the first main surface of the first semiconductor layer;
Forming a gate insulating film on the second semiconductor layer;
selectively forming a gate electrode on the gate insulating film;
Forming a first semiconductor region of the first conductivity type with a relatively low first impurity concentration in an entire surface of the second semiconductor layer by introducing impurities of the first conductivity type into the second semiconductor layer via the gate electrode;
Forming a second semiconductor region of the first conductivity type with a relatively high second impurity concentration selectively in a surface of the first semiconductor region by covering the gate electrode on one side with mask material for introducing impurities of the first conductivity type into the first semiconductor region by using the mask material and Gate electrode as a mask;
Forming third and fourth second conductivity type semiconductor regions selectively in surfaces of each of the first and second semiconductor regions by removing the mask material and introducing second conductivity type impurities into the first and second semiconductor regions by using the gate electrode as a mask;
Forming a first main electrode extending on the second and fourth semiconductor regions; and
Forming a second main electrode on the second main surface of the first semiconductor layer, wherein
the surface between the third and fourth semiconductor regions is specified as a channel,
the first impurity concentration is set such that the first semiconductor region is completely depleted when a working voltage is applied across the first and second main electrodes in an OFF state of the semiconductor device, and
the second impurity concentration is such that the channel has a threshold voltage of a predetermined value in an enrichment operation.

18. Blitzlichtsteuervorrichtung, welche aufweist:
einen ersten und einen zweiten Hochspannungsquellenan schluß;
einen über die ersten und zweiten Hochspannungsquellen anschlüsse verbundenen Kondensator zur Akkumulierung von Blitzlichtenergie;
eine Blitzlichtentladungsröhre und ein Schaltelement, welche in Serie verbunden sind über den ersten und zweiten Hochspannungsquellenanschlüssen; und
eine mit der Blitzlichtentladungsröhre verbundene Trig gerschaltung zum Triggern der Blitzlichtentladungsröhre zum Starten einer Blitzlichtentladung, wobei
das Schaltelement zusammengesetzt ist aus einem Thy ristorelement und einem MOSFET, die kaskode-verbunden sind und auf einem einzigen Chip gebildet sind.18. Flash control device comprising:
a first and a second high voltage source circuit;
a capacitor connected via the first and second high-voltage source connections for accumulating flash light energy;
a flash tube and a switching element connected in series over the first and second high voltage source terminals; and
a trigger circuit connected to the flash tube for triggering the flash tube to start a flash discharge, wherein
the switching element is composed of a Thy ristorelement and a MOSFET, which are cascode-connected and are formed on a single chip.

19. Blitzlichtsteuervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß das Schaltelement aufweist:
eine erste Halbleiterschicht eines ersten Leitfähig keitstyps mit einer ersten und einer zweiten Hauptober fläche;
eine zweite Halbleiterschicht eines zweiten Leitfähig keitstyps, welche auf der ersten Hauptoberfläche der ersten Halbleiterschicht gebildet ist;
einen ersten Halbleiterbereich vom ersten Leitfähig keitstyp mit einer relativ geringen ersten Verunreini gungskonzentration, welcher selektiv in einer Oberflä che der zweiten Halbleiterschicht gebildet ist;
einen zweiten Halbleiterbereich vom ersten Leitfähig keitstyp mit einer relativ hohen zweiten Verunreini gungskonzentration, welcher selektiv in der Oberfläche der zweiten Halbleiterschicht benachbart zu dem ersten Halbleiterbereich gebildet ist;
einen dritten Halbleiterbereich vom zweiten Leitfähig keitstyp, welcher in zumindest einem Abschnitt einer Oberfläche des ersten Halbleiterbereiches gebildet ist;
einen vierten Halbleiterbereich vom zweiten Leitfähig keitstyp, welcher selektiv in einer Oberfläche des zweiten Halbleiterbereiches bei einer Entfernung von dem ersten Halbleiterbereich gebildet ist,
wobei Oberflächenabschnitte der ersten und zweiten Halbleiterbereiche zwischen den dritten und vierten Halbleiterbereichen als ein Kanal definiert sind;
einen Gateisolierfilm, der auf dem Kanal gebildet ist;
eine Gateelektrode, welche auf dem Gateisolierfilm gebildet ist;
eine erste Hauptelektrode, welche zur Ausdehnung auf den zweiten und vierten Halbleiterbereichen gebildet ist; und
eine zweite Hauptelektrode, welche auf der zweiten Hauptoberfläche der ersten Halbleiterschicht gebildet ist, wobei
die erste Verunreinigungskonzentration derart einge stellt ist, daß der erste Halbleiterbereich vollständig verarmt ist, wenn eine Arbeitsspannung über die erste und zweite Hauptelektrode bei einem AUS-Zustand der Halbleitervorrichtung angelegt ist, und
die zweite Verunreinigungskonzentration derart einge stellt ist, daß der Kanal eine Schwellenspannung eines vorbestimmten Wertes bei einem Anreicherungsbetrieb aufweist.19. Flash control device according to claim 18, characterized in that the switching element comprises:
a first semiconductor layer of a first conductivity type with a first and a second main surface;
a second semiconductor layer of a second conductivity type, which is formed on the first main surface of the first semiconductor layer;
a first semiconductor region of the first conductivity type with a relatively low first impurity concentration, which is selectively formed in a surface of the second semiconductor layer;
a second semiconductor region of the first conductivity type with a relatively high second impurity concentration, which is selectively formed in the surface of the second semiconductor layer adjacent to the first semiconductor region;
a third semiconductor region of the second conductivity type, which is formed in at least a portion of a surface of the first semiconductor region;
a fourth semiconductor region of the second conductivity type, which is selectively formed in a surface of the second semiconductor region at a distance from the first semiconductor region,
wherein surface portions of the first and second semiconductor regions between the third and fourth semiconductor regions are defined as a channel;
a gate insulating film formed on the channel;
a gate electrode formed on the gate insulating film;
a first main electrode formed for expansion on the second and fourth semiconductor regions; and
a second main electrode formed on the second main surface of the first semiconductor layer, wherein
the first impurity concentration is such that the first semiconductor region is completely depleted when a working voltage is applied across the first and second main electrodes in an OFF state of the semiconductor device, and
the second impurity concentration is such that the channel has a threshold voltage of a predetermined value in an enrichment operation.