DE4112045A1

DE4112045A1 - Halbleitereinrichtung und verfahren zu deren herstellung

Info

Publication number: DE4112045A1
Application number: DE4112045A
Authority: DE
Inventors: Toshinori Morihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-13
Filing date: 1991-04-12
Publication date: 1991-10-17
Anticipated expiration: 2011-04-13
Also published as: KR910019258A; JPH03296247A; US5378644A; KR940008221B1; DE4112045C2

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter einrichtung und auf ein Verfahren zu deren Herstellung und insbesondere auf eine Halbleitereinrichtung mit einer Ele menttrennungsstruktur zur Sicherung guter Bauelementcharakte ristiken und auf ein Herstellungsverfahren der Halbleiterein richtung, das eine effiziente Ausbildung der Elementtren nungsstruktur sichert.

Infolge der fortschreitenden Integration von Halbleiterein richtungen in den letzten Jahren wurden Verbesserungen des Åusbildungsprozesses von Elementtrennungsstrukturen dringend erforderlich, um gute Bauelementcharakteristiken zu erhalten.

Eine herkömmliche Elementtrennungsstruktur einer Halbleiter einrichtung und das dazugehörige Herstellungsverfahren werden im folgenden unter Bezugnahme auf die Fig. 1A bis 1D be schrieben. Diese Figuren stellen aufeinanderfolgend Herstel lungsschritte einer Halbleitereinrichtung dar, bei der Tran sistoren mit MOS(Metall-Oxid-Halbleiter)-LDD(Lightly Doped Drain)-Strukturen in aktiven Gebieten gebildet sind, wobei die Elementtrennung durch Feldabschirmelemente bewirkt wird.

Bei diesem Verfahren wird anfänglich ein SiO₂-Film 2 von etwa 200 Å Dicke, z. B. durch ein thermisches Oxidationsverfahren, auf der Gesamtoberfläche eines p-Halbleitersubstrates 1 und darauf dann eine Polysiliziumschicht 3 von etwa 2000 Å Dicke, z. B. durch ein Vakuum-CVD-Verfahren, gebildet. Eine SiO₂-Schicht 4 von etwa 2000 Å Dicke wird weiter auf der gesamten Fläche der Polysiliziumschicht 3, z. B. durch ein CVD-Verfah ren, gebildet (Fig. 1A) .

Dann werden Photolithographie und Ätzen benutzt, um aufeinan derfolgend und selektiv die SiO₂-Schicht 4, die Polysilizium schicht 3 und den SiO₂-Film 2 zu ätzen, um ein Feldabschirme lement 5 zu bilden. Danach wird eine SiO₂-Schicht von etwa 2000 Å Dicke auf die gesamte Oberfläche des Halbleitersub strates 1 durch ein CVD-Verfahren oder ähnliches abgeschie den, und dann wird auf der Seitenwand des Feldabschirmelemen tes 5 ein Seitenwand-Abstandshalter 6 durch anisotropes Ätzen gebildet.

Gleichzeitig wird die Oberfläche des Halbleitersubstrates 1 außerhalb eines Gebietes, in dem das Feldabschirmelement 5 vorgesehen ist, freigelegt (Fig. 1B) .

Dann werden aufeinanderfolgend auf der gesamten Oberfläche des Halbleitersubstrates 1 ein SiO₂-Film 7 von etwa 200 Å Dicke, eine Polysiliziumschicht 8 von etwa 2000 Å Dicke und eine SiO₂-Schicht 9 von etwa 2000 Å Dicke gebildet. Photoli thographie und Ätzen werden dann benutzt, um aufeinanderfol gend die SiO₂-Schicht 9, die Polysiliziumschicht 8 und den SiO₂-Film 7 zu ätzen, um ein Gate-Element 10 zu bilden. Dann wird die gesamte Oberfläche des Halbleitersubstrates 1 einer Bestrahlung mit n-Verunreinigungsionen wie Phosphor oder Arsen ausgesetzt, wodurch n-Diffusionsschichten 11 niedriger Dichte unter Nutzung des Gate-Elementes 10 als Maske gebildet werden (Fig. 1C).

Dann wird eine SiO₂-Schicht von etwa 2000 Å Dicke auf die ge samte Oberfläche des Halbleitersubstrates 1 abgeschieden, und es wird ein anisotropes Ätzen vorgenommen, um Seitenwand-Ab standshalter 12 auf den Seitenwänden des Gate-Elementes 10 zu bilden. Dann wird die gesamte Fläche des Halbleitersubstrates 1 einer Bestrahlung mit n-Verunreinigungsionen wie Phosphor oder Arsen ausgesetzt, um n-Diffusionsschichten 13 hoher Dichte unter Nutzung des Gate-Elementes 10 und der Seiten wand-Abstandshalter 12 als Masken zu bilden (Fig. 1D).

Die n-Diffusionsschichten 11 niedriger Dichte und die n-Dif fusionsschichten 13 hoher Dichte, die durch die erwähnten Prozesse gebildet werden, bilden Source-/Drain-Gebiete, womit ein Feldeffekttransistor vom MOS-LDD-Typ gebildet ist.

Es hat jedoch folgende Probleme bei der Halbleitereinrichtung und deren Herstellungsverfahren gegeben:
Zuerst kann, da es zwischen dem Feldabschirmelement 5 und der Oberfläche des Halbleitersubstrates im aktiven Gebiet einen Stufenabschnitt oder einen Höhenunterschied gibt, ein soge nannter Defokus (Unschärfe) im Prozeß der Bildung des Gate- Elementes 10 auftreten. Dieser Defokus wird durch Variation der Dicke einer Resistschicht 16 die als Maske für die Bil dung des Gate-Elementes 10 durch Ätzen dient, verursacht. Ge nauer gesagt hat der Teil der Resistschicht 16, der eine Flä che für das Gate-Element 10 bedeckt, eine größere Dicke als der Teil, der das Feldabschirmelement 5 bedeckt, so daß die Resistschicht 16 im photolithographischen Verfahren in einer Konfiguration verbleibt, wie sie in Fig. 2A durch die gestri chelte Linie gezeigt ist. Infolgedessen hat das tatsächlich gebildete Gate-Element 10 infolge des Strukturierens der Oberfläche der Resistschicht 16 eine Breite b, die größer als ein Wert a ist, der als Entwurfswert der Breite des Gate-Ele mentes 10 bestimmt wurde.

Beim Defokus-Phänomen stehen die Auflösung R, eine Schärfe grenze DF und die Öffnungszahl NA der Öffnungen eines opti schen Systems für die Photolithographie in folgender Bezie hung:
Angenommen, daß das bei der Photolithographie benutzte Be strahlungslicht eine Wellenlänge von λ habe, kann zwischen der Auflösung R, der Schärfegrenze DF und der Öffnungszahl NA die folgende bekannte Beziehung aufgestellt werden:

R = 0,6 λ/NA (1)

DF = 1,39 R²/λ (2)

Fig. 2B zeigt eine graphische Darstellung, in der die Auflö sung R durch die Abszisse und die Schärfegrenze DF durch die Ordinate gegeben und die Variation der Öffnungszahl NA mit Bezug auf drei λ-Werte aufgetragen ist, d. h. 248 nm (KrF- Laser), 365 nm (i-Linie) und 436 nm (g-Linie). Wie in Fig. 2C gezeigt, wird die Auflösung R als Abstand zwischen zwei Re sistschichten 22a und 22b auf einem zu ätzenden Abschnitt 21 in µm ausgedrückt. Die Öffnungszahl NA ist eine Größe, die die Auflösung und Helligkeit des optischen Systems ausdrückt, und sie ist definiert als das Produkt (n × sinR) des Bre chungsindex n eines Mediums und des Sinus des Winkels R, der zwischen einem Objektpunkt 23 auf einer optischen Achse im Medium mit der Brechungszahl n und dem Radius der Eintrittpu pille 24 gebildet ist. Die Schärfegrenze DF definiert eine maximal erlaubte Dicke L der Resistschicht 25, bei der der Defokus nicht vorkommt, mit anderen Worten, die maximal er laubte Dicke L, bei der die obere Breite a der Resistschicht 25 nach Fig. 2E im wesentlichen gleich ihrer Breite b auf der Oberfläche eines zu ätzenden Objektes 26 ist, und die Schär fegrenze DF stellt den Wert dar, bei dem die Breite a im we sentlichen gleich der Breite b in einem Bereich von L/2 < DF ist. Auch wenn die Dicke der Resistschicht 16 im oberen Be reich (Dicke L₁) des Feldabschirmelementes 5 dieser Unglei chung genügt, ist die Ungleichung im oberen Bereich (Dicke L₂) des Gate-Elementes 10 nicht erfüllt, und demzufolge kommt ein Defokus infolge der Differenz ΔL der Höhe nach Fig. 2A vor. Wenn die Höhendifferenz ΔL größer als das Doppelte von DF ist, existiert auf dem Gate-Element 10 unvermeidlich der Defokus.

Wie oben beschrieben, gibt es, wenn im Elementbildungsmuster im aktiven Gebiet der Defokus existiert, die Erscheinung, daß zwischen der Größe des durch Photolithographie der Resist schicht freigelegten Musters und der Größe des tatsächlich gebildeten Elements eine Differenz besteht und damit die im Entwurf vorgesehenen Elementcharakteristiken nicht erreicht werden können.

Das zweite durch den Höhenunterschied ΔL verursachte Problem sind die nachteiligen Wirkungen, die von Überresten bzw. "Trümmern" ausgehen, die auf der Seitenwand des Feldabschirm elementes 5 beim Ätzprozeß zur Ausbildung des Gate-Elementes 10 verbleiben.

Die Erscheinung der verbleibenden Überreste wird im folgenden unter Bezugnahme auf die Fig. 3A bis 3C beschrieben. Wenn es einen Höhenunterschied ΔL gibt, werden Überreste 27, die pri mär aus Polysilizium bestehen, auf einem unteren Teil der Seitenwand des Feldabschirmelementes 5 abgelagert, die zu un erwünschten Erscheinungen wie Kurzschlüssen zwischen benach barten Gate-Elementen und/oder zwischen anderen leitfähigen Verdrahtungsschichten führen können, wie in Fig. 3A und 3B gezeigt, welche letztere ein Querschnitt entlang der Linie A-A in Fig. 3A ist.

Die Ursache für die Ablagerung der Überreste 27 kann unter Bezugnahme auf die Fig. 3A und 3C, welche letztere ein Quer schnitt entlang der Linie B-B in Fig. 3B ist, wie folgt er klärt werden: Im Ätzprozeß zur Ausbildung des Gate-Elementes 10, wird die SiO₂-Schicht 9 anfangs geätzt. Bei diesem Schritt verursacht die steile Schräge oder der gestufte Ab schnitt in der Umgebung des Feldabschirmelementes 5 die Abla gerung eines Bestandteils/von Bestandteilen des Ätzgases auf der Oberfläche der Polysiliziumschicht 8, was zu einer Ab scheidungsschicht 28 führt. Diese Abscheidungsschicht 28 wirkt als Maske, die das Fortschreiten des Ätzens auf einem unmittelbar darunterliegenden Gebiet verhindert, und damit haften die primär aus Polysilizium bestehenden Überreste 27 auf dem unteren Abschnitt der Seitenwand des Feldabschirmele mentes 5, wenn das Gate-Element 10 fertiggestellt wird.

Die oben beschriebenen Probleme treten in dem Fall auf, daß die aktiven Gebiete voneinander durch eine Feldabschirmung isoliert werden und ähnlich auch in dem Fall, daß die Ele mentisolierschicht zum Beispiel durch ein LOCOS-Verfahren ge bildet wird.

Es ist Aufgabe der Erfindung, eine Halbleitereinrichtung be reitzustellen, bei der der Defokus beim photolithographischen Verfahren der Strukturierung einer Resistschicht und ebenso die Ablagerung von Überresten in einem unteren Abschnitt der Seitenwand einer Elementtrennungs-Isolierschicht während der Bildung einer Elementtrennungsstruktur zum separaten Isolie ren des aktiven Gebietes eines Halbleiterelementes wie eines MOS-Feldeffekttransistors verhindert werden kann, und ein Herstellungsverfahren für dieselbe anzugeben.

Zur Lösung der genannten Aufgabe enthält eine erfindungsge mäße Halbleitereinrichtung eine Elementtrennungs-Isolier schicht, die so gebildet ist, daß sie ein aktives Gebiet um gibt und eine rund um ihren Umfang im wesentlichen gleiche Höhe auf der Hauptfläche des Halbleitersubstrates aufweist und dieses aktive Gebiet separat von anderen isoliert. In dieser Halbleitereinrichtung trägt das durch diese Element trennungs-Isolierschicht umgebene aktive Gebiet eine flache Halbleiterschicht, die darauf mit einer Höhe gebildet ist, die im wesentlichen dieselbe wie die der Elementtrennungs- Isolierschicht ist, um einen Stufenabschnitt zur Elementtren nungs-Isolierschicht hin zu vermeiden, und die Oberfläche der Halbleiterschicht wird als Elementbildungsgebiet verwendet.

Bei dieser Halbleitereinrichtung kann, da das Elementbil dungsgebiet auf der flachen Halbleiteroberfläche angeordnet ist, die keinen Stufenabschnitt zur Elementtrennungs-Isolier schicht bildet, eine Resistschicht zur Bildung eines Elemen tes durch Ätzen mit gleichförmiger Dicke gebildet werden, so daß bei der photolithographischen Bearbeitung der Resist schicht der Defokus begrenzt wird. Weiter können, da es kei nen steilen Verlauf bzw. Schräge an der Grenze zwischen der Elementtrennungs-Isolierschicht und dem Elementbildungsgebiet gibt, die nachteiligen Erscheinungen, die durch die Ablage rung von Überresten im Ätzprozeß bewirkt werden können, ver mieden werden.

Gemäß dem erfindungsgemäßen Herstellungsverfahren einer Halb leitereinrichtung wird eine Elementtrennungs-Isolierschicht, die ein aktives Gebiet zu dessen Isolierung von anderen um gibt, selektiv in einer vorgegebenen Lage auf der Hauptfläche eines Halbleitersubstrates gemustert und gebildet. Dann wird auf der gesamten Fläche der Hauptfläche des Halbleitersub strates eine Halbleiterschicht gebildet. Danach wird eine Re sistschicht im wesentlichen flach auf die gesamte Oberfläche der Halbleiterschicht aufgebracht. Die Halbleiterschicht und die Resistschicht werden dann mit einem im wesentlichen glei chen Selektionsverhältnis geätzt, um die Elementtrennungs- Isolierschicht über ihren ganzen Umfang freizulegen und die Halbleiterschicht in der Höhe abzuflachen, wodurch zur Ele menttrennungs-Isolierschicht hin kein Stufenbereich gebildet wird. Danach wird in der Oberfläche der Halbleiterschicht ein Element gebildet.

Bei einem Herstellungsverfahren nach einem anderen Aspekt der Erfindung wird nach dem selektiven Bilden einer Elementtren nungs-Isolierschicht durch Strukturieren die Elementtren nungs-Isolierschicht mit einer Resistschicht bedeckt und dann eine Halbleiterschicht selektiv nur auf dem aktiven Gebiet, das durch die Elementtrennungs-Isolierschicht separat iso liert ist, mit einer Höhe gebildet die im wesentlichen gleich der der Elementtrennungs-Isolierschicht ist. Dann wird in der Oberfläche der Halbleiterschicht nach Entfernung der Resistschicht ein Element gebildet.

Mit diesen Herstellungsverfahren für die Halbleitereinrich tung kann die flache Halbleiterschicht leicht ohne Stufenbe reich zur Elementtrennungs-Isolierschicht hin gebildet wer den.

Wie oben beschrieben, kann bei der erfindungsgemäßen Halblei tereinrichtung und deren erfindungsgemäßem Herstellungsver fahren, da es keinen Stufenabschnitt zwischen der Element trennungs-Isolierschicht und der Oberfläche des aktiven Ge bietes, in dem ein Element gebildet wird, gibt, die Defokus- Erscheinung während der photolithographischen Bearbeitung des Resists zur Ausbildung des Elementes ebenso verhindert werden wie die nachteilige Erscheinung, daß Überreste auf der Sei tenwand der Elementtrennungs-Isolierschicht im Ätzprozeß haf ten bleiben. Damit kann ein Fehler oder Unterschied zwischen der Entwurfsgröße des Elementmusters und der tatsächlichen Größe des Elementes ebenso verhindert werden, wie nachteilige Erscheinungen wie Kurzschlüsse zwischen leitfähigen Verdrah tungen infolge der Überreste.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1A bis 1D Querschnittsdarstellungen zur Illustration von herkömmlichen Herstellungsschritten einer Halbleitereinrichtung;

Fig. 2A eine Querschnittsdarstellung zur Illustra tion des Defokus-Phänomens im Herstellungs verfahren einer herkömmlichen Halbleiter einrichtung;

Fig. 2B eine graphische Darstellung zur Verdeutli chung der Beziehung zwischen der Auflösung R und der Schärfegrenze DF bei der Photoli thographie einer Resistschicht;

Fig. 2C eine Darstellung zur Verdeutlichung der Auflösung R;

Fig. 2D eine Darstellung zur Verdeutlichung des Öffnungsverhältnisses oder der Öffnungszahl NA;

Fig. 2E eine Querschnittsdarstellung zur Verdeutli chung der Beziehung zwischen der Quer schnittsgestalt einer Resistschicht und dem Defokus;

Fig. 3A bis 3C eine Draufsicht, eine Querschnittsdarstel lung entlang der Linie A-A von Fig. 3A und eine Querschnittsdarstellung entlang der Linie B-B der Fig. 3A, die die Erscheinung der Ablagerung von Überresten auf der Sei tenwand eines Feldabschirmelementes beim Herstellungsverfahren einer herkömmlichen Halbleitereinrichtung darstellen;

Fig. 4 eine Querschnittsdarstellung, die den Auf bau einer Halbleitereinrichtung nach einer Ausführungsform darstellt;

Fig. 5A bis 5F Querschnittsdarstellungen, die aufeinander folgend die Herstellungsschritte einer Halbleitereinrichtung nach einer Ausfüh rungsform darstellen;

Fig. 6A bis 6C Darstellungen zum Verdeutlichen des Effek tes einer Ausführungsform, wobei Fig. 6A eine Querschnittsdarstellung des transver salen Abschnittes eines Gate-Elementes 10 einer Halbleitereinrichtung einer Ausfüh rungsform, Fig. 6B eine Querschnittsdar stellung entlang einer vertikalen Schnitte bene, die parallel zum und außerhalb des Gate-Elementes 10 liegt, und Fig. 6C eine Querschnittsdarstellung zur Verdeutlichung des Falles, daß eine Anschlußfläche 29 in einem aktiven Gebiet gebildet ist, sind;

Fig. 7A eine Querschnittsdarstellung einer Halblei tereinrichtung, bei der ein aktives Gebiet separat durch eine Elementtrennungs-Iso lierschicht 29 isoliert ist, die durch ein LOCOS-Verfahren hergestellt wurde;

Fig. 7B eine vergrößerte Querschnittsdarstellung der Elementtrennungs-Isolierschicht 29; und

Fig. 8A bis 8C Darstellungen, die aufeinanderfolgende Schritte der Bildung einer epitaxialen Siliziumschicht 14 mittels selektiven epi taxialen Aufwachsens nach einer anderen Ausführungsform zeigen.

Fig. 4 stellt schematisch den Querschnitt des Aufbaus einer Halbleitereinrichtung nach einer Ausführungsform dar. Die in Fig. 4 dargestellte Halbleitereinrichtung weist ein p-Halb leitersubstrat 1, auf dem durch eine SiO₂-Schicht 2, eine mit einer Verunreinigung dotierte Polysiliziumschicht 3 und eine SiO₂-Schicht 4 ein Feldabschirmelement 5 gebildet ist, auf. Auf einer Seitenwand des Feldabschirmelementes 5 ist ein Sei tenwand-Abstandshalter 6 gebildet. Das Feldabschirmelement 5 und der Seitenwand-Abstandshalter 6 bilden eine Elementtren nungs-Isolierschicht, die ein aktives Gebiet zur Bildung ei nes Elementes umgibt und von anderen aktiven Gebieten separat isoliert.

Auf einer Fläche der Oberfläche des Halbleitersubstrates 1, die durch diese Elementtrennungs-Isolierschicht umgeben ist, ist eine flache epitaxiale Siliziumschicht 14 als Halbleiter schicht in einer im wesentlichen mit der des Feldabschirmele mentes 5 gleichen Höhe gebildet. Die epitaxiale Halbleiter schicht 14 ist auf ihrer Oberfläche mit einem Gate-Element 10 aus einer SiO₂-Schicht 7, einer mit einer Verunreinigung do tierten Polysiliziumschicht 8 und einer Sio₂-Schicht 9 und an deren Seitenwänden weiter mit Seitenwand-Abstandshaltern 12 versehen. n-Diffusionsschichten 11 niedriger Dichte und n- Diffusionsschichten 13 hoher Dichte, die Source-/Drain-Ge biete einer MOS-LDD-Struktur bilden, sind in einem Gebiet un terhalb und außerhalb der Seitenwände des Gate-Elementes 10 gebildet.

Der Transistor der so gebildeten MOS-LDD-Struktur wird wie folgt hergestellt: Beim Herstellungsverfahren nach dieser Ausführungsform wird zu Anfang ein SiO₂-Film 2 von etwa 200 Å Dicke zum Beispiel durch thermische Oxidation auf der ge samten Fläche des p-Halbleitersubstrates 1 gebildet, und dar auf wird dann die Polysiliziumschicht 3 mit etwa 2000 Å Dicke zum Beispiel durch ein Vakuum-CVD-Verfahren gebildet. Die SiO₂-Schicht 4 von etwa 2000 Å Dicke wird des weiteren auf der gesamten Fläche der Polysiliziumschicht 3 zum Beispiel durch ein CVD-Verfahren abgeschieden (Fig. 5A).

Dann werden Photolithographie und Ätzen verwendet, um aufein anderfolgend und selektiv die SiO₂-Schicht 4, die Polysilizi umschicht 3 und den SiO₂-Film 2 zu ätzen, um das Feldab schirmelement 5 zu bilden. Danach wird eine SiO₂-Schicht von etwa 2000 Å Dicke auf die gesamte Oberfläche des Halbleiter substrates 1 durch ein CVD-Verfahren oder ähnliches abge schieden, und dann wird auf der Seitenwand des Feldabschirm elementes 5 durch anisotropes Ätzen der Seitenwand-Abstands halter 6 gebildet.

Gleichzeitig wird die Oberfläche des Halbleitersubstrates 1 außerhalb des Gebietes, das mit dem Feldabschirmelement 5 versehen ist, freigelegt (Fig. 5B).

Die beschriebenen Verfahrensschritte sind dieselben wie beim weiter oben beschriebenen herkömmlichen Herstellungsverfah ren.

Bei dieser Ausführungsform wird in einem aktiven Gebiet auf der Oberfläche des Halbleitersubstrates 1, das durch das Feldabschirmelement 5 umgeben ist, eine epitaxiale Silizium schicht 14 gebildet. Zur Bildung der epitaxialen Silizium schicht 14 wird eine Gasphasenepitaxie (VPE) verwendet, die eine Art des CVD-Verfahrens darstellt. Bei der Bildung des einkristallinen Siliziums durch die VPE wird das aus einem Silizium-Einkristall gebildete Halbleitersubstrat 1 zuerst auf eine Temperatur von etwa 1200°C aufgeheizt und mittels HCl-Gases ein Polieren (Gasätzen) der Oberfläche durchge führt. Dann werden Reaktionsgase, z. B. SiCl₄ und H₂, in das Reaktorgefäß eingeleitet. Nach der folgenden Reaktion wird Silizium abgeschieden:

SiCl₄ + 2H₂ → Si + 4HCl.

Diese Reaktion ist eine chemische Reaktion, bei der epitaxial ein Silizium-Einkristall wächst, wenn Faktoren wie das Dich teverhältnis von SiCl₄ und H₂ bestimmte Bedingungen erfüllen.

Falls es erforderlich ist, die epitaxiale Siliziumschicht 14 mit einer Verunreinigung zu dotieren, ist lediglich die Ein leitung von PH₃ (für eine n-Dotierung) oder B₂H₆ (für eine p-Dotierung) ins Reaktionsgefäß erforderlich.

Nach der Bildung der epitaxialen Siliziumschicht 14 wird auf deren gesamter Oberfläche eine Resistschicht 15 aufgebracht. Beim Aufbringen der Resistschicht 15 wird das Halbleitersub strat 1 mit hoher Geschwindigkeit zum Beispiel durch eine Drehvorrichtung gedreht, um eine ebene Oberfläche zu erzeu gen. Fig. 5C stellt einen Zustand dar, bei dem die ebene Re sistschicht auf der epitaxialen Siliziumschicht 14 gebildet wurde.

Dann wird ein Ätzvorgang durchgeführt, um den Zustand nach Fig. 5D auf dem gesamten Halbleitersubstrat 1 zu erreichen, bei dem die Oberfläche der epitaktischen Siliziumschicht 14 und die Oberseite des Feldabschirmelementes 5 eben sind und im wesentlichen eine Ebene bilden. Dieser Ätzprozeß wird un ter Bedingungen ausgeführt, bei denen die epitaktische Sili ziumschicht 14 und die Resistschicht 15 mit dem gleichen Se lektionsverhältnis geätzt werden. Das Ätzen der epitaktischen Siliziumschicht 14 und der Resistschicht 15 mit dem gleichen Selektionsverhältnis kann durch Vorgabe des elektrischen Fel des zur Beschleunigung der Ionen bei niedrigem Vakuum auf einen vorgegebenen Wert oder mehr im Falle des Sputterätzens mit einem Ätzgas wie CF₄ erreicht werden. Das aktive Gebiet kann auch durch Nutzung einer Resistschicht 15 aus einem Ma terial eben gemacht werden, das die gleiche Ätzrate wie die epitaktische Siliziumschicht 14 hat.

Dann wird, nachdem ein SiO₂-Film 7 von etwa 200 Å Dicke mit tels thermischer Oxidation auf der epitaktischen Silizium schicht 14 gebildet ist, eine mit einer Verunreinigung do tierte Polysiliziumschicht 8 mit einer Dicke von etwa 2000 Å Dicke, z. B. durch ein CVD-Verfahren, darauf abgeschieden. Eine SiO₂-Schicht 9 von etwa 2000 Å Dicke wird dann darauf abgeschieden, und die SiO₂-Schicht 9, die Polysiliziumschicht 8 und der SiO₂-Film 7 werden aufeinanderfolgend und selektiv durch Photolithographie und Ätzen entfernt, um das Gate-Ele ment 10 zu bilden. Dann wird die gesamte Oberfläche des Halb leitersubstrates 1 einer Bestrahlung mit n-Verunreinigungsio nen wie Phosphor oder Arsen ausgesetzt, und n-Diffusions schichten 11 niedriger Dichte, die die Source-/Drain-Gebiete des Transistors bilden, werden unter Nutzung des Gate-Elemen tes 10 als Maske gebildet (Fig. 5E).

Dann wird auf die gesamte Oberfläche des Halbleitersubstrates 1 eine SiO₂-Schicht mit einer Dicke von etwa 2000 Å Dicke ab geschieden und darauf ein anisotropes Ätzen durchgeführt, um die Seitenwand-Abstandshalter 12 auf den Seitenwänden des Gate-Elementes 10 zu bilden. Danach wird die gesamte Oberflä che des Halbleitersubstrates 1 einer Bestrahlung mit n-Verun reinigungsionen wie Phosphor oder Arsen ausgesetzt, und n- Diffusionsschichten 13 hoher Dichte werden unter Nutzung des Gate-Elementes 10 und der Seitenwand-Abstandshalter 12 als Masken gebildet (Fig. 5F).

Der MOS-LDD-Feldeffekttransistor nach dieser Ausführungsform, der durch die beschriebenen Verfahrensschritte hergestellt wird, hat folgende Vorteile:
Zuerst kann der Defokus beim Photolithographie-Prozeß zum Strukturieren der Maske 16, die zur Ausbildung des Gate-Ele mentes 10 im Ätzprozeß verwendet wird, verhindert werden. Das heißt, wie in Fig. 6A gezeigt, da die Resistschicht 16 gleichförmig mit einer Dicke aufgebracht werden kann, daß die Bedingung L₁/2 < DF erfüllt ist, kann die Breite a des frei gelegten Musters auf der Oberfläche der Resistschicht 16 gleich der Breite b des tatsächlich gebildeten Gate-Elementes 10 sein. Demzufolge kann die Entwurfsgröße des Belichtungsmu sters mit der tatsächlichen Größe des auf der Oberfläche des aktiven Gebietes gebildeten Elementes zusammenfallen, und da mit werden die vorgegebenen Elementcharakteristiken erreicht.

Der Querschnitt der Ausführungsform, der mit dem der herkömm lichen Einrichtung nach Fig. 3B korrespondiert, weist die in Fig. 6B gezeigte Konfiguration auf, bei der das Gate-Element 10 auf einer sogar in der Nachbarschaft des Feldabschirmele mentes 5 ebenen Oberfläche gebildet ist. Daher gibt es keine steile Schräge, und infolgedessen kommt die in Fig. 3C ge zeigte Ablagerung von Überresten 27 beim Ätzprozeß zur Aus bildung des Gate-Elementes 10 hier nicht vor. Infolgedessen können Nachteile wie Kurzschlüsse zwischen den Gate-Elementen und/oder leitenden Verdrahtungen durch die Überreste verhin dert werden.

Infolge des Vorhandenseins der epitaxialen Schicht 14 wird, wie in Fig. 6C gezeigt, zwischen Anschlußflächen 29 für die leitfähigen Verdrahtungen, die auf der Oberfläche des aktiven Gebietes gebildet sind, und den Feldelektroden 3 im Feldab schirmelement 5 ein Abstand eingehalten, und damit kann die Isolationscharakteristik zwischen diesen verbessert werden.

Die obige Ausführungsform wurde unter Bezugnahme auf eine Form beschrieben, bei der das Separieren und Isolieren des aktiven Gebietes durch Anlegen einer Vorspannung an die Feldabschirmelektrode des Feldabschirmelementes bewirkt wird. Die Anwendung der Erfindung ist jedoch darauf nicht be schränkt. Sie kann auch auf eine Form angewendet werden, bei der zum Beispiel das sogenannte LOCOS-Verfahren zur Bildung einer Elementtrennungs-Isolierschicht 29 zum Bewirken der Se paration und Isolation des Elementes angewendet wird, wie in Fig. 7A gezeigt. In diesem Falle können Defokus und Ablage rung von Überresten ebenso wie in der oben beschriebenen Aus führungsform verhindert werden. Weiterhin ist, wenn die Sepa ration des aktiven Gebietes durch eine Elementtrennungs-Iso lierschicht 29 bewirkt wird, die epitaktische Siliziumschicht 14 zwischen sogenannte p⁺-Isolierungen 30 und Source-/Drain- Gebiete 31 eingeschoben, die unter der Elementtrennungs-Iso lierschicht 29 durch Dotieren mit p-Verunreinigungsionen ge bildet sind, was die Isolation verbessert und damit Leck ströme verringern kann.

Da die Dicke der Elementtrennungs-Isolierschicht 29, die mit dem LOCOS-Verfahren erzeugt wird, sich sanft ändert, gibt es den Vorteil, daß kein Brechen der Drähte verursacht wird, wenn darauf Aluminiumverdrahtungen gebildet werden. Es ist jedoch schwierig, die Gestalt der sogenannten Vogelschnäbel 32 (Fig. 7B) vollständig zu steuern, die einen äußeren Ab schnitt des Trennungsgebietes darstellen, der sich zum akti ven Gebiet hin erstreckt. Daher ist das Verhältnis W/H der Breite W zur Höhe H der Elementtrennungs-Isolierschicht 29 größer als dasjenige im Falle der Feldabschirmung, was zu Schwierigkeiten bei der Erhöhung des Integrationsgrades führt. Die Anwendung der Feldabschirmung ist demnach wesent lich zur Erhöhung des Integrationsgrades. Das Problem des ab gestuften Bereiches zwischen der Elementtrennungs-Isolier schicht und dem aktiven Gebiet ist - im Vergleich mit dem LOCOS-Verfahren - bei der Separation und Isolation durch Feldabschirmung sehr spürbar geworden, und daher ist zu ver stehen, daß die Erfindung nutzbringender auf den Fall der Feldabschirmung angewendet werden kann.

Obgleich in der beschriebenen Ausführungsform das VPE-Verfah ren zur Bildung der epitaktischen Siliziumschicht 14 verwen det wurde, können andere epitaktische Aufwachs-Verfahren wie die MBE (Molekularstrahlepitaxie) zu deren Aufwachsen verwen det werden. Die MBE ist ein Verfahren, bei dem Bildungsmate rial und Verunreinigungen aus unabhängigen Verdampfungsquel len im Vakuum unter präziser Temperatursteuerung verdampft werden, so daß eine dünne Schicht in monokristallinem Zustand epitaxial auf dem Substrat aufwächst. Dieses epitaktische Auf wachsen durch MBE ist besonders nützlich, wenn GaAs mit Hoch geschwindigkeitscharakteristik als Halbleitersubstrat verwen det wird.

Weiter wird in der obigen Ausführungsform die epitaktische Siliziumschicht 14 zu Anfang auf die gesamte Oberfläche des Halbleitersubstrates 1 abgeschieden, dann wird eben die Re sistschicht 15 aufgebracht, und beide werden zum Einebnen mit dem gleichen Selektionsverhältnis geätzt. Es kann jedoch auch, wie in Fig. 8A bis 8C gezeigt, die epitaktische Silizi umschicht 14 selektiv und epitaktisch auf dem aktiven Gebiet aufwachsen. Bei diesem Verfahren wird eine Resistschicht 17 benutzt, um die Fläche zu bedecken, auf der die epitaktische Siliziumschicht 14 nicht aufwachsen soll, und die epitakti sche Siliziumschicht 14 wird eben ausgebildet, um das gleiche Höhenniveau wie das Feldabschirmelement 5 einzuhalten (Fig. 8A). Nach Entfernen der Resistschicht 17 werden aufeinander folgend die SiO₂-Schicht 7, die mit einer Verunreinigung do tierte Polysiliziumschicht 8 und die SiO₂-Schicht 9 auf die gesamte Oberfläche des Halbleitersubstrates 1 abgeschieden (Fig. 8B), und dann wird durch Photolithographie und Ätzen das Gate-Element 10 gebildet (Fig. 8C). Dieses selektive epi taktische Aufwachsverfahren ermöglicht die Einsparung des Ätzprozesses zum Einebnen der epitaktischen Siliziumschicht 14. Es verbleiben jedoch, wie in Fig. 8C gezeigt, die SiO₂- Schicht 7 und die Polysiliziumschicht 8, die zur Bildung des Gate-Abschnittes 10 benutzt werden, auf der Seitenwand des Feldabschirmelementes 5. Dadurch können nachteilige Wirkungen wie Kurzschlüsse zwischen den Leitungsverdrahtungen durch die Polysiliziumschicht 8 bewirkt werden. Daraus ist zu verste hen, daß die Anwendung des Einebnungsschrittes bei der Bil dung der epitaktischen Siliziumschicht 14 dem selektiven epi taktischen Aufwachsverfahren vorzuziehen ist, wie dies in der beschriebenen Ausführungsform getan wurde.

Claims

1. Halbleitereinrichtung mit
einer Elementtrennungs-Isolierschicht (5, 6, 29), die so ge bildet ist, daß sie ein aktives Gebiet umgibt und eine über ihren gesamten Umfang im wesentlichen gleiche Höhe hat, auf der Hauptoberfläche eines Halbleitersubstrates (1), die die aktiven Gebiete separat voneinander isoliert, und
einer Halbleiterschicht (14), die eben auf der gesamten Flä che des aktiven Gebietes, das durch die Elementtrennungs-Iso lierschicht (5, 6, 29) umgeben ist, mit einer Höhe gebildet ist, die im wesentlichen gleich der der Elementtrennungs-Iso lierschicht (5, 6, 29) ist, so daß kein Stufenabschnitt zur Elementtrennungs-Isolierschicht (5, 6, 29) hin vorhanden ist, wobei die Oberfläche der Halbleiterschicht (14) als Element bildungsbereich dient.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß die Elementtrennungs-Isolierschicht (5, 6, 29) eine Feldabschirmstruktur hat, die ein Feldabschirmelement (5) aus einer Polysiliziumschicht (3) einschließt, die auf der Hauptoberfläche des Halbleitersubstrates (1) mit einer Siliziumoxidschicht (2) dazwischen gebildet ist.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge kennzeichnet, daß die Halbleiterschicht (14) eine epitakti sche Siliziumschicht einschließt.

4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Halbleiterschicht (14) von einem ersten Leitfähigkeitstyp ist und ein MOS-Feldef fekttransistor im Elementbildungsbereich gebildet ist, wobei der Transistor ein Gate-Element (10) auf der Oberfläche der Halbleiterschicht (14) und Source-/Drain-Gebiete eines zwei ten Leitfähigkeitstyps in Oberflächenbereichen der Halblei terschicht (14) auf gegenüberliegenden Seiten des Gate-Ele mentes (10) enthält.

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Elementtrennungs-Isolier schicht (5, 6, 29) eine Siliziumoxidschicht ist, die durch ein LOCOS-Verfahren gebildet ist.

6. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten
selektives Mustern und Bilden einer Elementtrennungs-Isolier schicht (5, 6, 29), die ein aktives Gebiet umgibt und es se parat von anderen isoliert, in einer vorgegebenen Position auf der Hauptoberfläche des Halbleitersubstrates (1),
Bilden einer Halbleiterschicht (14) auf der gesamten Fläche der Hauptoberfläche des Halbleitersubstrates (1) nach der Bildung der Elementtrennungs-Isolierschicht (5, 6, 29),
Aufbringen einer Resistschicht (15) im wesentlichen eben auf die gesamte Oberfläche der Halbleiterschicht (14),
Ätzen der Halbleiterschicht (14) und der Resistschicht (15) mit im wesentlichen gleichem Selektionsverhältnis zur Freile gung der Elementtrennungs-Isolierschicht (5, 6, 29) über ih ren gesamten Umfang und zum Einebnen der Halbleiterschicht (14) auf eine Höhe, daß kein Stufenabschnitt zur Elementtren nungs-Isolierschicht (5, 6, 29) hin gebildet ist, und
Bilden eines Elementes in der Oberfläche der Halbleiter schicht (14).

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt des Aufbringens der Resistschicht (15) unter Drehen des Halbleitersubstrates (1) mit hoher Geschwindigkeit mit tels einer Drehvorrichtung ausgeführt wird.

8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Schritt des selektiven Musterns und Bildens der Ele menttrennungs-Isolierschicht (5, 6, 29) durch Bilden der Ele menttrennungs-Isolierschicht mittels eines LOCOS-Verfahrens ausgeführt wird.

9. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten
selektives Mustern und Bilden einer Elementtrennungs-Isolier schicht (5, 6, 29), die ein aktives Gebiet umgibt und es se parat von anderen isoliert, in einer vorgegebenen Position auf der Hauptoberfläche des Halbleitersubstrates (1),
Bedecken der Elementtrennungs-Isolierschicht (5, 6, 29) mit einer Resistschicht (15) und danach selektives Bilden einer Halbleiterschicht (14) nur in einem aktiven Gebiet, das durch die Elementtrennungs-Isolierschicht (5, 6, 29) separat iso liert ist, mit einer Höhe, die im wesentlichen gleich der der Elementtrennungs-Isolierschicht ist,
Entfernen der Resistschicht (15) und Bilden eines Elements in der Oberfläche der Halbleiterschicht (14).

10. Verfahren nach einem der Ansprüche 6, 7 oder 9, dadurch gekennzeichnet, daß der Schritt des selektiven Musterns und Bildens der Elementtrennungs-Isolierschicht (5, 6, 29) die Schritte enthält:
Bilden einer Polysiliziumschicht (3) auf der Hauptoberfläche des Halbleitersubstrates (1) mit einem Siliziumoxidfilm (2) dazwischen,
Abscheiden einer Siliziumoxidschicht (4) auf der Polysilizi umschicht (3),
aufeinanderfolgendes und selektives Ätzen der Siliziumoxid schicht (4), der Polysiliziumschicht (3) und des Siliziumo xidfilmes (2),
Photolithographie zur Ausbildung eines Feldabschirmelementes (5) und
Bilden eines Seitenwand-Abstandshalters (12) auf einer Sei tenwand des Feldabschirmelementes (5) durch Abscheiden einer Siliziumoxidschicht und darauf angewandtes anisotropes Ätzen.

11. Verfahren nach einem der Ansprüche 6 bis 10, dadurch ge kennzeichnet, daß der Schritt des Bildens der Halbleiter schicht (14) durch Bilden einer epitaktischen Siliziumschicht (14) mittels Gasphasenepitaxie ausgeführt wird.

12. Verfahren nach einem der Ansprüche 6 bis 10, dadurch ge kennzeichnet, daß als Halbleitersubstrat (1) GaAs verwendet wird und daß der Schritt des Bildens der Halbleiterschicht (14) durch molekularepitaktisches Aufwachsen ausgeführt wird.

13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt des Bildens der epitaktischen Siliziumschicht (14) die Schritte enthält:
Aufheizen des Halbleitersubstrates (1) auf eine Temperatur von etwa 1200°C,
Ausführen eines Gasätzens der Oberfläche des Halbleitersub strates (1) mit HCl-Gas und
Einleiten von SiCl₄ und H₂ und Abscheiden von Silizium auf der Hauptoberfläche des Halbleitersubstrates (1).

14. Verfahren nach einem der Ansprüche 6 bis 13, dadurch ge kennzeichnet, daß der Schritt des Bildens des Elementes auf der Oberfläche der Halbleiterschicht (14) die Schritte ent hält:
Bilden eines Gate-Elementes (10) auf der Oberfläche der Halb leiterschicht (14),
Bilden eines Seitenwand-Abstandshalters (12) auf einer Sei tenwand des Gate-Elementes (10) und
Bilden eines Source-/Drain-Gebietes durch Injizieren von Ver unreinigungsionen eines der Halbleiterschicht entgegengesetz ten Leitfähigkeitstyps unter Verwendung des Gate-Elementes (10) und/oder des Seitenwand-Abstandshalters (12) als Maske.