DE4025295C2 - Computer zur Wiedergabe von Videodaten auf einem Monitor - Google Patents

Description

Die Erfindung bezieht sich auf ein Computersystem mit einer CPU, einem RAM und einer Monitoransteuerschaltung nach dem Oberbegriff des Patentanspruchs 1.

Heutige Personalcomputer (PCs) auf Mikroprozessorbasis finden verbreitete Anwendung auf den Gebieten der Erziehung, der Wissenschaft, des Geschäftswesens und im Heimbereich. Mit zunehmender Verbreitung von Personalcomputern erhöhte sich auch der Bedarf an schnelleren und flexibleren Video- Leistungsmerkmalen. Demgemäß sind Computerhersteller auf der Suche nach Möglichkeiten zur Erhöhung der Leistung und An­ passungsfähigkeit von Video-Displaysystemen bei Verringerung der Kosten für den Konsumenten.

Generell ist die interne Architektur des Personalcompu­ ters derart organisiert, daß die Zentraleinheit (CPU) auf einer gedruckten Schaltungskarte angeordnet ist, die auch den Systemspeicher und unterstützende Logikbauelemente ent­ hält. Diese Karte wird gewöhnlich als "Mutterkarte" oder "Grundplatine" bezeichnet. Wenn der Benutzer in früherer Zeit Video-Graphikmerkmale wünschte, hatte er notwendiger­ weise eine separate Video- oder Graphikkarte zu kaufen, die in einen mit der Mutterkarte über ein verbindendes Businter­ face gekoppelten Steckplatz eingesteckt werden mußte. Diese Karte enthält Dual-Port-Video-Direktzugriffsspeicher (VRAMs), die zur Speicherung von Video-Displaydaten verwen­ det werden, welche an das Datensichtgerät (d. h. einen Moni­ tor) zu einem späteren Zeitpunkt ausgegeben werden. Die Vi­ deokarte verfügt auch über ihre Video-Zeitgabeschaltung, die für einen speziellen Monitortyp konfiguriert ist. Dies be­ deutet, die Karte kann nur mit demjenigen Monitortyp, und keinem anderen, verwendet werden, für den sie konfiguriert wurde. Diese frühere Lösung war für Maschinen, wie die ur­ sprünglichen Macintosh-II-Computer typisch und findet auch heute noch verbreitete Benutzung. Die Verwendung einer sepa­ raten Videokarte hat jedoch einige wesentliche Nachteile, von denen der vielleicht wichtigste darin liegt, daß der Be­ nutzer entweder eine andere Videokarte für jeden Typ von Da­ tensichtgerät oder Monitor, mit dem der Computer verbunden ist, benötigt oder das System auf irgendeine Weise bei einer Monitoränderung rekonfiguriert werden muß (z. B. durch Um­ schalten verschiedener Selektionsschalter). So benötigt bei­ spielsweise ein Computer, der zur Erzeugung eines Bildes auf einem 15-Zoll-Portrait-Farbmonitor benutzt wird, eine Art von Videokarte, während ein mit einem 9-Zoll-Schwarz/Weiß- Schirm gekoppelter Computer eine andere Karte benötigt. Dem­ entsprechend machen unterschiedliche Monitore den Einsatz angepaßter Videokarten erforderlich, welche letzten Endes die Flexibilität der Gesamtanordnung für den Benutzer ent­ scheidend verringern.

Aus EP 0 303 138 A2 ist ein Verfahren und eine Vorrich­ tung zur Ankoppelung mehrerer Monitore an eine Adapterschal­ tung eines Computers bekannt. An den Adapter können ver­ schiedene Monitortypen angekoppelt werden. Dazu ist jedoch die manuelle Einstellung von auf der Adapterplatine vorgese­ henen Umschaltern erforderlich.

Aus der Veröffentlichung EP 0 326 275 A2 ist ein Compu­ tersystem bekannt, an das verschiedene Monitortypen angekop­ pelt werden können. Das Computersystem weist einen eingebau­ ten Anzeigeadapter auf, der ausschließlich für einen Moni­ tortyp konfiguriert ist. Zusätzlich kann das System einen weiteren Anzeigeadapter aufweisen, der für einen anderen Mo­ nitortyp konfiguriert sein kann. Beim Einschalten fragt das System den eingebauten Adapter ab, um zu bestimmen, ob die­ ser vom EGA-Typ ist. Sofern dies der Fall ist, wird der in­ terne Adapter im EGA-Modus betrieben. Sofern dies nicht der Fall ist, wird der interne Adapter im CGA-Modus betrieben und der Typ des optionalen Adapters wird abgefragt. Keine der verwendeten Steuereinrichtungen bzw. Adapter läßt sich jedoch für mehrere Monitortypen konfigurieren.

Aus der deutschen Offenlegungsschrift DE 37 22 169 ist ein Verfahren und eine Schaltungsanordnung zum Anpassen eines Mehrbetriebsarten-Monitors an einen PC bekannt. Die dort beschriebene Monitoransteuerschaltung ist konfigurierbar, wobei sie im Betrieb einfach auf einen anderen Personalcom­ puter umgeschaltet werden kann. Dies ist möglich, weil die Ansteuerschaltung die von der Computerschnittstelle aus ein­ gehenden Horizontal- und Vertikalsynchronsignale auswertet und den Monitor in einer zu diesen vom Computer eingehenden Signalen kompatiblen Weise ansteuert.

Aufgabe der Erfindung ist es, ein Computersystem zur Verfügung zu stellen, an das ein Monitor angekoppelt werden kann, der einen aus einer Gruppe von unterschiedlichen Moni­ tortypen ausgewählten Monitortyp aufweist, so daß verschie­ dene Monitortypen mit demselben Computer verwendet werden können, ohne daß es einer vom Bediener vorzunehmenden Ein­ stellung oder Umkonfigurierung der Monitoransteuerschaltung des Computers bedarf.

Diese Aufgabe wird erfindungsgemäß durch ein Computersy­ stem mit den Merkmalen des Patentanspruchs 1 gelöst.

Die Erfindung sieht in einer bevorzugten Ausführungsform die Verwendung einer selbstkonfigurierenden Monitoransteuer­ schaltung vor, die zuerst den Typ des benutzten Monitors identifiziert und danach entsprechend dem verwendeten Moni­ tortyp einen aus einer Mehrzahl von Parametersätzen aus­ wählt. Diese Parameter werden dann dem Rest der Display­ schaltung zur Verfügung gestellt. Die Erfindung ermöglicht daher den Anschluß verschiedener Monitore, ohne daß die Vi­ deoschaltung ganz oder teilweise ersetzt werden muß. Für den Benutzer erleichtert dies wesentlich die Handhabung, da er keine Karten auszutauschen, Schalter zu betätigen oder das Computersystem zu rekonfigurieren braucht, wenn Monitore ge­ wechselt werden.

Der erfindungsgemäße Computer hat eine selbstkonfigurie­ rende Videoschaltung, die einen Anschluß verschiedener Moni­ tortypen erlaubt. Der Computer erfaßt automatisch den an ihn angeschlossenen Monitortyp und konfiguriert danach seine interne Schaltung, um kompatible Videosignale an den Monitor zu liefern.

Bei einem Ausführungsbeispiel der Erfindung weist der Computer eine Zentraleinheit (CPU) auf, welche ein Videoda­ ten für die Wiedergabe auf dem Monitor erzeugendes Programm ausführt. Die in dem Computer gespeicherten Daten werden in einem Direktzugriffsspeicher (RAM) gespeichert. Der Monitor liefert ein Identifizierungssignal an die Videoschaltung, welche daraufhin sowohl die richtigen Videotaktsignale als auch die Videodaten für die Anzeige auf dem Monitor erzeugt. Das Identifizierungssignal dient zur Konfiguration der Vi­ deoschaltung entsprechend den Erfordernissen des Monitors.

Zweckmäßige Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Im folgenden wird die Erfin­ dung anhand eines in der Zeichnung schematisch dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zei­ gen:

Fig. 1 ein verallgemeinertes Blockschaltbild des Compu­ tersystems nach der Erfindung;

Fig. 2 ein genaueres Blockschaltbild eines bevorzugten Ausführungsbeispiels der Erfindung;

Fig. 3 verschiedene Zeitgabe-Videosignale und deren zu­ gehörigen Video-Zeitgabeparameter;

Fig. 4 die Videozeitgabesignalverläufe für einen Speicher­ zyklus, bei dem Videodaten vom System-RAM zum Vi­ deo-FIFO der Videoschaltung übertragen werden;

Fig. 5a eine Bitreihenfolge (Bitordnung) der Videodaten im Schieberegister und die Abgriffe für ein-Bit-pro- Pixel-Video;

Fig. 5b die Bitreihenfolge von Videodaten im Schieberegi­ ster und die Abgriffe, die beim zwei-Bit-pro-Pixel- Video verwendet werden;

Fig. 5c die Bitreihenfolge von Videodaten im Schieberegi­ ster und die Abgriffe, die für vier-Bit-pro-Pixel- Video verwendet werden;

Fig. 5d die Bitreihenfolge von Videodaten im Schieberegi­ ster und die Abgriffe, die für acht-Bit-pro-Pixel- Video verwendet werden; und

Fig. 6 die Zeitbeziehung zwischen den Video-Zeitgabesigna­ len und dem Video-Rücksetzsignal, welches den Be­ ginn eines Live-Videorahmens einleitet.

Beschrieben wird ein Computer mit einer selbst konfigurierenden Videoschaltung zum Anschluß unterschiedlicher Videodisplaymoni­ tore. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, wie Taktfrequenzen, Registergrößen, Bitbezeich­ nung usw. angegeben, um die Erfindung leichter verständlich zu machen. Es ist jedoch für den Fachmann klar, daß die Erfindung auch ohne diese speziellen Einzelheiten realisiert werden kann. In anderen Fällen sind bekannte Schaltungen nur in Form von Schaltungsblöcken angegeben, um die Beschreibung der Erfindung nicht mit unnötigen Einzelheiten zu belasten.

Wenn auch die Erfindung nachfolgend anhand ihres bevorzugten Ausführungsbeispiels im Macintosh-IIci-Computer beschrieben werden wird, ist für den Fachmann klar, daß die Erfindung auch in anderen Computern realisiert werden kann und daß zahlreiche Abwandlungen im Rahmen des Erfindungsgedankens möglich sind.

Im folgenden wird auf Fig. 1 Bezug genommen, in der ein verall­ gemeinertes Blockschaltbild des bevorzugten Ausführungsbei­ spiels der Erfindung gezeigt ist. Das Computersystem 10 weist eine RAM-Basis-Videoeinheit (RBV) 14 auf, welche Video-Display­ signale für verschiedene Displaymonitore erzeugt. RBV 14 ent­ hält zwei Basiskomponenten: eine Videokomponente, welche Sync- Signale und Daten für verschiedene Monitortypen liefert (bei dem beschriebenen Beispiel unterstützt die RBV-Schaltung vier verschiedene Monitortypen), und einen Teil, der einen Vielfach- Interfaceadapter (VIA) emuliert.

Der VIA-Teil enthält eine Vielzahl von 8-Bit-Registern zur Steuerung von gemischten Ein- und Ausgängen, Videosteuerung, RBV-Chip-Test-Betrieben und Unterbrechungsverarbeitung. Die CPU 13 steht mit diesen Registern über einen 8-Bit-Zweirichtungs- Datenbus in Verbindung der von dem durch den Videoteil verwen­ deten 32-Bit-RAM-Datenbus getrennt ist. Dies ermöglicht einen von der Aktivität des Videoteils auf dem getrennten RAM-Daten­ bus unabhängigen Zugriff auf die Register. Zum überwiegenden Teil ist der VIA-Teil der RBV für das Verständnis der vorlie­ genden Erfindung unerheblich. Daher wird die Erläuterung des VIA-Teils beschränkt auf diejenigen Elemente, welche zur Erläu­ terung der vorliegenden Erfindung zweckmäßig sind.

Die RBV-Einheit 14 wird vorzugsweise als integrierte Schaltung (IC) unter Verwendung des MOS-Verfahrens hergestellt. Insbeson­ dere kommt die CMOS-Technologie zum Einsatz.

RBV 14 arbeitet mit einer Speicherdecodiereinheit (MDU) 12 und einem Direktzugriffsspeicher (RAM) 11 zusammen. MDU 12 wirkt als Speichersteuergerät und entscheidet über den Zugriff auf RAM 11 von der RBV 14. MDU 12 ist so konzipiert, daß sie eine kompatible Schnittstelle zwischen CPU 13, RAM 11, ROM 47 und I/O-Geräten (Eingabe/Ausgabe-Geräten) 45 (siehe Fig. 2) bildet. Bei dem bevorzugten Ausführungsbeispiel handelt es sich bei der CPU 13 um einen MC68030-Mikroprozessor der Firma Motorola Cor­ poration.

RAM 11 hat wenigstens eine dynamische Speicherbank (DRAM) und ist mit RBV 14 über eine 32-Bit-Busleitung 21 gekoppelt. Vor­ zugsweise verfügt RAM 11 über zwei separate RAM-Bänke, die von der MDU 12 direkt angesteuert werden. MDU 12 ist mit RAM 11 über eine Steuerleitung 52 gekoppelt. RBV 14 und MDU 12 stehen über Leitungen 22-25 miteinander in Verbindung. Wie weiter un­ ten erörtert werden wird, beträgt der Anfangszugriff auf im RAM 11 gespeicherte Videodaten fünf CPU-Takte, gefolgt von einem Stoßzugriff von zwei Takten. Intern enthält die MDU 12 eine Zu­ standsmaschine und einen Adreßmultiplexer, zugeordnet zu der Steuerung von Bank A des RAM 11 in Verbindung mit Video-Anfor­ derungssignalen, die von der RBV 14 geliefert werden.

Die Frequenz für die Punkttakterzeugung wird von drei getrenn­ ten Frequenzquellen 18-20 geliefert. Jede dieser Quellen stellt eine Quarzoszillatorschaltung dar, welche bei einer charakteri­ stischen Frequenz arbeitet. Die Frequenzquellen 18-20 sind mit der RAM-Basis-Videoeinheit 14 über Leitungen 37-39 gekoppelt. Die Verwendung von Multifrequenz-Referenzeingaben ist ein Weg, auf dem der erfindungsgemäße Computer die unterschiedlichen Mo­ nitortypen adaptiert. Obwohl drei Frequenzquellen gezeigt sind, können im Rahmen des Erfindungsgedankens wesentlich mehr ver­ wendet werden. Alternativ kann eine einzige programmierbare oder einstellbare Taktquelle anstelle separater Frequenzquellen 18-20 verwendet werden.

RBV 14 liefert Videodaten an einen Video-Digital/Analog-Wandler (VDAC) 26 über einen Bus 29. VDAC 26 weist eine Farbnachschla­ getabelle (CLUT) und einen DAC auf, der bei dem beschriebenen Ausführungsbeispiel als Bt478-Gerät der Firma Brooktree Corpo­ ration ausgebildet ist. VDAC 26 erhält auch Punkttakt-, zusam­ mengesetzte Dunkelsteuer (CBLANK)- und zusammengesetzte Video- Sync (CSYNC)- Signale von RBV 14 über Leitungen 30, 31 bzw. 33. Diese Signale ändern sich entsprechend dem verwendeten Monitor­ typ und dienen zur Organisation der Videozeitgabe der Daten auf dem Bildschirm. VDAC 26 liefert analoge rote, grüne und blaue (RGB) Farbvideosignale an den Monitor 27 und zwar über die Lei­ tung 36. Monitor 27 kann auch Horizontalsync- (HSYNC) und Ver­ tikalsync- (VSYNC) Videozeitgabesignale oder ein zusammenge­ setztes Sync- (CSYNC) Signal aus der RBV 14 erhalten. Ein Moni­ toridentifizierungs- (ID) Signal wird vom Monitor 27 über eine Leitung 35 an die RBV 14 angelegt.

Wie oben erwähnt, werden vier unterschiedliche Displaymonitor­ typen von dem beschriebenen Ausführungsbeispiel der Erfindung unterstützt. Einer dieser Monitore wird direkt von der RBV 14 angesteuert, während die anderen über VDAC 26 angesteuert bzw. getrieben werden. Jeder Monitortyp identifiziert sich selbst dadurch, daß gewisse Pins an der RBV an Erde gelegt werden. Da­ durch werden die richtigen Pixeltakt- und Sync-Zeitgabeparame­ ter automatisch gewählt. Die vier Monitorarten, die von dem be­ schriebenen Ausführungsbeispiel der Erfindung unterstützt wer­ den, sind ein 9" Macintosh SE (Mac SE), ein modifizierter Apple II-GS Monitor, ein Macintosh II 12" S/W und 13" RGB Monitor so­ wie ein 15" Portrait-Monitor (S/W oder RGB).

Tabelle 1 faßt den über die 3-Bit-Monitor-ID-Pins der Leitung 35 ausgewählten Monitore zusammen. Zu beachten ist, daß ein ge­ trennter Pin an dem RBV-Chip vorgesehen ist (in Fig. 1 nicht gezeigt), der einen eingebauten 9-Zoll-SE-Monitor ansteuert bzw. treibt.

TABELLE 1

Im folgenden wird auf Fig. 2 Bezug genommen, in der ein detail­ liertes Blockschaltbild des RBV-Chip 14 zusammen mit den Ver­ bindungen zur Computer-Mutterkarte 40 gezeigt ist. Die CPU 13 ist mit verschiedenen Geräten, wie einem ROM 47, I/O-Geräten 45, NUBUS 46 und VDAC 26 über einen CPU-Datenbus 50 und CPU- Adreßbus 65 gekoppelt. Ein Systemspeicher ist zwei RAM-Bänken, Bank A (43) und Bank B (42) gezeigt. Bank B RAM (42) ist direkt mit dem CPU-Datenbus 50 gekoppelt, während ein Buspuffer 44 den CPU-Datenbus 50 vom Bank A RAM-Datenbus 21 trennt. Bei dem be­ schriebenen Ausführungsbeispiel ist Buspuffer 44 ein im Handel erhältlicher 74F245-Buspuffer.

RBV 14 ist funktionell gleichwertig einer separaten Videokarte, ist jedoch als integrierte Schaltung in die Mutterkarte bzw. Hauptplatine einbezogen. Um diese Funktion zu erreichen, kann Bank A des System-RAM mittels des Buspuffers 44 selektiv vom CPU-Datenbus 50 entkoppelt werden. Dies ermöglicht den alleini­ gen Zugriff auf Bank A durch die RBV 14 über den Bank A RAM-Bus 21. In der Bank 43 des System RAM gespeicherte Daten werden von der RBV zum Anlegen eines konstanten Videodatenstroms an den Displaymonitor 27 während des laufenden (live) Videoabschnitts jeder horizontalen Abtastzeile verwendet. RBV 14 fragt die MDU 12 nach Daten, während sie benötigt werden; MDU 12 antwortet durch Trennen des Busses 21 vom CPU-Datenbus 50 und Durchführen einer 8-langen Wort-Seitenmodus-Burst-Leseoperation von der RAM-Bank A 43 in den FIFO 54, der innerhalb der RBV 14 angeordnet ist. Bänke 43 und 42 werden von der MDU 12 über den RAM Steuerbus 52 gesteuert.

Wenn ein Videoburst abläuft, wird der CPU-Zugriff auf Bank 43 verzögert, wobei effektiv CPU 13 verlangsamt wird. Dieser Ef­ fekt ändert sich in Abhängigkeit von der Monitorgröße und der Anzahl von Bits pro Pixel. Zu beachten ist, daß nur Zugriffe auf RAM-Bank A von Video berührt werden. RAM-Bank B verbindet den CPU-Datenbus 50 direkt, so daß CPU 13 jederzeit uneinge­ schränkt Zugriff auf diese Bank wie auch auf ROM 47 und I/O-Ge­ räte 45 hat. Es ist einzusehen, daß die Erfindung ohne Bank 42 oder mit weiteren RAM-Bänken auf jeder Seite des Buspuffers 44 implementiert werden kann. Obwohl die Erfindung ohne Bank 42 ordnungsgemäß arbeiten würde, trägt die Einbeziehung von Bank 42 zum Gesamtwirkungsgrad und zur Leistungsfähigkeit des Com­ putersystems dadurch bei, daß sie einen Teil des der CPU 13 zur Verfügung stehenden Speichers liefert.

Der Videoteil von RBV 14 enthält eine 16 × 32 Bit FIFO (Silo) Speichereinheit 54, die auch eine den FIFO mit RAM-Daten ge­ füllt haltende Logik und eine der Datenanordnung und -ausgabe dienende Logik aufweist. RBV 14 enthält auch ein Latch 53, das zum Ausblenden von auf dem Bus 21 befindlichen Daten in das FIFO 54 über eine Ladezeigerleitung 55 verwendet wird. Videoda­ ten werden über eine mit einem Bitreihenfolge-Ordner 57 gekop­ pelte Leitung 46 aus dem FIFO 54 ausgeladen. Der Ordner 57 ist seinerseits über eine Leitung 58 mit einem Schieberegister 59 gekoppelt. Das Schieberegister 59 schiebt die vom Bitreihen­ folge-Ordner 57 angeordneten Videodaten auf den Videodatenbus 29 aus. Ein Abgriffswähler 60, der das Register 59 mit dem Bus 29 verbindet, wird weiter unten beschrieben.

Das Video FIFO 54 ist in zwei Hälften unterteilt, von denen jede acht 32-Bit lange Worte enthält. Wenn die letzten Daten in einer FIFO-Hälfte benutzt worden sind (oder drei lange Wörter vorher für einen 13-Zoll-Monitor bei acht Bits pro Pixel oder für einen 15-Zoll-Monitor bei vier Bits pro Pixel), senkt RBV 14 ihre Datenanforderungsausgangsleitung 24 (VID.REQ). Diese Videoanforderungsleitung weist MDU 12 an, durch Aktivieren des Buspuffers 44 Bank A RAM-Datenbus 21 vom CPU Datenbus 50 abzu­ trennen. Sie initiiert auch eine Seitenmodus-Burst-Leseopera­ tion von RAM-Daten auf Bus 21, sobald dies möglich ist. MDU 12 blendet dann gültige RAM-Daten in RBV 14 aus, und zwar unter Verwendung der Videodaten-Lade-Eingangsleitung 23 (VID.LD) der RBV. Die Video-Lade-Eingangsleitung 23 steuert Latch 53.

Jede Rückflanke eines VID.LD-Impulses speichert ein 32-Bit lan­ ges Wort von RAM-Daten in Latch 53, speichert die zwischenge­ speicherten Daten im FIFO 54 und schiebt den Eingangszeiger in die nächste Position im FIFO vor. Daten werden über eine vom Steuerlatch 53 ausgehende Leitung 55 in das Video FIFO 54 ein­ gegeben. Nach der Rückflanke des sechsten VID.LD-Impulses hebt die RBV ihre Videodaten-Anforderungsleitung (VID.REQ) 24 an. Wenn VID.REQ vor der Rückflanke des siebzehnten VID.LD-Impulses hoch ist, beendet MDU 12 den Burst nach Lesen eines oder mehre­ rer langer Wörter (des achten) und blendet es in die RBV aus. Dadurch wird die zuvor leere Hälfte des FIFO gefüllt.

Mittlerweile können die anderen acht langen Worte von Daten in der anderen Hälfte des FIFO (die während der vorhergehenden Burst-Leseoperation geladen worden sind) über Bus 58 in 16-Bit- Gruppen in das Schieberegister 59 geladen werden. Nach dem La­ den der acht langen Worte aus der zweiten Hälfte von FIFO 54 (d. h. die zweite Hälfte ist leer), werden die nächsten acht langen Worte aus der ersten Hälfte des FIFO (das zuvor mit Vi­ deodaten geladen worden ist) in das Schieberegister 59 geladen. Während dieser Zeit erhält jetzt die zweite Hälfte von FIFO 54 (während der letzten Ladefolge geleert) aktualisierte Videodaten aus RAM-Bank A. Die zweite Hälfte ist, wie oben be­ schrieben, gefüllt, und der gesamte Prozeß wiederholt sich selbst - die beiden Hälften von FIFO 54 erhalten abwechselnd Daten aus RAM 43 und laden Daten in das Schieberegister 59.

Das Schieberegister 59 hat acht Ausgangsabgriffe, die mit dem Abgriffswähler 60 gekoppelt sind. Die Daten werden durch das Schieberegister 59 bitweise von dem auf der Leitung 30 erscheinenden Punkttaktsignal verschoben. Die acht Ausgangsabgriffe sind entlang des Schieberegisters an abwechselnden Bits (d. h. jedes zweite Bit) angeordnet. Durch Verwendung von einen, zwei, vier oder allen acht Abgriffen können die Daten jeweils Bit- für-Bit (ein-Bit-Video), zwei Bits gleichzeitig (zwei-Bit-Vi­ deo), vier Bits gleichzeitig (vier-Bit-Video) oder acht Bits gleichzeitig (acht-Bit-Video) erscheinen.

Damit die Daten in der richtigen Reihenfolge an den Ausgangsab­ griffen erscheinen, müssen die sechzehn Bits in der richtigen Reihenfolge für die Anzahl von Bits pro gewähltem Pixel in das Schieberegister 59 geladen worden sein. Diese Funktion erfüllt der Bit-Reihenfolgen-Ordner 57, der die Worte aus dem FIFO 54 über die Leitung 56 und auch die Bit-pro-Pixel-Information über die Leitung 89 erhält. Für ein-Bit-pro-Pixel-Video wird nur der letzte Ausgangsabgriff verwendet, und alle sechzehn Bits im Schieberegister erscheinen an diesem Abgriff nach sechzehn auf­ einanderfolgenden Punkttakten.

Umgekehrt werden für acht-Bit-Video alle acht Abgriffe benutzt, und die sechzehn Bits werden an die acht Ausgangsleitungen des Video-Datenbusses 29 nach nur zwei Punkttakten ausgesendet. In jedem Falle werden die nächsten sechzehn Bits in das Schiebere­ gister 59 aus dem FIFO 54 geladen, und der Ausgangszeiger des FIFOs wird vorgerückt, wenn alle sechzehn Bits an den Video-Da­ tenbus 29 ausgegeben worden sind. Dies leert eventuell die Hälfte des FIFOs. Die leere Hälfte des FIFOs 54 muß danach in der oben beschriebenen Weise durch einen anderen 8-Langwort- Burst von RAM-Daten gefüllt werden.

Im folgenden wird auf die Fig. 5a bis 5d Bezug genommen, in denen Bitordnungen bzw. -reihenfolgen innerhalb des Schiebere­ gisters 59 für ein Bit, zwei Bits, vier Bits bzw. acht Bits pro Pixel gezeigt sind. Wie deutlich zu sehen ist, beginnt die Bitreihenfolge für ein-Bit-pro-Pixel-Video bei 0 und setzt sich sequentiell fort zum Bit 15, das am Abgriff 0 angeordnet ist. Daher werden bei ein-Bit-Video die Daten an einer der acht Lei­ tungen im Ausgangsdatenbus 29 sequentiell geladen oder vorge­ rückt. Die anderen sieben Leitungen in dem Bus werden auf einen hohen Pegel getrieben.

Bei zwei-Bit-Video sind die ungeraden Bits in der linken Hälfte des Schieberegisters (d. h. ungerade Bits 1-15), endend am Ab­ griff 1 (angeordnet), während die gerade numerierten Bits (d. h. gerade Bits 0-14) in der rechten Hälfte des Schieberegisters, endend beim Abgriff 0, geladen sind. Auch hier sind die Aus­ gangsdatenbusleitungen, die mit den unbenutzten Abgriff verbun­ den sind, auf hohen Pegel getrieben.

Bei vier-Bit-Video ist die Bitordnung bzw. -reihenfolge sogar verwickelter. Wie gezeigt ist, ist die Bitreihenfolge so, daß Bits, 12, 8, 4 und 0 am Abgriff 0, Bits 14, 10, 6 und 2 am Ab­ griff 2, Bits 13, 9, 5 und 1 am Abgriff 1 und Bits 15, 11, 7 und 3 in dieser Reihenfolge am Abgriff 3 ausgeschoben werden.

Für acht-Bit-Video werden alle acht Abgriffe in der folgenden Weise verwendet: Abgriff 0 verschiebt Bits 8 und 0, Abgriff 1 Bits 9 und 1, Abgriff 2 Bits 10 und 2, Abgriff 3 Bits 11 und 3, Abgriff 4 Bits 12 und 4, Abgriff 5 Bits 13 und 5, Abgriff 6 Bits 14 und 6 und Abgriff 7 verschiebt Bits 15 und 7 in dieser Reihenfolge. Bei acht-Bit-Video sind alle sechzehn Bits nach zwei Punkttaktperioden ausgeschoben.

Jeder der in den Fig. 5a bis 5d gezeigten Abgriffe ist über den Abgriffswähler 60 mit dem Datenausgangsbus 29 (z. B. VID.OUT) derart gekoppelt, daß das am höchsten bewertete Bit VID.OUT7 und das am niedrigsten bewertete Bit VID.OUT0 ent­ spricht. So wird beispielsweise für acht-Bit-Video jedes lange Wort derart ausgeschoben, daß Bit 31 an VID.OUT7 zur selben Zeit erscheint, wie Bit 30 an VID.OUT 6, Bit 29 an VID.OUT5, Bit 28 an VID.OUT4, Bit 27 an VID.OUT3, Bit 26 an VID.OUT2, Bit 25 an VID.OUT1 und Bit 24 an VID.OUT0 usw.. Ein-Bit-Video er­ scheint am Ausgangspin VID.OUT0 während Pins VID.OUT1-7 hoch gehalten werden (sie erscheinen als Einsen). Jedes Langwort aus dem RAM wird auf VID-OUT0 ausgeschoben, beginnend mit Bit 31 und direkt fortsetzend mit Bit 0, während der Monitorstrahl von links nach rechts läuft.

Wie in Fig. 2 gezeigt, ist der Abgriffswähler 60 mit Leitung 89 verbunden und nimmt die Anzahl von Bits pro Pixel auf, die auf den Videodatenbus 29 ausgegeben werden sollen. Einmal an jedem Videorahmen (am Ende des vertikalen Synchronisationimpulses senkt RBG 40 ihre Video-Reset (VID.RES) Ausgangsleitung 25, um den Videoadreßzähler der MDU rückzusetzen. Danach gibt die RBV unmittelbar vor der ersten Zeile von Live-Video zwei 8-lange- Wörter-Anforderungen, so daß sie startet mit Video FIFO 54 vollständig voll. Danach wird der Prozeß in der oben beschrie­ benen Weise fortgesetzt - wobei Wörter zum gleichen Zeitpunkt ausgeschoben werden, in welchem neue Datenwörter eingeschoben werden.

RBV 14 senkt das Potential auf seiner VID.REC-Leitung 24, wenn sie zur Aufnahme acht langer Wörter an Eingangsdaten aus dem RAM 43 bereit ist. Von da an wartet sie darauf, daß das Speichersteuergerät 12 Dateneingabe ausblendet. Daten werden vom Speichersteuergerät 12 unter Verwendung der VID.LD-Leitung 23 eingeblendet. Die RBV wartet eine undefinierte Zeit auf den Einlauf der Videodaten (obwohl sie eventuell mit dem Ausschie­ ben alter Daten aus dem FIFO beginnt, wenn sie genügend lange zu warten hat). Sie nimmt eine beliebige Anzahl von eingeblen­ deten langen Worten (long words) auf, obwohl diese Daten even­ tuell Daten zu überschreiben beginnen, die noch nicht ausgeschoben worden sind, wenn zu viele Langworte eingeblendet wer­ den.

Nach dem sechsten VID.LD-Strobe hebt RBV 14 VID.REQ-Leitung 24 an. Dies findet selbst dann statt, wenn die nächste Anforderung nach acht langen Worten bereits ansteht. Wenn die VID.REQ-Lei­ tung 24 vor dem Ende des siebten VID.LD-Strobe angehoben worden ist, blendet die MDU 12 ein weiteres langes Wort (das achte) in die RBV-Einheit aus und wartet danach auf das nächste VID.REQ- Signal (das zu einem beliebigen Zeitpunkt nach dem Ende des siebten VID.LD-Strobes auftreten kann).

Die RBV-Einheit 14 enthält keine Informationen hinsichtlich der Bildschirmabbildung oder Videoadressen. Sie nimmt einfach an, daß sie auf Anforderung vom Speichersteuergerät die richtigen Daten, zumeist in 8-Langwortgruppen (8-long-word-groups) er­ hält. Am Ende jedes Vertikalsynchronisationsimpulses senkt die RBV 14 ihre VID.RES-Leitung 25 für den Zeitraum zwischen zwei horizontalen Synchronisationsimpulsen ab. Das Steuergerät 12 benutzt dieses Signal zum Rücksetzen seines Videoadreßzählers zurück auf den Beginn des Rahmenpuffers.

In ähnlicher Weise weiß das Speichersteuergerät 12 nichts über die Videoschaltung oder deren Parameter. Wenn es feststellt, daß die VID.REQ-Leitung potentialmäßig absinkt, wartet es, bis ein laufender Bank A RAM-Zyklus beendet ist. Danach weist es die RAM-Buspuffer an, in den Tri-State-Betrieb zu gehen wodurch der Bus 21 vom CPU-Datenbus 50 abgetrennt wird. Als nächstes beginnt eine Seitenmodus-Burst-Leseoperation des RAM.

Zu beachten ist, daß nur drei Drähte (VID.REQ, VID.LD und VID.RES) zur Wechselwirkung zwischen MDU 12 und RBV 14 erfor­ derlich sind. RBV 14 braucht keine Informationen bezüglich des Speichers oder der MDU zu speichern. In ähnlicher Weise braucht MDU 12 nichts über Video zu wissen. Jede Einheit kommuniziert einfach mit der anderen nach dem oben beschriebenen 3-Draht- Handshaking (Quittungs-)Schema. Dadurch wird das Systemdesign sowie die interne Architektur sowohl der MDU als auch der RBV- Einheit wesentlich vereinfacht. Außerdem wird die Systemflexi­ bilität verbessert. Die RBV könnte ohne Beeinträchtigung der MDU durch ein anderes Video oder ein anderes DMA-aus-RAM-Gerät ersetzt werden, oder die Speicheradressen und Organisationen könnten ohne Beeinflussung der RBV geändert werden, solange das Handshaking- bzw. Quittungsschema erhalten bleibt.

MDU 12 signalisiert jedes lange Wort der Burst-Leseoperation durch Absenkung seiner VID.LD-Leitung über eine CPU-Taktperi­ ode. Sie setzt den Seitenmodus-Burst undefiniert fort - stoppt nur eine Leseoperation nach der Feststellung der Rückkehr der VID.REQ-Leitung 24 auf einen hohen Zustand. Die von der MDU 12 für die Video-Burst-Leseoperationen gelieferten Adressen begin­ nen mit Adresse $0000 0000 und inkrementieren um ein langes Wort bei jedem VID.LD. Dies wird undefiniert fortgesetzt (unter Verwendung eines 24-Bit-Zählers innerhalb des Speichersteuerge­ räts), bis MDU 12 einen Abfall auf der VID.RES-Leitung 25 fest­ stellt. Wenn VID.RES (video reset) niedrig gezogen ist, wird der Zähler innerhalb der MDU 12 auf $0000 0000 rückgesetzt.

Im folgenden wird auf Fig. 4 Bezug genommen, in der ein Zeit­ diagramm gezeigt ist, das die Wechselwirkung zwischen der RBV- Einheit und der MDU-RAM-Steuerung dargestellt. Der Übergang 101 auf der VID.REQ-Leitung beginnt den Prozeß der Videodatenüber­ tragung aus dem RAM 43 zum FIFO 54. Wenn der RAM 43 in einem laufenden RAM-Zyklus mit der CPU 13 engagiert ist, wartet die MDU 12, bis dieser RAM-Zyklus abgeschlossen ist, bevor sie den Buspuffer 44 anweist, in den Tri-State zu gehen.

Ein neuer CPU-RAM-Zyklus beginnt bei dem dargestellten Ausfüh­ rungsbeispiel zum Zeitpunkt 102. Da jedoch die VID.REQ-Leitung 24 in den niedrigen Zustand übergewechselt ist, wird der CPU- Zyklus von dem 8-Langwort-Video-Burst über zwanzig Takte abge­ halten. Der Start des Video-Lesezyklus beginnt zum Zeitpunkt 103. Ein Minimum von fünf Takten nach dem abfallenden Übergang der VID.REQ-Leitung beginnt die Einblendung der in der RAM-Bank A gespeicherten Videodaten in den FIFO 54. Das erste Langwort an Videodaten wird an der ansteigenden Flanke 104 des VID.LD- Signals geladen. Wenn die VID.REQ-Übergänge bei 105 hoch sind, wird die MDU beim nächsten positiv verlaufenden Übergang von VID.LD alarmiert, um ein weiteres Videodatenwort zu liefern. Das letzte Videodatenwort wird bei dem dargestellten Beispiel am Übergang 106 geladen.

Das Ende des Videoburst-Lesezyklus tritt zum Zeitpunkt 107 auf. Danach beginnt zum Zeitpunkt 106 eine Fortsetzung des zurückge­ haltenen CPU RAM-Zyklus. Zu beachten ist, daß eine neue Video­ anforderung initiiert werden kann unmittelbar nachdem MDU 12 feststellt, daß VID.REQ beim nächsten positiv verlaufenden Übergang von VID.LD hochgebracht worden ist. Dies ist in Fig. 4 dargestellt durch den gestrichelten Übergang 109.

Wie oben gesagt, ist das Video-Schieberegister 59 sechzehn Bits lang und ist alle zwei Bitstellen mit Abgriffen versehen. Für acht-Bit-Video werden alle Abgriffe benutzt, und jedes der sechzehn Datenbits erscheint nach zwei Pixeltakten an einem Abgriff. Wenn keine neuen Daten geladen sind, sind vierzehn weitere Pixeltakte notwendig, bevor Einsen aus dem letzten Ab­ griff ausgeschoben werden. (Einsen werden in Ersatz der alten, ausgeschobenen Datenbits eingeschoben).

Bei Beginn des horizontalen Austastens hat das Video-Schiebere­ gister eine Schiebeoperation abgeschlossen, so daß alle sechzehn Datenbits an einem der verwendeten Abgriffe in Form von sechzehn 1-Bit-Pixeln, acht 2-Bit-Pixeln, vier 4-Bit-Pixeln oder zwei 8-Bit-Pixeln erscheinen. Horizontalaustastung verhin­ dert das Laden neuer Daten in das Schieberegister. Das Schiebe­ register, das vom Punkttakt getaktet wird und daher stets Schiebeoperationen ausführt, setzt sein Ausschieben alter Daten solange fort, bis es vollständig mit Einsen gefüllt ist. RBV 14 sendet fortgesetzt alte Daten über vierzehn Pixeltakte in 8- Bit-Betrieb, zwölf Pixeltakte in 4-Bit-, acht Pixeltakte in 2- Bit- oder null Pixeltakte in 1-Bit-Betrieb aus. Danach ver­ schiebt das Schiebergister alle Einsen, bis es erneut wieder mit neuen Daten geladen wird. Da der Macintosh SE nur ein-Bit- Video verwendet, gibt es keine alten Daten zum Ausschieben nach Beginn des Austastens. An anderen Computern verhindert das zu­ sammengesetzte Austastsignal (CBLANK), das auf der Leitung 61 (Fig. 2) zur Verfügung gestellt und in den VDAC 26 eingegeben wird, das Erscheinen alter Daten auf dem Bildschirm.

Eine Vertikalaustastung findet nach Beginn der Horizontal­ austastung und nach dem Laden des FIFO 54 mit einem weiteren 8- Lang-Wort-Burst an Daten aus der Bank 43 statt. Diese 8-langen Worte werden niemals in das Schieberegister 59 geladen, das (nach dem Ausschieben noch in ihm befindlicher alter Daten) mit dem Verschieben von Einsen während des vertikalen Austastens fortfährt. Ziemlich früh in der vertikalen Austastfolge werden alle Zeiger rückgesetzt und VID.RES gesenkt, wodurch der Video- Adreßzähler der MDU rückgesetzt wird. Danach wird etwa zwei Zeilen vor dem Ende der Vertikalaustastung FIFO 54 mit sechzehn Langworten von neuen Daten geladen, welche in Vorbereitung des Starts von Live-Video vorgeladene Daten ersetzen.

Die Video-Synchronisationssignale (die HSYNC, VSYNC, CSYNC und CBLANK umfassen) werden von der Video-Zählereinheit 69 erzeugt. Die Video-Zählereinheit 69 weist eine Reihe programmierbarer Zähler einer im Stande der Technik in Verbindung mit der Ver­ wendung zur Erzeugung von Video-Zeitgabesignalen bekannten Art auf. Die Videozähler der Einheit 69 sind selbstkonfigurierend in dem Sinne, daß die Video-Zählereinheit 69 die richtigen Zeitgabesignale für das zugehörige Display oder den Monitor liefern kann, sobald sie mit dem Monitortyp und den Bits-pro- Pixel-Erfordernissen versehen worden ist.

Im folgenden wird auf Fig. 3 Bezug genommen, in der horizontale und vertikale Zeitgabesignalverläufe dargestellt sind, welche die Beziehung zwischen dem horizontalen Austasten, Live-Video, Horizontalsynchronisation, vertikalem Austasten, Zeilen von vertikalem Live-Video und vertikale Synchronisationssignale zeigen. Bekanntlich hängt jeder der der horizontalen und verti­ kalen Zeitgabe zugeordneten Parameter von dem Display- oder Mo­ nitortyp ab, der jeweils verwendet wird.

Von diesem Videosystem unterstützte Monitore liefern die Iden­ tifikation (ID) ihres Typs über einen Digitalcode, der auf ei­ nem Satz von externen Leitungen oder Pins ansteht. Bei dem be­ schriebenen Ausführungsbeispiel sind die ID-Pins eines Monitors 27 mit einem Monitor-Parameterregister 71 über eine 3-Bit-Lei­ tung 35 gekoppelt. Der Monitortyp wird über eine Leitung 87 zur Video-Zählereinheit 69 und zu einem MUX 88 übertragen. Bit-pro- Pixel-Informationen werden über eine Leitung 89 vom Register 71 an die Einheit 89 und den Ordner 57 angelegt.

Software kann den Monitortyp im Register 71 lesen und kann auch die Anzahl von Bits pro Pixel im gleichen Register lesen oder schreiben. Durch Decodieren des 3-Bit-Monitor-ID-Typs wird ei­ ner von vier festen Parametersätzen ausgewählt, von denen ein Satz für jeden unterstützten Monitor gilt. Diese Parametersätze sind auf dem Chip "fest verdrahtet" und liefern Signale HSYNC, VSYNC usw.. Der einzige programmierbare Parameter ist der Para­ meter für Bits-pro-Pixel.

Bei einem alternativen Ausführungsbeispiel kann das Register 71 oder dessen Äquivalent voll programmierbar sein. Dies würde dem System die Fähigkeit zur Einstellung einer großen Zahl von Dis­ playparametern geben, wobei die einzige Beschränkung die Größe des internen Speichervolumens des Registers 71 darstellt. In diesem Falle würden die Monitor-ID-Bits durch Software deco­ diert, welche dann in das Register 71 schreiben würde, und zwar unter Lieferung aller richtigen Parameter für das zugehörige Display.

Die folgende Tabelle faßt die von der RDV gelieferten relevan­ ten Zeitgabeparameter (dargestellt in Fig. 3) für die vier Mo­ nitortypen zusammen, die von dem beschriebenen Ausführungsbei­ spiel der Erfindung unterstützt werden.

TABELLE 2

Unter Bezugnahme auf Fig. 6 wird die relative Zeitgabe der ver­ schiedenen Synchronisationssignale zusammen mit dem VID.RES- Rücksetzsignal gezeigt. Wie in Fig. 6 zu sehen ist, senkt die Video-Zählereinheit 69 VID.RES-Leitung 25 zum Rücksetzen des Adreßzählers des Speichersteuergeräts 12 zwischen den letzten beiden horizontalen Synchronisationsimpulsperioden in VSYNC. Dies findet am Übergang 110 in Fig. 6 statt. VID.RES wird gleichzeitig mit dem niedrig-auf-hoch-Übergang des VSYNC-Si­ gnals auf einen hohen Wert zurückgestellt. Danach gibt kurz vor der ersten Zeile des Live-Video RBV 14 zwei 8-lang-Worte-Anfor­ derungen, so daß sie den Rahmen mit einem vollen FIFO beginnen kann.

Wie oben gesagt, liefert der Monitor 27 über die Busleitung 35 einen 3-Bit-Identifizierungscode an das Monitor- Parameterregister 71. RBV 14 wählt danach die richtigen Video- Zeitgabe- und Synchronisationsparameter für die Video-Zäh­ lereinheit 69. Bit-pro-Pixel-Information wird auf der Leitung 89 auch an den Bitordner 57 und die Video-Zählereinheit 69 ge­ geben. Die Einheit 69 weist mehrere polynomiale Zähler einer im Stande der Technik bekannten Art auf. Unter Verwendung des de­ codierten Monitortyps setzt die RBV diese Zähler so, daß sie Video-Zeitgabesignale entsprechend der Tabelle 2 für den zuge­ hörigen Monitor erzeugen.

Eine Monitortypinformation wird auf der Leitung 87 an den Mul­ tiplexer 88 angelegt. In Abhängigkeit von dem an das Computer­ system angeschlossenen Monitortyp wählt Multiplexer 88 einen der drei Punkttakte aus, die entweder vom Oszillator 18, 19 oder nach Zweiteilung vom Takt des Oszillators 20 abgeleitet werden (entsprechend den Frequenzen 30,2400; 57,2832 bzw. 15,6672 MHz). Der halbierte Takt aus dem Oszillator 20 wird über eine Leitung 41 an den Multiplexer 88 angelegt.

Wenn der Monitoridentifizierungscode den Monitor 27 beispiels­ weise als modifizierten Apple II-GS RGB Display identifiziert, so wählt MUX 88 das entsprechende Taktsignal auf der Leitung 41 (d. h. 15,6672 MHz) als Punkttakt aus, der auf Leitung 30 an den VDAC 26, das Schieberegister 59 und die Video-Zählereinheit 69 angelegt werden soll. (Taktgenerator 66 dient zum Halbieren der Referenzfrequenz 20, die auf der Leitung 39 erscheint, zur Er­ zeugung der richtigen Punkttaktfrequenz auf der Leitung 41. Taktgenerator 66 liefert auch die Eingangs/Ausgangs(I/O)-Takt­ gabe für I/O-Geräte 45.)

Wenn die Display-Identifizierung andererseits anzeigt, daß das Display eine 12-Zoll-S/W oder 13-Zoll-RGB MAC II ist, so wird der Frequenzbezugsblock 18 (d. h. 30,2400 MHz) auf der Leitung 37 vom MUX 88 gewählt. Würde der 15-Zoll-Portraitmonitor ver­ wendet, so würde MUX 88 den Frequenzbezug 19 (d. h. 57,2832 MHz) auf der Leitung 38 auswählen.

Tabelle 3 faßt die Videosignale für die verschiedenen Monitore zusammen.

TABELLE 3

Zu beachten ist, daß eine größere Anzahl von Monitoren einfach durch Ausweitung der Anzahl von Frequenzquellen und/oder der Größe der zugehörigen Register und Zeilen angepaßt werden kann.

Im Rahmen des Erfindungsgedankens sind verschiedene Abwandlun­ gen möglich. So kann beispielsweise als Alternative für die Festverdrahtung jedes Parametersatzes eine Anzahl programmier­ barer Register verwendet werden, die den Einsatz von Software zur Einstellung jeder der jedem Monitortyp zugeordneten Parame­ ter ermöglichen.

Claims (7)

1. Computersystem (10) mit einer CPU (13), einem RAM (11) und einer Monitoransteuerschaltung (14, 26),
wobei ein Monitor (27) zur Anzeige von Videodaten an die Monitoransteuerschaltung (14, 26) ankoppelbar ist, wobei der Monitor (27) einer Gruppe von Monitoren unterschiedlichen Monitortyps angehört, wobei jedem Monitortyp ein Satz von Monitoranzeigeparametern zugeordnet ist, wobei der Satz von Monitoranzeigeparametern die Art der Ansteuerung des ange­ koppelten Monitors (27) durch die Monitoransteuerschaltung (14, 26) spezifiziert,
wobei die Monitoransteuerschaltung (14, 26) eine Video­ zeitgabeschaltung zum Erzeugen von Videozeitgabesignalen (CSYNC, HSYNC, VSYNC), die mit dem Monitortyp des angekop­ pelten Monitors (27) kompatibel sind, aufweist,
dadurch gekennzeichnet,
daß der Monitor (26) so ausgebildet ist, daß er ein den Monitortyp identifizierendes Identifizierungssignal (MON.ID) an die Monitoransteuerschaltung (14, 26) liefert,
daß die Monitoransteuerschaltung (14, 26) selbstkonfigu­ rierend ist, wobei sie in Abhängigkeit von dem Identifizie­ rungssignal (MON.ID) einen mit dem Monitortyp kompatiblen Satz von Monitoranzeigeparametern auswählt,
daß die Monitoransteuerschaltung (14, 26) einen Punkt­ taktgenerator (18-20, 66, 88) zum Erzeugen eines Punkttakt­ signals in Abhängigkeit von dem Identifizierungssignal der­ art aufweist, daß das Punkttaktsignal mit dem Monitortyp kompatibel ist, und
daß die Videozeitgabeschaltung in Abhängigkeit von dem Identifizierungssignal und/oder den ausgewählten Monitoran­ zeigeparametern die kompatiblen Videozeitgabesignale (CSYNC, VSYNC, HSYNC) erzeugt.

2. Computersystem nach Anspruch 1, dadurch gekennzeich­ net,
daß der RAM (11) die anzuzeigenden Videodaten speichert, daß eine Registereinrichtung (71) vorgesehen ist, die das Identifizierungssignal (auf 35) empfängt, dekodiert und ei­ nen zugehörigen Satz von Monitoranzeigeparametern auswählt, und
daß der Punkttaktgenerator mit der Registereinrichtung (71) und mehreren Referenzfrequenzquellen (18-20) gekoppelt ist und in Abhängigkeit von dem Identifizierungssignal eine Referenzfrequenzquelle (18-20) auswählt.

3. Computer nach Anspruch 2, dadurch gekennzeichnet, daß der Punkttaktgenerator einen Multiplexer (88) aufweist, der mehrere mit verschiedenen Referenzfrequenzquellen gekoppelte Eingänge (37, 38, 41) und einen Ausgang (30) zur Ausgabe des Punkttaktsignals aufweist.

4. Computersystem nach Anspruch 1, dadurch gekennzeich­ net,
daß eine Speichereinrichtung zum Speichern sämtlicher Sätze von Monitoranzeigeparametern vorgesehen ist, und
daß eine Auswahleinrichtung mit der Speichereinrichtung gekoppelt ist, die in Abhängigkeit von dem Identifizierungs­ signal den kompatiblen Satz von Monitoranzeigeparametern auswählt.

5. Computer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Satz von Monitoranzeigeparametern eine Anzahl von Bits pro Pixel der an den Monitor (27) ge­ lieferten Videodaten enthält.

6. Computer nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Punkttaktgenerator programmierbar ist.

7. Computer nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß ein Video-Digital/Analog-Wandler (26) vorgesehen ist, der die Videozeitgabesignale und die Videodaten empfängt und aus diesen analoge rote, grüne und blaue Farbvideosignale für den Monitor (27) erzeugt.