DE4023153A1 - SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR THEIR PRODUCTION - Google Patents
SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR THEIR PRODUCTIONInfo
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Description
Die Erfindung betrifft eine Halbleiterspeichereinrichtung und insbesondere eine DRAM (dynamische Direktzugriffspeicher)- Zelle mit einem Stapelkondensator und ein Verfahren zur Herstellung dieser Speichereinrichtung bzw. dieser Speicherzelle.The invention relates to a semiconductor memory device and especially a DRAM (dynamic random access memory) - Cell with a stacked capacitor and a method to manufacture this storage device or this Memory cell.
Aufgrund der anwachsenden Erfordernisse nach hoher Integration und großem Fassungsvermögen bei Halbleiterspeichereinrichtungen ist es wesentlich für die Fortentwicklung der Technologie, den Bereich, der von den Speicherzellen in der Einrichtung eingenommen wird, zu minimieren, wobei gleichzeitig die Speicherkapazität maximiert wird.Due to the growing need for high integration and large capacity in semiconductor memory devices it is essential for further development of technology, the area covered by the memory cells in the facility is taken to minimize, whereby at the same time the storage capacity is maximized.
Für eine DRAM-Zelle, die aus einem Transistor und einem Kondensator zusammengesetzt ist, werden verschiedene Kondensatorstrukturen verwendet, wobei diese Strukturen eine Speicherkapazität von 4 oder 16 Megabyte und mehr aufweisen können. Beispielsweise wird bei einer dieser Strukturen ein V- oder U-förmiger Graben angewendet, der in ein Substrat eingeformt ist. Die Wände des Grabens dienen als Kapazitätsbereich. Eine andere Struktur ist als Stapelkondensator ausgebildet, der sich über ein Substrat erstreckt. For a DRAM cell that consists of a transistor and a Capacitor is composed, different capacitor structures used, these structures a Have storage capacity of 4 or 16 megabytes and more can. For example, one of these structures is a V- or U-shaped trench applied in a substrate is molded. The walls of the trench serve as a capacity area. Another structure is designed as a stacked capacitor, which extends over a substrate.
Da der Stapelkondensator durch Aufeinanderstapeln von Polysilikon in drei Dimensionen gebildet wird, kann dieser eine größere Speicherkapazität als der Grabenkondensator aufweisen. Aufgrund der durch den Ätzvorgang bedingten Begrenzungen ist es schwierig, die Kapazität zu erhöhen.Since the stacked capacitor by stacking polysilicon is formed in three dimensions, this one have larger storage capacity than the trench capacitor. Because of the limitations imposed by the etching process it’s difficult to increase capacity.
Die Fig. 1 und 2 zeigen das Layout einer herkömmlichen DRAM-Zellreihe. Hierzu sind eine Speicherelektrode 6 und eine Plattenelektrode 8 des Kondensators in einem Bereich gebildet, in welchem Wortleitungen 2, 3 eine Bitleitung 9 schneiden. Ferner sind eine Öffnung 4 zur Verbindung der Speicherelektrode 6 mit einer Source-Zone und eine Öffnung 5 zum Verbinden einer Bitleitung 9 mit einer Drain-Zone vorgesehen. Figs. 1 and 2 show the layout of a conventional DRAM cell row. For this purpose, a storage electrode 6 and a plate electrode 8 of the capacitor are formed in an area in which word lines 2 , 3 intersect a bit line 9 . Furthermore, an opening 4 for connecting the storage electrode 6 to a source zone and an opening 5 for connecting a bit line 9 to a drain zone are provided.
Die Fig. 2 zeigt einen Querschnitt der herkömmlichen DRAM- Zelle entlang einer Linie a-b in Fig. 1. Die herkömmliche gestapelte DRAM-Zelle, welche in der Figur gezeigt ist, enthält die Speicherelektrode 6, die über und zwischen den beiden Wortleitungen bzw. Wortleitungselektroden 2 und 3 liegt und mit der Source des Transistors kontaktiert ist, eine Plattenelektrode 8 und eine dielektrische Schicht 7, welche die Speicherelektrode 6 und eine sich über das Element erstreckende isolierende Oxidschicht bedeckt, eine Bitleitungsschicht 9, die sich über die Plattenelektrode 8 erstreckt und mit der Drain des Transistors kontaktiert ist, Isolierschichten 10, 11 zur Isolierung der Plattenelektrode 8 und der Bitleitungsschicht 9 von einer Metallelektrode 12 und eine Bauteilschutzschicht 13, die über die Metallelektrode 12 sich erstreckt. FIG. 2 shows a cross section of the conventional DRAM cell along a line from in FIG. 1. The conventional stacked DRAM cell, which is shown in the figure, contains the storage electrode 6 , which is above and between the two word lines or word line electrodes 2 and 3 and is in contact with the source of the transistor, a plate electrode 8 and a dielectric layer 7 which covers the storage electrode 6 and an insulating oxide layer extending over the element, a bit line layer 9 which extends over the plate electrode 8 and with the drain of the transistor is contacted, insulating layers 10 , 11 for isolating the plate electrode 8 and the bit line layer 9 from a metal electrode 12 and a component protection layer 13 which extends over the metal electrode 12 .
Da bei einer herkömmlichen DRAM-Zelle, wie sie in den Fig. 1 und 2 dargestellt ist, die Bitleitung 9 normalerweise nach Bildung der Plattenelektrode 8 des Kondensators gebildet wird, wird die Strukturgröße der Plattenelektrode 8 möglicherweise nur teilweise vergrößert, ausgenommen die Teile, an denen die Bitleitung mit der Drain des Transistors kontaktiert werden muß. Die Kapazität des Kondensators kann daher aufgrund der Begrenzung der Ätzstruktur nicht vergrößert werden.Since, the bit line 9 is formed usually by forming the plate electrode 8 of the capacitor in a conventional DRAM cell, as illustrated in FIGS. 1 and 2, the structure size of the plate electrode 8 may be enlarged only in part, excluding any part of which the bit line must be contacted with the drain of the transistor. The capacitance of the capacitor can therefore not be increased due to the limitation of the etching structure.
Aufgabe der Erfindung ist es daher, eine Halbleiterspeichereinrichtung mit einem Kondensator zu schaffen, der für eine große Speicherkapazität ausgelegt ist.The object of the invention is therefore a semiconductor memory device to create with a capacitor that for one large storage capacity is designed.
Diese Aufgabe wird erfindungsgemäß durch die Gegenstände der selbständigen Patentansprüche gelöst.This object is achieved by the objects of independent claims.
In vorteilhafter Weise wird durch die Erfindung insbesondere eine DRAM-Zelle geschaffen mit einem Stapelkondensator, der eine große Fläche aufweist, ohne daß die Zellabmessungen vergrößert werden.Advantageously, the invention in particular a DRAM cell created with a stacked capacitor that has a large area without the cell dimensions be enlarged.
Ferner wird durch die Erfindung ein Verfahren zur Herstellung einer Halbleitereinrichtung geschaffen, bei dem ein Kondensator mit großer Kapazität erreicht wird, der durch eine Ätzstruktur nicht beeinträchtigt ist.Furthermore, the invention provides a method for manufacturing created a semiconductor device in which a capacitor is achieved with large capacity by a Etching structure is not affected.
Ferner wird durch die Erfindung ein Verfahren zur Herstellung eines Stapelkondensators für eine DRAM-Zelle geschaffen, bei dem der Kondensator über den Bitleitungen gebildet ist. Furthermore, the invention provides a method for manufacturing of a stack capacitor for a DRAM cell created, at which the capacitor is formed over the bit lines.
Gemäß einer Ausführungsform der Erfindung enthält eine DRAM-Zelle ein Halbleitersubstrat, eine Bauteilisolationsoxidschicht, mehrere Wortleitungselektroden, eine Source- Zone, eine Drain-Zone, eine Isolierschicht, die über den Wortleitungselektroden liegt, eine Brückenelektrodenschicht, die über die Bauteilisolationsoxidschicht gelegt ist und mit der Source-Zone kontaktiert ist, eine Bitleitungsschicht, die sich parallel zum Substrat über der Brückenelektrode erstreckt und mit der Drain-Zone kontaktiert ist, eine erste Polysilikonschicht, die sich wenigstens über die Bitleitungsschicht erstreckt und mit der Brückenelektrodenschicht kontaktiert ist, eine dielektrische Schicht, welche die gesamte Oberfläche des Substrats einschließlich der oberen Fläche der ersten Silikonschicht bedeckt, eine zweite Polysilikonschicht, die sich wenigstens über die Bitleitungsschicht erstreckt und die dielektrische Schicht bedeckt, und isolierende Zwischenschichten zur Isolation der Bitleitungsschicht von der Brückenelektrodenschicht, der ersten Polysilikonschicht und der dielektrischen Schicht.According to one embodiment of the invention, one contains DRAM cell, a semiconductor substrate, a component insulation oxide layer, several word line electrodes, one source Zone, a drain zone, an insulating layer that over is the word line electrodes, a bridge electrode layer, which are placed over the component insulation oxide layer and is in contact with the source zone, a bit line layer, which are parallel to the substrate above the Bridge electrode extends and contacted with the drain zone is, a first polysilicon layer, which at least extends over the bit line layer and with the bridge electrode layer is contacted, a dielectric Layer covering the entire surface of the substrate covered the top surface of the first silicone layer, a second polysilicon layer, which is at least extends over the bit line layer and the dielectric Layer covered, and insulating intermediate layers for insulation the bit line layer from the bridge electrode layer, the first polysilicon layer and the dielectric Layer.
Gemäß einer bevorzugten Ausführungsform kann die Speicherelektrodenstruktur über der Bitleitung gebildet sein, wobei die Plattenelektrode über der gesamten Oberfläche des Substrats gebildet wird.According to a preferred embodiment, the storage electrode structure be formed over the bit line, where the plate electrode over the entire surface of the substrate is formed.
Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung können die Speicher- und Plattenelektroden des Kondensators über der Bitleitung gebildet sein, wobei unterhalb der Bitleitung eine Brückenelektrode gebildet ist zur Verbindung der Speicherelektrode mit der Source des Transistors.According to a further preferred embodiment of the invention can use the storage and plate electrodes of the capacitor Be formed over the bit line, below a bridge electrode is formed for connection to the bit line the storage electrode with the source of the transistor.
Anhand der Figuren wird die Erfindung noch näher erläutert. Es zeigtThe invention is explained in more detail with reference to the figures. It shows
Fig. 1 eine Teildraufsicht auf eine herkömmliche DRAM-Zelle; Fig. 1 is a partial plan view of a conventional DRAM cell;
Fig. 2 eine schnittbildliche Darstellung entlang einer Schnittlinie a-b in der Fig. 1; FIG. 2 shows a sectional representation along a section line from in FIG. 1;
Fig. 3 eine Teilansicht einer DRAM-Zelle, die ein Ausführungsbeispiel der Erfindung ist; Fig. 3 is a partial view of a DRAM cell, which is an embodiment of the invention;
Fig. 4 eine schnittbildliche Darstellung entlang der Schnittlinie x-y-z in Fig. 3; und FIG. 4 shows a sectional illustration along the section line xyz in FIG. 3; and
Fig. 5A-5E Herstellungsschritte zur Bildung einer Stapelkondensatorzelle nach einem Ausführungsbeispiel der Erfindung. Fig. 5A-5E show manufacturing steps for the formation of a stacked capacitor cell according to an embodiment of the invention.
In Fig. 4 sind auf einem Halbleitersubstrat 10 eine Bauteilisolationsoxidschicht 11, Source- und Drain-Zonen 12 und 13, Wortleitungselektroden 14, 15, 16 und eine Isolierschicht 17, welche die oben angegebenen Elemente bedeckt, gebildet. Mit der Source-Zone 12 ist eine Brückenelektrodenschicht 18 kontaktiert, welche die Bauteilisolationsoxidschicht 11 bedeckt. Mit der Drain-Zone 13 ist eine Bitleitungsschicht 21 kontaktiert, die sich parallel zum Substrat über die Brückenelektrodenschicht 18 erstreckt. Mit der Brückenelektrodenschicht 18 ist eine erste Polysilikonschicht 24 verbunden, die sich wenigstens zum Teil oberhalb der Bitleitungsschicht 21 erstreckt. In FIG. 4, a component insulation oxide layer 11 , source and drain zones 12 and 13 , word line electrodes 14 , 15 , 16 and an insulation layer 17 , which covers the above-mentioned elements, are formed on a semiconductor substrate 10 . A bridge electrode layer 18 , which covers the component insulation oxide layer 11 , is contacted with the source zone 12 . With the drain zone 13 , a bit line layer 21 is contacted, which extends parallel to the substrate over the bridge electrode layer 18 . With the bridge electrode layer 18, a first polysilicon layer 24 is connected, which extends at least partly above the bit line 21st
Eine dielektrische Schicht 25 bedeckt die gesamte Oberfläche des Substrats, einschließlich der oberen Fläche der ersten Polysilikonschicht 24. Die dielektrische Schicht 25 wird von einer zweiten Polysilikonschicht 26 bedeckt, die sich wenigstens über die Bitleitungsschicht 21 erstreckt, welche von der Brückenelektrodenschicht 18, der ersten Polysilikonschicht 24 und der dielektrischen Schicht 25 durch erste und zweite isolierende Zwischenschichten 20 und 22 isoliert ist. Schließlich werden aufeinanderfolgend auf die zweite Polysilikonschicht 26 eine dritte Isolierschicht 27, eine Metallelektrode 28 und eine Bauelementschutzschicht 29 aufgebracht. Die ersten und zweiten Polysilikonschichten 24 und 26 bilden die Speicher- und Plattenelektroden des Kondensators.A dielectric layer 25 covers the entire surface of the substrate, including the top surface of the first polysilicon layer 24 . The dielectric layer 25 is covered by a second polysilicon layer 26 , which extends at least over the bit line layer 21 , which is insulated from the bridge electrode layer 18 , the first polysilicon layer 24 and the dielectric layer 25 by first and second insulating intermediate layers 20 and 22 . Finally, a third insulating layer 27 , a metal electrode 28 and a component protection layer 29 are applied successively to the second polysilicon layer 26 . The first and second polysilicon layers 24 and 26 form the storage and plate electrodes of the capacitor.
Unter Bezugnahme auf die Fig. 3 ist darauf hinzuweisen, daß bei der Draufsicht auf die DRAM-Zellreihe nach dem Ausführungsbeispiel der Erfindung eine erste Kontaktierungsöffnung 52 vorgesehen ist, die zwischen der Brückenelektrodenschicht 18 und der schichtförmigen Source-Zone 12 in einer aktiven Zone 30 des Transistors, welche unter der Bitleitung 21 angeordnet ist, gebildet ist, wobei die aktive Zone 30 im rechten Winkel die schichtförmigen Wortleitungen 14, 15, 16 schneidet. Ferner ist eine zweite Kontaktierungsöffnung 54 vorgesehen, welche zwischen der schichtförmigen Bitleitung 21 und der Drain-Zone 13 gebildet wird.With reference to FIG. 3, it should be noted that in the top view of the DRAM cell row according to the exemplary embodiment of the invention, a first contact opening 52 is provided, which is between the bridge electrode layer 18 and the layered source zone 12 in an active zone 30 of the Transistor, which is arranged under the bit line 21 , is formed, wherein the active zone 30 intersects the layered word lines 14 , 15 , 16 at right angles. Furthermore, a second contact opening 54 is provided, which is formed between the layered bit line 21 and the drain zone 13 .
Die durch die erste Kontaktierungsöffnung 52 mit der Source- Zone 12 verbundene Brückenelektrodenschicht 18 ist mit einer dritten Kontaktierungsöffnung 56 unter der Speicherelektrode 24, welche über der schichtförmigen Bitleitung 21 gebildet ist, verbunden. Das heißt, die Brückenelektrodenschicht 18 dient zur Verbindung der Source-Zone des Transistors mit der Speicherelektrode 24, welche über der schichtförmigen Bitleitung gebildet ist. Auf diese Weise wird eine Strukturbegrenzung aufgrund der zweiten Kontaktierungsöffnung 54 für die Kontaktierung mit der Bitleitung 21 verhindert.The bridge electrode layer 18 connected to the source zone 12 through the first contact opening 52 is connected to a third contact opening 56 below the storage electrode 24 , which is formed above the layered bit line 21 . That is, the bridge electrode layer 18 serves to connect the source region of the transistor to the storage electrode 24 , which is formed over the layered bit line. In this way, a structure limitation due to the second contact opening 54 for contacting the bit line 21 is prevented.
Es ist auch möglich, daß man die Brückenelektrodenschicht 18 symmetrisch und sich wiederholend um eine vorgegebene Achse in einer Reihe von Mehrfachzellen anordnet. Die Position der dritten Kontaktierungsöffnung 56 läßt sich dann in Abhängigkeit von der Ausdehnung der Speicherelektrode 24 ändern. Da die Plattenelektrode 26 des Kondensators die gesamte obere Fläche der Zellreihenanordnung umfaßt, läßt sich eine erhebliche Steigerung der Speicherkapazität im Vergleich zu herkömmlichen Strukturen erreichen.It is also possible to arrange the bridge electrode layer 18 symmetrically and repetitively around a predetermined axis in a row of multiple cells. The position of the third contact opening 56 can then be changed depending on the extent of the storage electrode 24 . Because the plate electrode 26 of the capacitor covers the entire top surface of the cell array, a significant increase in storage capacity can be achieved compared to conventional structures.
Im folgenden wird die Herstellung eines gestapelten Kondensators, der ein Ausführungsbeispiel der Erfindung ist, im einzelnen anhand der Fig. 5A-5E erläutert.In the following, the manufacture of a stacked capacitor, which is an embodiment of the invention, is explained in detail with reference to FIGS. 5A-5E.
Gemäß Fig. 5A wird eine erste Photomaskenstruktur 51 auf einem Halbleitersubstrat 10 gebildet, wobei die Bauteilisolationsoxidschicht 11, die Wortleitungselektroden 14, 15, 16, die Source- und Drain-Zonen 12 und 13 eines MOS-Transistors und die Isolierschicht 17, welche die gesamte Oberfläche des Substrats bedeckt, vorgesehen werden. Dann wird die erste Kontaktierungsöffnung 52 zur Freilegung der Source- Zone 12 gebildet. Anschließend wird die erste Photomaskenstruktur 51 entfernt. Die erste Kontaktierungsöffnung 52 in der DRAM-Zelle ermöglicht es, daß der Transistor mit dem Kondensator elektrisch verbunden wird.According to Fig. 5A, a first photo mask 51 is formed on a semiconductor substrate 10, wherein the Bauteilisolationsoxidschicht 11, the word line electrodes 14, 15, 16, the source and drain zones 12 and 13 of a MOS transistor and the insulating layer 17, covering the entire Surface of the substrate covered, can be provided. The first contact opening 52 is then formed to expose the source zone 12 . The first photomask structure 51 is then removed. The first contact opening 52 in the DRAM cell enables the transistor to be electrically connected to the capacitor.
Gemäß Fig. 5B wird über die gesamte Oberfläche des Substrats Polysilikon oder eine Mischung aus Polysilikon und einem Metall mit einem hohen Schmelzpunkt (W, Ti, Mo und dgl.) mit einer Dicke von 500-2000 Å (50-200 nm) aufgebracht. Anschließend werden Teile der Polysilikon- bzw. Mischungsschicht, welche die Zonen bedeckt, weggeätzt, wobei zur Bildung der Brückenelektrodenschicht 18, welche mit der Source-Zone 12 kontaktiert wird, die Source-Zone 12 und die Elementisolationsoxidschicht 11 ausgenommen sind. Die Oberfläche der Brückenelektrodenschicht 18 wird dann thermisch oxidiert, wodurch eine Polysilikonoxidschicht 19 gebildet wird.According to Fig. 5B of the substrate polysilicon or a mixture of polysilicon and a metal having a high melting point (W, Ti, Mo and the like.) Is applied with a thickness of 500-2000 Å (50-200 nm) over the entire surface. Subsequently, parts of the polysilicon or mixture layer, which covers the zones, are etched away, with the exception of the source zone 12 and the element insulation oxide layer 11 for forming the bridge electrode layer 18 , which is contacted with the source zone 12 . The surface of the bridge electrode layer 18 is then thermally oxidized, whereby a polysilicon oxide layer 19 is formed.
Anschließend wird, wie es in Fig. 5C dargestellt ist, auf die gesamte Oberfläche des Substrats 10 aufeinanderfolgend die erste isolierende Zwischenschicht 20 und eine zweite Photomaskenstruktur 53 aufgebracht. In dieser zweiten Photomaskenstruktur werden die Teile der ersten isolierenden Zwischenschicht 20 und der Isolierschicht 17, welche über der Drain-Zone 13 sich befinden, anisotrop und aufeinanderfolgend weggeätzt zur Bildung der zweiten Kontaktierungsöffnung 54. Anschließend wird die zweite Photomaskenstruktur 53 entfernt. Die zweite Kontaktierungsöffnung 54 ermöglicht es, daß die Bitleitung mit dem Zellentransistor im DRAM verbunden wird.Subsequently, as shown in FIG. 5C, the first insulating intermediate layer 20 and a second photomask structure 53 are successively applied to the entire surface of the substrate 10 . In this second photomask structure, the parts of the first insulating intermediate layer 20 and the insulating layer 17 , which are located above the drain zone 13 , are anisotropically and successively etched away to form the second contact opening 54 . The second photomask structure 53 is then removed. The second contact opening 54 enables the bit line to be connected to the cell transistor in the DRAM.
Anschließend wird, wie die Fig. 5D zeigt, auf die gesamte Oberfläche des Substrats eine Mischung aus Polysilikon und einem Metall mit hohem Schmelzpunkt (W, Ti, Mo und dgl.), welche strukturiert ist, aufgebracht zur Bildung der schichtförmigen Bitleitung 21, die durch die zweite Kontaktierungsöffnung 54 mit der Drain-Zone 13 kontaktiert ist. Anschließend wird auf die gesamte Oberfläche des Substrats die zweite isolierende Zwischenschicht 22 aufgebracht. Diese ist mit einer dritten Photomaskenstruktur 55 zur Bildung der dritten Kontaktierungsöffnung 56 durch Wegätzen an der entsprechenden Stelle der zweiten isolierenden Zwischenschicht 22, der darunter liegenden ersten isolierenden Zwischenschicht 20 und der Polysilikonoxidschicht 19 versehen. Auf diese Weise wird ein Teil der über der Elementisolationsoxidschicht 11 gebildeten Brückenelektrodenschicht 18 freigelegt. Dann wird die dritte Photomaskenstruktur 55 entfernt.Then, as shown in FIG. 5D, a mixture of polysilicon and a high melting point metal (W, Ti, Mo and the like), which is structured, is applied to the entire surface of the substrate to form the layered bit line 21 which is in contact with the drain zone 13 through the second contact opening 54 . The second insulating intermediate layer 22 is then applied to the entire surface of the substrate. This is provided with a third photomask structure 55 for forming the third contact opening 56 by etching away at the corresponding location of the second insulating intermediate layer 22 , the first insulating intermediate layer 20 lying underneath and the polysilicon oxide layer 19 . In this way, part of the bridge electrode layer 18 formed over the element insulation oxide layer 11 is exposed. Then the third photomask structure 55 is removed.
Bei dem in Fig. 5E dargestellten Verfahrensschritt wird die gesamte Oberfläche des Substrats in geeigneter Weise mit Polysilikon versehen. Es werden hierfür bekannte Verfahren der Ionenimplantation und POCL₃-Abscheidung angewendet, wobei eine Strukturierung zur Bildung der ersten Polysilikonschicht 24 als Speicherelektrode vorgesehen ist. Es wird dann die gesamte Oberfläche des Substrats, einschließlich der oberen Fläche der ersten Polysilikonschicht 24, mit der dielektrischen Schicht 25 versehen. Auf diese wird die zweite Polysilikonschicht 26 aufgebracht zur Bildung der Plattenelektrode durch geeignete Strukturierung. Die dielektrische Schicht 25 kann eine hochdielektrische Substanz, beispielsweise eine Oxidschicht, eine Zusammensetzung aus einer Oxidschicht und einer Nitridschicht oder Tantaloxid (Ta₂O₅) sein. Die sich daran anschließenden Behandlungsschritte können herkömmlicher Art sein, so daß die in Fig. 4 dargestellte Struktur erhalten wird.In the process step shown in FIG. 5E, the entire surface of the substrate is suitably provided with polysilicon. Known methods of ion implantation and POCL₃ deposition are used for this purpose, structuring being provided to form the first polysilicon layer 24 as a storage electrode. The entire surface of the substrate, including the upper surface of the first polysilicon layer 24 , is then provided with the dielectric layer 25 . The second polysilicon layer 26 is applied to this to form the plate electrode by suitable structuring. The dielectric layer 25 can be a highly dielectric substance, for example an oxide layer, a composition of an oxide layer and a nitride layer or tantalum oxide (Ta₂O₅). The subsequent treatment steps can be conventional, so that the structure shown in FIG. 4 is obtained.
Bei dem erfindungsgemäßen Herstellungsverfahren der DRAM- Zellen kann die Positionierung der dritten Kontaktierungsöffnung 56 zur Verbindung der Brückenelektrodenschicht 18 mit der ersten Polysilikonschicht 24, welche die Speicherelektrode des Kondensators ist, geändert werden in Abhängigkeit von der Ausdehnung der Speicherelektrode. Schwierigkeiten aufgrund der Begrenzung der Ätzstruktur, wie sie im Stand der Technik vorkommen, treten dabei nicht auf. In the production method of the DRAM cells according to the invention, the positioning of the third contact opening 56 for connecting the bridge electrode layer 18 to the first polysilicon layer 24 , which is the storage electrode of the capacitor, can be changed depending on the extent of the storage electrode. Difficulties due to the limitation of the etching structure, such as occur in the prior art, do not occur.
Wie schon erläutert, bildet die erfindungsgemäße DRAM-Zelle den Kondensator über der Bitleitung, und stellt die Verbindung des Kondensators und des aktiven Bereichs des Transistors durch Anwendung einer Brückenelektrode her. Auf diese Weise wird das Problem der Begrenzung der Struktur aufgrund des Vorhandenseins der Bitleitungskontaktierungszone beseitigt. Da die erfindungsgemäße DRAM-Zelle den Kondensator über der Bitleitung bildet, kann der Kondensator einen größeren Bereich einnehmen, ohne daß die Zellenabmessung vergrößert wird. Auf diese Weise wird durch die Erfindung die Verfügbarkeit einer Halbleitereinrichtung, mit der eine hohe Integration und große Kapazität angestrebt wird, verbessert.As already explained, the DRAM cell according to the invention forms the capacitor over the bit line, and makes the connection of the capacitor and the active area of the transistor by using a bridge electrode. To this Way the problem is due to the limitation of the structure the presence of the bit line contacting zone is eliminated. Since the DRAM cell according to the invention is the capacitor over the bit line, the capacitor can make a larger one Take up the area without increasing the cell size becomes. In this way, the invention Availability of a semiconductor device with a high Integration and large capacity is sought, improved.
Claims (21)
- - eine Brückenelektrodenschicht (18), welche mit der Source- Zone (12) verbunden ist, zum Überdecken der Bauteilisolationsoxidschicht (11);
- - eine Bitleitungsschicht (21), welche mit der Drain-Zone (13) verbunden ist und sich parallel zum Substrat (10) über der Brückenelektrodenschicht (18) erstreckt;
- - eine erste Polysilikonschicht (24), welche mit der Brückenelektrodenschicht (18) verbunden ist, und sich wenigstens zum Teil über der Bitleitungsschicht (21) erstreckt;
- - eine dielektrische Schicht (25), welche sich über die gesamte Oberfläche des Substrats, einschließlich der oberen Fläche der ersten Polysilikonschicht (24) erstreckt;
- - eine zweite Polysilikonschicht (26), welche sich wenigstens über der Bitleitungsschicht (21) erstreckt und die dielektrische Schicht (25) bedeckt; und
- - isolierende Zwischenschichten (20, 22) zur Isolierung der Bitleitungsschicht (21) von der Brückenelektrodenschicht (18), der ersten Polysilikonschicht (24) und der dielektrischen Schicht (25).
- - A bridge electrode layer ( 18 ), which is connected to the source zone ( 12 ), for covering the component insulation oxide layer ( 11 );
- - a bit line layer ( 21 ) which is connected to the drain zone ( 13 ) and extends parallel to the substrate ( 10 ) over the bridge electrode layer ( 18 );
- - a first polysilicon layer ( 24 ) which is connected to the bridge electrode layer ( 18 ) and extends at least partly over the bit line layer ( 21 );
- - a dielectric layer ( 25 ) extending over the entire surface of the substrate, including the top surface of the first polysilicon layer ( 24 );
- - a second polysilicon layer ( 26 ) which extends at least over the bit line layer ( 21 ) and covers the dielectric layer ( 25 ); and
- - Insulating intermediate layers ( 20 , 22 ) for insulating the bit line layer ( 21 ) from the bridge electrode layer ( 18 ), the first polysilicon layer ( 24 ) and the dielectric layer ( 25 ).
- - eine Brückenelektrode (18) zur Verbindung des Kondensators mit der Source-Zone (12) des MOS-Transistors;
- - eine Kontaktierungsöffnung (56), welche innerhalb eines vorgegebenen Bereiches der Brückenelektrode (18) gebildet ist;
- - eine Speicherelektrode (24), die sich wenigstens zum Teil über die Bitleitung (21) erstreckt und durch die Kontaktierungsöffnung (56) innerhalb eines vorgegebenen Bereichs zwischen den Bitleitungen (21) mit der Brückenelektrode (18) verbunden ist; und
- - eine Plattenelektrode (26), die über der Speicherelektrode (24) gebildet ist, so daß sie sich über die gesamte Oberfläche des Substrats (10) erstreckt.
- - A bridge electrode ( 18 ) for connecting the capacitor to the source zone ( 12 ) of the MOS transistor;
- - A contact opening ( 56 ) which is formed within a predetermined area of the bridge electrode ( 18 );
- - A storage electrode ( 24 ) which extends at least partially over the bit line ( 21 ) and is connected to the bridge electrode ( 18 ) through the contact opening ( 56 ) within a predetermined range between the bit lines ( 21 ); and
- - A plate electrode ( 26 ) which is formed over the storage electrode ( 24 ) so that it extends over the entire surface of the substrate ( 10 ).
- - Aufbringen einer Isolierschicht (17) auf ein Halbleitersubstrat (10), das eine Bauteilisolationsoxidschicht (11), Wortleitungselektroden (14, 15, 16) und eine Source- sowie Drain-Zone (12, 13) aufweist;
- - Wegätzen des Teils der Isolierschicht (17), welche über der Source-Zone (12) liegt, so daß die Oberfläche der Source-Zone unter Bildung einer ersten Kontaktierungsöffnung (52) freigelegt wird;
- - Bilden einer Brückenelektrode (18) über der Bauteilisolationsoxidschicht (11) und der Oberfläche der Source- Zone (12), die durch die erste Kontaktierungsöffnung (52) freigelegt wird;
- - Bilden einer Polysilikonoxidschicht (19) über der Oberfläche der Brückenelektrodenschicht (18) durch thermische Oxidation;
- - Aufbringen einer ersten isolierenden Zwischenschicht (20) auf die gesamte Oberfläche über dem Substrat (10);
- - Durchführen einer aufeinanderfolgenden anisotropischen Ätzung an den Teilen der ersten isolierenden Zwischenschicht (20) und der Isolierschicht (17), die über der Drain-Zone (13) angeordnet sind, so daß unter Bildung einer zweiten Kontaktierungsöffnung (54) die Oberfläche der Drain-Zone freigelegt wird;
- - Aufbringen einer Bitleitungsschicht (21) auf die gesamte Oberfläche des Substrats zur Bildung einer vorgegebenen Struktur und anschließendes Beschichten der gesamten Oberfläche dieses Substrats mit einer zweiten isolierenden Zwischenschicht (22);
- - Durchführen eines aufeinanderfolgenden anisotropen Ätzens an Teilen der zweiten isolierenden Zwischenschicht (22), der ersten isolierenden Zwischenschicht (20) und der Polysilikonoxidschicht (19), die über der Brückenelektrode (18) angeordnet sind, so daß ein Oberflächenteil der Brückenelektrode bei Bildung einer dritten Kontaktierungsöffnung (56) freigelegt ist;
- - Aufbringen einer ersten Polysilikonschicht (24) auf die gesamte Oberfläche des Substrats, wobei die Polysilikonschicht mit leitfähigen Verunreinigungen dotiert ist zur Bildung einer vorgegebenen Elektrodenstruktur;
- - Aufbringen einer dielektrischen Schicht (25) auf die gesamte Oberfläche des Substrats; und
- - Bilden einer zweiten Polysilikonschicht (26) auf der dielektrischen Schicht (25).
- - Applying an insulating layer ( 17 ) to a semiconductor substrate ( 10 ) which has a component insulation oxide layer ( 11 ), word line electrodes ( 14 , 15 , 16 ) and a source and drain zone ( 12 , 13 );
- - etching away the part of the insulating layer ( 17 ) which lies over the source zone ( 12 ), so that the surface of the source zone is exposed to form a first contact opening ( 52 );
- - Forming a bridge electrode ( 18 ) over the component insulation oxide layer ( 11 ) and the surface of the source zone ( 12 ), which is exposed through the first contact opening ( 52 );
- - Forming a polysilicon oxide layer ( 19 ) over the surface of the bridge electrode layer ( 18 ) by thermal oxidation;
- - Applying a first insulating intermediate layer ( 20 ) to the entire surface above the substrate ( 10 );
- - Performing a successive anisotropic etching on the parts of the first insulating intermediate layer ( 20 ) and the insulating layer ( 17 ) which are arranged above the drain zone ( 13 ), so that the surface of the drain is formed to form a second contact opening ( 54 ) Zone is exposed;
- - Applying a bit line layer ( 21 ) on the entire surface of the substrate to form a predetermined structure and then coating the entire surface of this substrate with a second insulating intermediate layer ( 22 );
- - Performing a successive anisotropic etching on parts of the second insulating intermediate layer ( 22 ), the first insulating intermediate layer ( 20 ) and the polysilicon oxide layer ( 19 ), which are arranged over the bridge electrode ( 18 ), so that a surface part of the bridge electrode with the formation of a third Contact opening ( 56 ) is exposed;
- - Applying a first polysilicon layer ( 24 ) to the entire surface of the substrate, the polysilicon layer being doped with conductive impurities to form a predetermined electrode structure;
- - Application of a dielectric layer ( 25 ) on the entire surface of the substrate; and
- - Forming a second polysilicon layer ( 26 ) on the dielectric layer ( 25 ).
- - Freilegen der Oberfläche der Source-Zone des MOS-Transistors für die Bildung einer Brückenelektrodenschicht, die mit der Source-Zone kontaktiert wird;
- - Freilegen der Oberfläche der Drain-Zone des MOS-Transistors für die Bildung einer Bitleitungsschicht, die mit der Drain-Zone kontaktiert wird;
- - Freilegen eines vorgegebenen Oberflächenteils der Brückenelektrodenschicht für die Bildung einer ersten Polysilikonschicht, die mit der Brückenelektrodenschicht kontaktiert wird;
- - Bilden einer dielektrischen Schicht über der ersten Polysilikonschicht; und
- - Bilden einer zweiten Polysilikonschicht über der dielektrischen Schicht.
- - Exposing the surface of the source region of the MOS transistor for the formation of a bridge electrode layer which is contacted with the source region;
- Exposing the surface of the drain region of the MOS transistor to form a bit line layer which is contacted with the drain region;
- Exposing a predetermined surface part of the bridge electrode layer for the formation of a first polysilicon layer which is contacted with the bridge electrode layer;
- Forming a dielectric layer over the first polysilicon layer; and
- - Form a second polysilicon layer over the dielectric layer.
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