DE4013662A1 - Verfahren zur erzeugung von aktiven halbleiterstrukturen mittels ausgangsstrukturen mit einer oberflaechenparallelen 2d-ladungstraegerschicht - Google Patents
Verfahren zur erzeugung von aktiven halbleiterstrukturen mittels ausgangsstrukturen mit einer oberflaechenparallelen 2d-ladungstraegerschichtInfo
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Description
Die vorliegende Erfindung betrifft ein Verfahren zur Erzeu
gung von aktiven Halbleiterstrukturen mittels Ausgangsstruk
turen, welche parallel zur Oberfläche eine 2D-Ladungsträger
schicht aufweisen, sowie Feldeffekttransistoren, die nach
diesem Verfahren hergestellt werden. Das Verfahren dient
auch zur Herstellung von integrierten bzw. hochintegrierten
Schaltungen.
Ein Verfahren bzw. ein Feldeffekttransistor dieser Art ist
in dem Aufsatz "Split-Gate Field Effekt Transistor" Appl.
Phys. Lett. 54, pages 162 to 164 (1989) von Michael Shur
beschrieben worden. Mit diesem Feldeffekttransistor wird
versucht, entweder mittels selektiver Elektronenimplantation
im Bereich des leitenden Kanals nahe am Drain oder durch
Verwendung von getrennten Gate-Elektroden die mittlere
Elektronengeschwindigkeit im Kanal zu erhöhen und dadurch
den Feldeffekttransistor für den Betrieb bei höheren
Frequenzen auszulegen. Die dort beschriebene Technologie
erfordert eine relativ komplizierte Fabrikation, und die
erzeugten Feldeffekttransistoren sind auch nicht für die
hohen Betriebsfrequenzen geeignet, die heute nötig sind.
Zusätzlich zu dieser bekannten Technologie ist im Japanese
Journal of Applied Physics, 21, 1381 (1982) von Herrn Sakaki
ein Vorschlag für einen neuartigen Feldeffekttransistor
unterbreitet worden, nämlich der sogenannte VMT (velocity
modulation transistor), der eine noch kompliziertere
Fabrikation als der Feldeffekttransistor mit getrennten
Gate-Elektroden (split gate planar transistor) aufweist und
der bis heute noch nicht mit all seinen erwarteten Vorteilen
realisiert werden konnte.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren
bzw. einen Feldeffekttransistor der eingangs genannten Art
zu schaffen, das bzw. der die Fabrikation wesentlich
erleichtert und die Verwendung von aufwendigen Maskensätzen
entbehrlich macht, wobei die resultierenden Feldeffekttran
sistoren wesentlich schneller sind im Vergleich zu den
Transistoren, die mit der bekannten Technologie herstellbar
sind.
Zur Lösung dieser Aufgabe wird erfindungsgemäß verfahrens
mäßig so vorgegangen, daß man mittels eines fokussierten
Ionenstrahls durch linienweise Zerstörung der Ausgangs
struktur diese durch das bei der Zerstörung erzeugte isolie
rende Material bereichsweise aufteilt bzw. die Ausgangsstruk
tur behandelt, um laterale Potentialbarrieren in der 2D-La
dungsträgerschicht aufzubauen und dadurch diese bereichs
weise aufteilt, wobei zwischen wenigstens einem geschlos
senen Bereich und einer diesem gegenüberliegenden Linie ein
Kanal entsteht, dessen Breite in der Größenordnung der Dicke
der 2D-Ladungsträgerschicht, d.h. der Elektronenwellenlänge
liegt, wobei der geschlossene Bereich sowie die auf den
beiden Seiten der Linie gebildeten Bereiche kontaktiert
sind.
Ein nach diesem Verfahren hergestellter Feldeffekttransistor
mit Source-, Drain- und Gate-Elektroden zeichnet sich
dadurch aus, daß die Struktur durch linienweise zerstörte,
isolierende Bereiche der Ausgangsstruktur bzw. durch laterale
Potentialbarrieren in der 2D-Ladungsträgerschicht in
Source-, Drain- und Gate-Elektrodenbereichen sowie in einen
dem Gate-Elektrodenbereich benachbart liegenden leitfähigen
Kanal unterteilt ist, und daß die Kontaktierung der einzel
nen Source-, Drain- und Gate-Bereiche durch jeweilige Kontak
te zu der 2D-Ladungsträgerschicht in diesen Bereichen
erfolgt.
Dieser Feldeffekttransistor stellt gegenüber der gängigen
Planartechnologie einen grundsätzlichen Geschwindigkeits
sprung nach oben dar. Da die Breite und Dicke des leitenden
Kanals in der Größenordnung der Wellenlänge der Ladungs
träger liegt, ist eine weitere Verringerung der Gate-Kapazi
tät nicht mehr möglich. Daher ist mit der Realisierung des
erfindungsgemäßen IPG-Transistors die fundamentale maximale
Grenzfrequenz von Transistoren in Halbleitern erreicht
worden.
Versuche sind bereits durchgeführt worden mit Verbindungs
halbleitern, basierend auf AlxGa1-xAs, wobei die
2D-Ladungsträgerschicht ein 2D-Elektronengas ist.
Das 2D-Elektronengas befindet sich in den untersuchten
Proben im Grenzbereich zwischen einer undotierten
Al0,3Ga0,7As-Schicht mit einer Dicke von etwa 200 Å und
einer undotierten dickeren Schicht aus undotiertem GaAs,
wobei die Elektronen aus einer auf der der GaAs-Schicht
abgewandten Seite der Al0,3Ga0,7As-Schicht angeordneten
dotierten Schicht stammen. Diese dotierte Schicht besteht
bei den untersuchten Proben aus einer Schicht aus
Al0,3Ga0,7As von etwa 500 Å Dicke, die mit Siliziumatomen in
einer Konzentration von etwa 10¹⁸ cm-3 n-dotiert ist. Die
Grundstruktur selbst wurde mit MBE auf einem
Gallium-Arsenid-Substrat mit den üblichen
"Mülleimer-Schichten" aufgebaut, wobei die Oberfläche der
Ausgangsstruktur in Miller′schen Indizes eine (100)-Fläche
ist.
Die linienweise Zerstörung wird nach einer ersten Ausfüh
rungsvariante mittels eines fokussierten computergesteuerten
Ionenstrahls erzeugt, wobei auch mit relativ geringer Ionen
strahlenergie eine ausgeprägte Zerstörung durch die Gesamt
dicke der Proben feststellbar ist. Man kann feststellen, daß
überall, wo die Zerstörung eingetreten ist, eine hochwertige
isolierende Schicht senkrecht zu der Ebene des Halbleiters
entstanden ist.
Eine weitere Ausführungsvariante besteht darin, daß man die
lateralen Potentialbarrieren entsprechend dem Anspruch 14
durch Ionenimplantation erzeugt. Die so erreichte
P-Dotierung bildet mit dem umliegenden Material eine Art
n-p-n-Grenzflächenanordnung, welche wie zwei entgegenge
setzte aneinandergeschlossene Dioden funktioniert und in
beide Richtungen einen Stromfluß durch die Grenzflächen
anordnung verhindert.
Als weitere Alternative bietet sich die Verwendung eines
zumindest im wesentlichen homogenen Ionenstrahls mit
ausgedehntem Querschnitt an, welcher durch eine die Linien
der erwünschten Zerstörung aufweisende, vorzugsweise aus
Metall oder einer dünnen Metallschicht bestehende Maske
gerichtet ist. Diese Variante, welche im Anspruch 15
angegeben ist, bietet bei der Herstellung von integrierten
oder hochintegrierten Schaltungen besondere Vorteile.
Wenn die lateralen Potentialbarrieren durch Ionenimplanta
tion erzeugt werden, so kann diese Ionenimplantation
entweder mittels eines scharf fokussierten Ionenstrahls nach
dem Anspruch 14 oder mit einem ausgedehnten Ionenstrahl und
einer Maske nach Anspruch 15 erfolgen.
Besonders vorteilhaft ist es nach Anspruch 16 vorzugehen,
d.h. nach dem Erzeugen der Bereiche mit linienweise
zerstörter Leitfähigkeit die Ausgangsstruktur einer
Wärmebehandlung auszusetzen, die zu einer teilweisen
Ausheilung der Zerstörung und zu einer schärferen Definition
der isolierenden Linien führt.
Hierdurch können die leitenden Kanäle nämlich sehr eng
produziert und anschließend durch das Ausheilungsverfahren
etwas breiter gemacht werden, wodurch eine sehr hohe
Bauelementdichte auf der Ausgangsstruktur erreichbar ist.
Die bis jetzt durchgeführten Gleichstromexperimente zeigen,
daß die Gates elektrisch isoliert sind und daß Leckströme,
wenn überhaupt vorhanden, im Piko-Ampère-Bereich liegen. Die
Gate-Spannung Vg wird ohne erkennbaren Einsatz von Leck
strömen bis ± 20 V variiert, wahrscheinlich kann noch bei
deutlich höheren Spannungen gearbeitet werden. Der Kanal
widerstand R beträgt bei z.B. einer Elektroneneinzelschicht
(HEMT) typischerweise 5 kOhm bei Vg =0 V und ändert sich
proportional 1 : (Vg-Vth), wobei der Kanal bei der
Threshold-Spannung Vth = -11 V vollständig abgeschnürt ist
(R < 1 GOhm). Diese Daten änderten sich nur wenig mit der
Temperatur T und sind bei T = 4,2 K und T = 300 K im Dunkeln
(Abwesenheit von Bandgap-Strahlung) gemessen worden.
Mit dem erfindungsgemäßen Verfahren kann man nicht nur
hochwertige Feldeffekttransistoren herstellen, es ist auch
mit relativ geringem Aufwand durchzuführen, vorausgesetzt,
daß man über eine computergesteuerte, scharf fokussierbare
Ionenstrahlquelle verfügt oder die oben erwähnte Verfahrens
variante mit einer Maske und einem ausgedehnten Ionenstrahl
anwendet. Nach dem Aufwachsen der Ausgangsstrukturen mittels
MBE, das zeitlich entkoppelt von der Herstellung der Feld
effekttransistoren stattfinden kann, werden mittels des
fokussierten Strahles der eingeschlossene Gate-Elektroden
bereich sowie die Drain- und Source-Elektrodenbereiche auf
der Ausgangsstruktur eingeschrieben. Diese Bereiche können
dann kontaktiert werden durch das übliche Eindiffundieren
von Kontaktmaterial, wodurch ein hochwertiger niederohmiger
Kontakt zu dem 2D-Elektronengas in den einzelnen voneinander
isolierten Bereichen erreicht wird. Die genaue Lage der
eindiffundierten Kontakte ist völlig unkritisch, da das
2D-Elektronengas in den einzelnen Bereichen dafür sorgt, daß
die angelegten Spannungen über den gesamten Bereich verteilt
sind. Somit ist die Herstellung eines einzelnen Feldeffekt
transistors mit nur einer einfachen Maske für die Kontaktie
rung der einzelnen Bereiche möglich, wobei auch hier keine
besonderen Vorkehrungen getroffen werden müssen, um sicher
zustellen, daß die Kontakte genau plaziert sind.
Bei der Herstellung von einzelnen Feldeffekttransistoren auf
einzelnen Halbleiterplättchen ist die Linienführung des
fokussierten Ionenstrahls noch einfacher, da die Seiten
kanten des Plättchens, d.h. die seitliche Begrenzung des
selben, auch zur Umschließung des eingeschlossenen Bereiches
herangezogen werden können, d.h. die isolierten Linien
müssen nur von einem Teil der seitlichen Begrenzung zu einem
anderen laufen.
Zur Bildung des leitfähigen Kanals reicht es vollständig
aus, eine einzelne isolierende Linie in das Plättchen
einzubringen, wesentlich ist aber, daß das Ende der Linie
einem ausgedehnten Seitenbereich oder Eckbereich des
eingeschlossenen Gate-Elektrodenbereiches gegenüberliegt, um
einen einwandfreien elektrischen Kanal zu definieren.
An dieser Stelle soll darauf hingewiesen werden, daß man
versucht hat, eine Kanalstruktur mittels zwei eingeschrie
bener isolierender Linien auf einer typischen Ausgangs
struktur zu erzeugen. Diese Arbeit ist in Physical Review B,
Vol. 39, Nr. 8 vom 15. März 1989 beschrieben worden, und zwar
in einem Aufsatz von Y. Hirayama, T. Saku und Y. Horikoshi
mit der Bezeichnung "Electronic Transport through very Short
and Narrow Channels Constricted in GaAs by Highly Resistive
Ga Implanted Regions". Hier liegen aber zwei Linien einander
ausgerichtet gegenüber, so daß nur ein kleiner Spalt
zwischen den Enden der beiden einander gegenüberliegenden
Linien existiert. Mit den untersuchten Proben war es jedoch
nicht möglich, definierte und reproduzierbare Meßwerte zu
erreichen, außerdem ist kein FET realisiert worden.
In weiterer Ausgestaltung des erfindungsgemäßen Verfahrens
kann die genannte Linie, die den Source- und den Drain-Elek
trodenbereich voneinander trennt, einen einer Seite des
rechteckigen Gate-Elektrodenbereiches bzw. dessen Ecke
gegenüberliegenden abgewinkelten Abschnitt aufweisen, der
mit dieser Seite den Kanal seitlich begrenzt.
Diese Ausbildung hat den eminenten Vorteil, daß zwischen dem
abgewinkelten Abschnitt und dem rechteckigen Eckbereich ein
geometrisch einwandfrei definierter Kanal entsteht, wobei
nur eine einzige Gate-Elektrode erforderlich ist.
Es ist aber auch möglich, die genannte Linie so zu führen,
daß ein zweiter eingeschlossener Gate-Elektrodenbereich
entsteht. Diese Ausführung ist zwar ungünstig für Anwen
dungen, wo die gleiche Gate-Spannung an beide Gates angelegt
werden soll, da man dann eine externe leitende Verbindung
zwischen den beiden Gate-Elektroden braucht. Es ist aber
auch möglich, die zu erzeugende Struktur mit unterschiedli
chen Gate-Spannungen an den beiden Gate-Elektroden zu
betreiben (wobei die eine Spannung negativ, die andere
Spannung positiv sein kann), was zu einem asymmetrischen
Potential im Kanal führt, wodurch die Ladungsträger in
Richtung der anziehenden Spannung gezogen werden, wodurch
eine geringere Mobilität und daher auch ein höherer
Kanalwiderstand erreicht wird. Für kleine Gate-Spannungs
unterschiede wird erwartet, daß die Änderung in den
Ladungsträgerdichten klein ist, wodurch diese einfache
Struktur sich auch bestens für einen VMT (velocity modulated
transistor) eignet. Aufgrund der beiden Gate-Elektroden kann
diese allgemeine Struktur auch für ein schnelles logisches
Gatter verwendet werden.
Für einfache Transistoranwendungen bei integrierten Schalt
kreisen ist die bisher beschriebene Ausführung bevorzugt, wo
die dem geschlossenen Gate-Elektrodenbereich gegenüberliegen
de Linie selbst keinen geschlossenen Gate-Elektrodenbereich
umgrenzt. In diesem Fall ergibt sich eine Struktur mit drei
Anschlüssen, wobei man sich diese Struktur auch so vorstel
len kann, daß eine zweite Gate-Elektrode vorhanden, jedoch
durch eine interne Verbindung mit der Source-Elektrode
kurzgeschlossen ist.
Eine besonders bevorzugte Ausführungsform ist im Anspruch 26
angegeben. Der so resultierende Kanal ist sehr kurz und hat
daher eine niedrige effektive Kapazität und einen niedrigen
Widerstand, so daß das Bauteil bestens für hohe Betriebs
frequenzen beispielsweise oberhalb von 1THz geeignet ist.
Eine weitere bevorzugte Ausführung, die zur Vermeidung von
Überhitzung wichtig ist, ist im Anspruch 27 beschrieben.
Um einen niedrigen Ausgangswiderstand der Einrichtung zu
erreichen, der für den Betrieb bei Hochfrequenzen besonders
wichtig ist, kann diese planare Gate-Elektroden-Struktur
auch bei Multischichten realisiert werden, die mit der
herkömmlichen Planar-Gate-Technologie nicht leicht zu
verarmen sind.
Das erfindungsgemäße Verfahren ist weiterhin keinesfalls auf
die Herstellung von einzelnen Feldeffekttransistoren
begrenzt. Beispielsweise ist es durchaus möglich, durch
entsprechende linienweise Zerstörung der Ausgangsstruktur
diese in eine integrierte oder hochintegrierte Schaltung
umzuwandeln, wobei zusätzlich zu der Erzeugung von aktiven
Halbleiterelementen auch passive Schaltungselemente
beispielsweise in Form von Widerständen und Induktivitäten
durch entsprechende Linienführung des ionisierenden Strahls
erzeugt werden können. Einen Widerstand kann man beispiels
weise durch einen langen, relativ engen Kanal und einen
Induktor durch eine sinus- oder mäander- bzw. rechteckwel
lenförmige Führung zweier parallel zueinander angeordneten
Linien erzeugen.
Die Herstellung von integrierten oder hochintegrierten
Schaltungen nach dem erfindungsgemäßen Prinzip, die gemäß
den Ansprüchen 32 bis 40 erfolgen kann, ist deshalb so
attraktiv, weil die sonst erforderlichen höchstpräzisen
Masken sowie die verschiedenen unterschiedlichen Herstel
lungsschritte weitestgehend vermieden werden. Es ist ledig
lich erforderlich, den fokussierten Ionenstrahl entsprechend
der erwünschten Schaltung zu führen, wobei die integrierte
Schaltung sozusagen in einem Herstellungsschritt in die
Ausgangsstruktur, d.h. in den Ausgangschip eingeschrieben
wird. Selbst bei Verwendung einer Maske und eines ausgedehn
ten Ionenstrahles zur Erzeugung der erwünschten linienweisen
Zerstörung ist nur eine einzige Maske für die gesamte Schal
tung erforderlich (zuzüglich einer weiteren Maske für die
Kontaktierung der mit der ersten Maske erzeugten Elektro
denbereiche).
Die Verwendung des erfindungsgemäßen Verfahrens zur Herstel
lung von integrierten Schaltungen bietet im Prinzip auch die
Möglichkeit, Kreuzverbindungen herzustellen, und zwar da
durch, daß die Halbleiterstruktur wenigstens zwei parallel
zu der Oberfläche liegende und voneinander in Richtung
senkrecht zu der Oberfläche einen Abstand aufweisende
2D-Ladungsträgerschichten hat, und daß die Kontaktierung und
linienweise Zerstörung so vorgenommen wird, daß elektrische
Verbindungen zwischen den 2D-Ladungsträgerschichten
entstehen und das Isolationsschreiben in verschiedenen
Tiefen (erreichbar durch verschiedene Ionenenergie)
kreuzweise erfolgt.
Weitere bevorzugte Ausführungsformen des erfindungsgemäßen
Verfahrens bzw. der erfindungsgemäßen Feldeffekttransistoren
sind den Unteransprüchen zu entnehmen.
Die Erfindung wird nachfolgend anhand von Ausführungsbei
spielen unter Bezugnahme auf die Zeichnung näher erläutert,
welche zeigt:
Fig. 1 einen Querschnitt durch eine Ausgangsstruktur, die
sich für die Herstellung der erfindungsgemäßen
Feldeffekttransistoren bzw. integrierte Schaltungen
eignet,
Fig. 2 ein Band-Diagramm des aktiven Bereiches der
Ausgangsstruktur der Fig. 1,
Fig. 3 eine schematische Draufsicht auf eine
Ausgangsstruktur, so wie die der Fig. 1, die zur
Bildung eines Feldeffekttransistors mittels eines
fokussierten Ionenstrahls behandelt worden ist,
Fig. 4 eine Draufsicht entsprechend der Fig. 2, jedoch von
einer abgewandelten Ausführungsform,
Fig. 5 ein Diagramm des Kanal-Widerstandes als Funktion der
angelegten Gate-Spannung bei der Ausführung gemäß
Fig. 3, bei der an beiden Gate-Bereichen die gleiche
Spannung liegt,
Fig. 6 ein herkömmliches Schaltbild eines
Zweistufen-Transistorverstärkers und
Fig. 7 eine Draufsicht auf eine Ausgangsstruktur gemäß Fig.
1, auf der die äquivalente integrierte Schaltung des
zweistufigen Verstärkers der Fig. 6 mittels eines
fokussierten Ionenstrahls eingeschrieben worden ist,
Fig. 8 eine schematische Draufsicht auf eine alternative
Ausführung eines FET′s auf einer Ausgangsstruktur
gemäß Fig. 1,
Fig. 9 eine schematische Darstellung eines Querschnittes
durch den Kanal der Fig. 8,
Fig. 10 oben ein Diagramm des Gate-Widerstandes als
Funktion der angelegten Gatespannung bei der
Ausführung gemäß Fig. 8 bei der das eine Gate an die
Source angeschlossen war,
Fig. 10 unten die Abweichungen der in Fig. 10 oben
gezeigten Leitfähigkeit von einer geraden Linie,
Fig. 11a-c Strom-Spannungs(I-V)-Kennlinie eines
IPG-Transistors nach Fig. 8 mit Wgeo = 5,2 µm bei
T = 77 K, a) zeigt die IV-Kennlinie zwischen Gate und
Kanal, bei -5,6 V Vg 5,6 V sind die Gates vom Kanal
isoliert, b) zeigt I-V-Kennlinien des Kanals für
verschiedene positive Vg, wobei der Mittelpunkt des
Diagramms der Koordinatenursprung ist. Die Kurve mit
den kleinsten absoluten Ordinatenwerten entspricht
Vg = 0 V, die darüberliegenden entsprechen positiven Vg
in jeweils 1-V-Schritten (Vg = 1, 2, 3, 4, 5 V), in c)
werden IV-Kennlinien wie in b) gezeigt, jedoch für
negative Vg. Die Kurve mit den größten absoluten
Ordinatenwerten entspricht Vg = 0 V, die
darunterliegenden Vg = -1, -2, -3, -4 V,
Fig. 12a-c I-V-Kennlinien wie in Fig. 11a-c, jedoch bei
Raumtemperatur gemessen. In b) und c) ist der
Koordinatenursprung in der linken unteren Ecke des
Diagramms. Die Doppellinien und leichten Schleifen
sind Artefakte des Kennlinienschreibers,
Fig. 13A eine Draufsicht auf eine alternative Ausführung
eines erfindungsgemäßen FET,
Fig. 13B eine Darstellung des Verlaufs der Spannungsver
teilung entlang der X-Richtung in Fig. 13A,
Fig. 13C eine schematische Darstellung der die Stärke des
E-Feldes bestimmenden Spannung V-V in der Richtung
X in Fig. 13A,
Fig. 13D die Einschnürung des Kanals, verursacht durch die
Spannungsverteilung gemäß Fig. 13C,
Fig. 14 eine im Vergleich zu Fig. 13A bessere Gestaltung der
den Kanal bildenden Seiten der
Gateelektroden-Bereiche eines erfindungsgemäßen
FET's,
Fig. 15A ein nach der Erfindung hergestellter ODER-Gatter,
Fig. 15B das äquivalente Schaltbild für den ODER-Gatter der
Fig. 15A,
Fig. 16A ein nach der Erfindung hergestellter UND-Gatter,
Fig. 16B das äquivalente Schaltbild für den UND-Gatter der
Fig. 16A,
Fig. 17A und B eine alternative Version des ODER-Gatters
und des UND-Gatters der Fig. 15A bzw. 16A.
Zunächst zeigt die Fig. 1 eine Halbleiterstruktur eines
Verbindungshalbleiters auf der Basis AlxGa1-xAs. Diese
Struktur ist so aufgewachsen, daß die Oberfläche 10 in
Miller'schen Indizes eine (100)-Fläche ist. Die Struktur
besteht aus einem Gallium-Arsenid-Substrat von etwa 300 µm
Dicke, das undotiert ist. Auf dieses Substrat werden dann
etwa 20 Perioden alternierende undotierte AlAs- und
GaAs-Schichten 14, 16 aufgewachsen, wobei der Darstellung
halber nur vier solche Perioden gezeigt sind. Diese
Schichten bilden die sogenannten Mülleimerschichten, die im
Substrat enthaltene Verunreinigungen an den Grenzflächen
zurückhalten, so daß die oberen Mülleimerschichten relativ
sauber bleiben. Die einzelnen Mülleimerschichten sind etwa
30 Å dick, (AlAs 30 Å, GaAs 25 Å).
Auf diesen Schichten wird dann eine Schicht aus undotiertem
Gallium-Arsenid aufgewachsen mit einer Dicke von etwa
1,25 µ. Gefolgt wird diese Schicht 18 durch eine Schicht aus
Al0,3Ga0,7As von etwa 190 Å Dicke, wobei auch diese Schicht
undotiert ist. Auf dieser undotierten Schicht 20 wird dann
eine weitere Schicht 22 von dotiertem Al0,3Ga0,7As von etwa
480 Å aufgewachsen, wobei die Dotierung mittels
Siliziumatomen vorgenommen wird, und zwar mit einer
Dotierungsdichte von etwa 1018cm-3.
Die Struktur wird dann mit einer letzten Gallium-Arsenid
schicht 24 von etwa 100 Å abgeschlossen, wobei auch diese
Schicht undotiert ist.
Die Bandstruktur des aktiven Bereiches der Ausgangsstruktur
der Fig. 1 ist in der Fig. 2 gezeigt. Man sieht deutlich aus
diesem Banddiagramm, daß sich ein Quantentopf im Grenzbe
reich der Al0,3Ga0,7As-Schicht 20 und der GaAs-Schicht 18
bildet und daß die räumlich von diesem Quantentopf
getrennten Silizium-Donatoratome 26 dazu dienen, Elektronen
in das quantisierte Energieniveau innerhalb des
Quantentopfes zu plazieren. Die Elektronen erreichen dieses
Energieniveau dadurch, daß sie durch die
Al0,3Ga0,7As-Schicht 20 tunneln.
Zur Bildung des Feldeffekttransistors der Fig. 3 wird
mittels eines fokussierten Ionenstrahls aus Galliumionen
(Ga+) mit einem Strahlfokus von 0,1 µm, einer Strahlenergie
von 100 keV und einer Stromdichte von 10 mA/mm2 in einer
Vakuumkammer eine linienweise Zerstörung der Ausgangsstruk
tur bewirkt. Hierdurch entstehen linienförmige isolierte
Bereiche 30, 32, die in diesem Beispiel beide rechtwinklig
verlaufen und das Plättchen mit einer Seitenlänge von 100 µm
in einen Source-, einen Drain-, einen Kanal- und zwei
Gate-Bereiche unterteilen. Man kann sich die linienweise
Zerstörung so vorstellen, daß die Linien die Oberkanten von
isolierenden Mauern sind, die sich senkrecht zu der
Oberfläche der Ausgangsstruktur, durch die gesamte Struktur
hindurcherstrecken. Somit umschließt die Linie 30 einen
geschlossenen Gate-Elektrodenbereich 34, und die Linie 32
einen geschlossenen Gate-Elektrodenbereich 36. Umschlossen
werden diese Bereiche in diesem Beispiel nicht nur von den
Linien 30 und 32, sondern auch von den Randbereichen 36 und
38 bzw. 40 und 42 des Plättchens.
Zwischen den beiden Gate-Bereichen ist ein Kanalbereich 44
definiert, der sich von einem Source-Bereich 46 bis zu einem
Drain-Bereich 48 erstreckt.
Die Bereiche 34, 36, 46 und 48 werden dann mit eindiffun
dierten metallischen Kontakten 50, 52, 54 und 56 versehen,
welche die externen Anschlüsse des Feldeffekttransistors
darstellen. Da in jedem Bereich ein 2D-Elektronengas
vorhanden ist, das sich über die gesamte Breite des Berei
ches erstreckt, werden an den kontaktierten Bereichen
angelegte Spannungen auch über den gesamten jeweiligen
Elektrodenbereich angebracht.
Nach dem Einschreiben der isolierenden Linien sollen die
Feldeffekttransistoren erfindungsgemäß im Dunkeln gehalten
werden.
Die Breite des leitenden Kanals 44 zwischen den beiden
Gate-Elektrodenbereichen ist im vorliegenden Beispiel etwa
5 µm, in der Praxis sind noch kleinere Bereiche denkbar,
sogar Breiten unter 1 µm.
Wie vorhin erwähnt, kann der Feldeffekttransistor der Fig. 3
so betrieben werden, daß die beiden Gate-Elektrodenbereiche
34 und 36 durch eine externe leitende Verbindung miteinander
gekoppelt sind. Man kann aber auch unterschiedliche
Gate-Spannungen an die Gate-Elektroden anlegen, mit den
ebenfalls vorher beschriebenen Vorteilen.
Die Struktur der Fig. 3 läßt sich noch weiter vereinfachen,
was in der Fig. 4 gezeigt ist.
Hier ist die Linie 30 genauso geführt wie in der Ausführung
der Fig. 3, die Linie 32 ist jedoch nunmehr so ausgebildet,
daß sie aus einem ersten Abschnitt 58 besteht, der sich bis
zu der rechten Seite des Plättchens erstreckt, und aus einem
abgewinkelten Abschnitt 60, der parallel zu der Seite 62 des
rechteckigen Gate-Bereiches verläuft. Der leitende Kanal 44
wird hier zwischen dem abgewinkelten Abschnitt 60 und der
Seite 62 des geschlossenen Gate-Elektrodenbereiches 34
definiert. Kontaktiert wird dieser Feldeffekttransistor
nunmehr nur an drei Stellen 54, 50 und 56, um elektrische
Anschlüsse zu Source, Gate und Drain zu erzeugen.
Es ist auch möglich, die Linie 32 als einfache Linie
auszubilden, so daß das Ende der Linie punktförmig der Seite
oder der Ecke des angeschlossenen Gate-Elektrodenbereiches
34 gegenüberliegt. Die Linie, die in diesem Fall der Linie
58 entsprechen würde, muß auch nicht so angeordnet werden,
wie in Fig. 3 gezeigt, sie könnte beispielsweise von der
unteren rechten Ecke des Plättchens bis kurz vor der Ecke
des eingeschlossenen Gate-Bereiches 34 gezogen werden.
Fig. 5 zeigt ein Diagramm 64 des Kanal-Widerstandes als
Funktion der Gate-Spannung bei der Ausführung der Fig. 3.
Bei der entsprechenden Untersuchung wurden beide Gate-Elek
troden 34 und 36 miteinander verbunden, so daß die gleiche
Gate-Spannung an den beiden Gate-Elektroden angelegt wurde.
Die gezeigten Spitzen 66 gehören nicht zu dem gemessenen
Verlauf, sie wurden durch das Einschalten von anderen
elektrischen Geräten verursacht.
Zusätzlich zu dem etwa hyperbolischen Verlauf des Gate-Wi
derstandes als Funktion der angelegten Gate-Spannung zeigt
das Diagramm eine zumindest im wesentlichen gerade Linie 68,
die von unten links bis oben rechts verläuft. Hier ist der
reziproke Widerstand, die Kanalleitfähigkeit, als Funktion
der angelegten Gate-Spannung gezeigt, wobei der Widerstand
der Zuleitungen, in diesem Fall 1 kOhm, berücksichtigt
worden ist. D.h., die gerade Linie zeigt einen Wert
1/(R-1 kOhm). Die strenge Linearität des reziproken
Widerstandwertes belegt die ausgezeichneten Eigenschaften
des Feldeffekttransistors.
Fig. 6 zeigt ein herkömmliches Schaltbild eines zweistufigen
Verstärkers, der aus zwei Feldeffekttransistoren 70 und 72
sowie zwei Widerständen 74 und 76 gebildet ist. Die Source
78 des Feldeffekttransistors 70 sowie die Source 80 des
zweiten Feldeffekttransistors 72 sind an der positiven
Klemme 82 zusammengeschlossen. Der Drain 84 des ersten
Feldeffekttransistors 70 ist über den Widerstand 74 an der
negativen Klemme 86 und ebenfalls an die Gate-Elektrode 88
des zweiten Feldeffekttransistors 72 angeschlossen. Der
Drain 90 des zweiten Feldeffekttransistors 72 ist in
entsprechender Weise über den Widerstand 76 an die negative
Klemme 86 angelegt. Ein zu verstärkendes Signal wird am
Eingang des Schaltkreises an die Gate-Elektrode 92 des
ersten Feldeffekttransistors 70 angelegt, und das verstärkte
Ausgangssignal wird von dem Drain 90 des zweiten
Feldeffekttransistors 72 erhalten.
Fig. 7 zeigt, wie dieser zweistufige Verstärker mittels des
erfindungsgemäßen Verfahrens auf einem einzigen Chip
realisiert werden kann. Zum leichteren Verständnis sind die
einzelnen Bezugszeichen des Ersatzschaltbildes der Fig. 6 in
die Zeichnung der Fig. 7 eingetragen, und die Fig. 7 ist
waagerecht mit der Fig. 6 ausgerichtet und hat in
senkrechter Richtung den gleichen Maßstab. Linien deuten in
Fig. 6 leitende Verbindungen an, während sie in Fig. 7
isolierende Bereiche symbolisieren. Der Chip hat in diesem
Fall eine rechteckige Form, wobei alle Linien, die innerhalb
der seitlichen Begrenzung des rechteckigen Chips 94 liegen,
durch einen fokussierten Ionenstrahl auf die bisher
beschriebene Art und Weise eingeschrieben worden sind. Der
Bereich 78, 80 stellt einen gemeinsamen Source-Bereich dar,
der bei 82 kontaktiert ist. D.h., die positive Spannung wird
bei 82 angebracht und aufgrund des 2D-Elektronengases an die
miteinander verbundenen Source-Bereiche 78 und 80 verteilt.
Die negative Klemme ist bei 86 in der Mitte des oberen
Feldes des Chips angelegt. Die Eingangsspannung wird bei 92
angelegt und das Ausgangssignal bei 90 extrahiert. Der
Bereich 84 stellt die Drain-Elektrode des ersten
Feldeffekttransistors 70 dar, der leitende Kanal 44.1 ist
zwischen den beiden einander eng gegenüberliegenden
isolierenden Linien zwischen den Bezugszeichen 92 und 84
definiert. Der Drain-Bereich 84 führt nach links bis zu der
linken seitlichen Begrenzung des Chips, dann nach rechts bis
zur Mitte des Chips, dann wieder nach links und wieder nach
rechts bis zu der Anschlußklemme 86. Die Breite dieses
gesamten Weges ist so ausgelegt, daß hierdurch ein
Widerstand 74 entsteht. Die beiden eng beieinanderliegenden
parallelen Linien auf der rechten Seite des Chips liegen
zwischen dem Bezugszeichen 84 und 90 und stellen den Kanal
44.2 des zweiten Feldeffekttransistors 72 dar. Auch der
Drain 90 des zweiten Feldeffekttransistors 72 ist mit dem
negativen Anschluß 86 über einen mäanderförmigen Weg
verbunden, der den Widerstand 76 darstellt und entsprechend
dem Widerstand 74 ausgelegt ist (jedoch spiegelsymmetrisch
hierzu) . Aufgrund dieser mäanderförmigen Wege sind beide
Widerstände in diesem Beispiel mit Induktivität behaftet.
Mit der Erfindung wird ein unipolares Elektronikbauelement
mit quasi-eindimensionalem Trägerkanal vorgeschlagen, das
alle Eigenschaften eines FET besitzt. Dieses Bauelement läßt
sich sehr einfach herstellen, besitzt "self alignment" und
lineare statt planare Gates mit sehr geringer Kapazität.
Dadurch ist sehr hohe Betriebsfrequenz möglich. Die Struktur
besteht aus einer anfangs homogenen 2D-Schicht mit hoher
Trägerbeweglichkeit, die durch Epitaxie an z.B. GaAs erzeugt
wird. Implantierung von beschleunigten fokussierten Ionen
(z.B. Ga⁺ mit 100 keV) zerstört örtlich die Leitfähigkeit
der Elektronenschicht. Die bestrahlten Bereiche bleiben auch
nach Beleuchtung des Kristalls mit Bandlückenstrahlung bei
niedriger oder Raumtemperatur isolierend. Dieses
Einschreiben der Isolationsschicht wird längs zwei Wegen
(30, 32) an dem Plättchen durchgeführt, so daß die
2D-Trägerschicht in drei voneinander isolierte Bereiche
unterteilt ist. Source und Drain sind nur durch einen engen
Kanal (44) verbunden, dessen Breite durch eine Gate-Spannung
kontinuierlich abstimmbar ist, die gleichzeitig an den
beiden Gate-Bereichen (34, 36) bezüglich der Source angelegt
ist, so daß sich eine starke Änderung der Trägerkonzentra
tion und damit des Kanalwiderstandes ergibt.
Bei dem Bauelement besteht das elektrische Einschnürungsfeld
parallel zur 2D-Schicht, und der zerstörte isolierende
Bereich dient als Dielektrikum. Durch Erhöhen einer
negativen in der Ebene liegenden Gate-Spannung überwindet
die Ausdehnung des elektrischen Feldes rasch den zerstörten
nahezu isolierten Bereich neben dem durch Ionenstrahl
betroffenen Weg. Die Träger werden so auf einen quasi eindi
mensionalen Kanal des anfangs qualitativ hochwertigen
Plättchens begrenzt, und die Gate-Spannung beeinflußt nur
die Ladungsträgerdichte, jedoch nicht die hohe Beweglich
keit. Das kann sehr wichtig für ballistischen Transport
sein, wo große freie mittlere Weglänge gefordert ist.
Nachfolgend wird die Erfindung in weiteren Details erläu
tert, mit besonderer Betonung auf erfindungswesentliche
wichtige technologische und wissenschafliche Aspekte.
Die gegenwärtige Technologie von Feldeffekt-Transistoren
stützt sich ausschließlich auf den "planaren" Feldeffekt,
d.h. das die elektronisch leitende Schicht beeinflussende
Gate bildet mit der ersteren einen Plattenkondensator. Erst
in jüngerer Zeit wird in der Grundlagenforschung das
inhomogene Streufeld an den Rändern solcher Gates benützt,
um quasi eindimensionale Kanäle zu erzeugen. Der Nachteil
dieser Oberflächengates ist, daß die inhärenten Kapazitäten
groß und damit die maximalen Arbeitsfrequenzen begrenzt
sind. Außerdem ist die Herstellung von solchen lateral
begrenzten Schichtstrukturen relativ kompliziert,
insbesondere die sub-µm-präzise Positionierung von Source
und Drain relativ zum Gate. Der hier vorgestellte
IPG-Transistor weist diese Nachteile nicht auf und ist zudem
in einem einzigen Technologieschritt ohne Masken und
chemische Prozesse schnell herzustellen. Dadurch entfallen
die Positionierungsprobleme vollständig.
Grundlage der Herstellung der neuen Struktur ist das lateral
lokale Passivieren ("Isolationsschreiben") der Leitfähigkeit
einer ursprünglich homogenen elektronischen Schicht an der
Grenzfläche einer vorzugsweise Al0,3Ga0,7As - GaAs-
Heterostruktur. In einer solchen Heterostruktur führt die
Energieband-Diskontinuität zwischen dem Al0,3Ga0,7As und dem
GaAs bei geeigneter Dotierung zu einer Bandverbiegung, in
der sich eine Elektronenrandschicht dicht unter der
Kristalloberfläche ausbildet. Diese Elektronenrandschicht
ist mit deiner Dicke von 10 nm (was etwa der De Broglie-
Wellenlänge der Elektronen entspricht) so dünn, daß
Quanteneffekte senkrecht zu ihr wichtig werden und man von
einem zweidimensionalen Elektronengas (2DEG) spricht. Das
Isolationsschreiben in das 2DEG kann z.B. mit einem fein
fokussierten Ga⁺-Ionenstrahl (Focused Ion Beam, FIB) mit
100 keV Energie, 100 nm Fokusdurchmesser geschehen. Man kann
so die elektrische Leitfähigkeit des 2DEG mit dem
Ionenstrahl in beliebige Bereiche "zerschneiden". Dieses
Isolationsschreiben wendet man gemäß Fig. 8 bei senkrechtem
Ionenstrahleinfall auf eine Heterostruktur an, indem man
zwei Linien schreibt, die das 2DEG in drei Bereiche Gate 1
(36), Gate 2 (34) und den durch einen sehr schmalen Kanal 44
verbundenen Source-Drain-Bereich 46-48 teilen. Da die
Struktur der Fig. 8 der der Fig. 3 entspricht, sind für die
gleichen Teile die gleichen Bezugszeichen verwendet worden.
Die Grundstruktur entspricht im übrigen vollständig der der
Fig. 1. Man merkt, daß bei der Ausführungsform der Fig. 8
die zwei durch den Ionenstrahl gebildeten isolierenden
Linien 30 und 32 so angeordnet sind, daß die jeweiligen
Ecken 31. 33 einander gegenüberliegen, was eine sehr
vorteilhafte Anordnung darstellt, da der Kanal eine ideale
Gestalt aufweist und der kürzestmögliche Kanal entsteht.
Zwischen Source und Drain bildet sich dabei eine Einengung
aus, deren effektive elektrische Breite ω kleiner ist als
der kleinste Abstand ωgeo zwischen den FIB-Linien. Die
punktierten Linien 30.1 und 32.1 stellen die Grenze zwischen
der unzerstörten Kristallstruktur und der zerstörten
Struktur dar und berücksichtigen, daß die Zerstörung durch
den Ionenstrahl über die durch die fetten Striche
gekennzeichneten Linienbereiche 30, 32 hinausgeht. Indem die
Bereiche des 2DEG rechts und links von diesem Kanal(Gate 1
und Gate 2) als elektrostatische Gates mit einer
Gatespannung Va relative zum Kanal (source-Anschluß) belegt
werden, kann ω von einigen µm bis auf Null durchgestimmt
werden. Die Verteilung des elektrischen Feldes E in dieser
Struktur zeigt Fig. 9. Deutlich ist zu sehen, daß E
vorwiegend in der Ebene des 2DEG liegt und damit den Kanal
effizient von beiden Seiten abschnüren kann. Die
konzentrischen Ellipsen links und rechts vom quasi-1D-Kanal
in der Mitte deuten die elektrische Feldverteilung an, die
sich aufgrund der angelegten Gatespannung ausbildet. Durch
die geringe Ausdehnung des 2DEG in der
Kristallwachstumsrichtung (ca. 10 nm) sowie die lateralen
Ecken der Gates tritt zusätzlich eine Feldüberhöhung
(Spitzenwirkung) in Kanalnähe auf, die diesen Vorgang noch
begünstigt. Das Besondere an dieser Struktur ist nicht nur
die einfache Herstellung von quasi-eindimensional leitenden
Kanälen, sondern auch die Methode, Gates aus derselben
leitfähigen Struktur wie den Kanal, nämlich aus dem 2DEG,
herzustellen. Damit hat das kontrollierende Element "Gate"
die gleiche Struktur wie das kontrollierte Element "Kanal".
Dieses wichtige Prinzip könnte mit einer Entwicklung
verglichen werden die am Ende der fünfziger Jahre in der
Informatik gemacht wurde, als man erkannte, daß
kontrollierende und kontrollierte Elemente (Programme bzw.
Daten) am effektivsten nutzbar sind, wenn sie im Speicher
gleichberechtigt koexistieren. Es ist zu erwarten, daß die
erfindungsgemäße Strukturgleichheit der Gates und Kanäle,
mit dem IpG-Transistor in der Hochintegration realisiert,
einen vergleichbaren epochalen Entwicklungsschub in der
Mikroelektronik auslösen wird, wie es damals in der
Informatik geschah.
Besonders interessant ist es, die Gate-Kanal-Kapazität zu
untersuchen. Für eine Kurzkanal-IPG-Struktur mit
wgeo = 4,2 µm ist eine einseitige Gate-Kanal-Kapazität
C = 100 fF gemessen worden. Der effektive Gatebereich ist
etwa 100mal kürzer als die 350 µm lange FIB-Linie, damit
ist die effektive Kapazität Ceff ≈ 1 fF.
Die Kapazität kann man auch durch theoretische Überlegungen
zumindest grob schätzen.
Die Ausgangselektronendichte auf der Heterostruktur ist
n = 3×10¹¹ cm-2 = 3×10¹⁵ m-2. Bei wgeo = 4,2 µm dürfte der
vom Gate beeinflußte Kanalbereich etwa 2×2 µm groß sein, das
sich 4×10-12 m². Multipliziert mit n ergibt das etwa 12 000
Elektronen, die wir mit einer Thresholdspannung von
Vth = -4 V ausräumen können. Die Kapazität ist damit
12 000 · e/4 V ≈ 0,5 fF, was in überraschend guter
Übereinstimmung mit dem oben gemessenen Wert ist.
Der Gatewiderstand beträgt bei Raumtemperatur etwa
Rg = 1 KΩ/ . Multipliziert mit Ceff ergibt sich eine
Zeitkonstante von Rg · Ceff = 1 ps, d. h. diese Struktur kann
bei einer Frequenz von 1 THz betrieben werden. Bei tiefen
Temperaturen fällt Rg noch einmal um etwa zwei
Größenordnungen, so daß man mit ungefähr 100 THz rechnen
kann.
Der Widerstand bzw. die Leitfähigkeit eines IPG-Kanals ist
in Fig. 10 gegen die Gatespannung Vg dargestellt, wobei
wgeo=2,8 µ beträgt. Die Fig. 10 entspricht im wesentlichen
der Fig. 5, wurde jedoch mit einem etwas empfindlicheren
Meßgerät bei einer Temperatur von 1,1 K aufgenommen, und zwar
von einem FET mit Aufbau gemäß Fig. 1 und isolierenden
Bereichen gemäß Fig. 8. Die Leitfähigkeit ist im
wesentlichen proportional zu Vg-Vth, wobei Vth die
Einsatzspannung von -4,1 V ist, bei der der Kanal vollständig
abgeschnürt (isolierend) ist. Bei tiefen Temperaturen wie in
Fig. 10 sind dieser Geraden jedoch äquidistante Strukturen
überlagert, die bei ganzzahligen Vielfachen der elementaren
Leitfähigkeit 2e2/h auftreten. Diese Beobachtung ist ein
Beleg dafür, daß ein beträchtlicher Teil der den Kanal
passierenden Elektronen ballistisch ist, d.h. keine Streuung
an Störstellen oder Phononen erfährt. Dies zeigt, daß die
hohe Qualität der Ausgangsstruktur bei der
FIB-Strukturierung im Kanalbereich erhalten wurde. Der
Transport findet dabei durch m eindimensionale Subbänder im
Kanal statt, wobei m in Fig. 10 zwischen 1 und 4 verändert
werden kann. Um diese Strukturen, die durch ballistischen
Transport in eindimensionalen Subbändern entstehen, für m2
besser aufzulösen, ist die Differenz zwischen der gemessenen
Leitfähigkeit und einer theoretischen Geraden im unteren
Teil der Fig. 10 mit einem vergrößerten Vertikalmaßstab
aufgetragen. Die Kanallänge ist in der Größenordnung des
Krümmungsradius des durch die Gates gebildeten
Coulombpotentials, also einige µm. Daher ist verständlich,
daß die Quantisierungsstufen nicht so scharf wie in
Kurzkanalgeometrien aufgelöst werden.
Diese ballistischen Effekte werden nur bei Temperaturen
T 10 K und Source-Drain-Spannungen Vsd kT beobachtet. Der
IPG-Transistor ist aber auch im klassischen Grenzfall bei
wesentlich höheren Temperaturen T und sogar
Source-Drain-Spannungen VSD » kT funktionsfähig. Bild 11
zeigt Drainstrom-VSD-Transistorkennlinienscharen der FET der
Fig. 8 für -1 V VSD 1 V und T = 77 K bei verschiedenen Vg, wobei
wgeo hier 4,2 µm ist. Der Kanal ist "normal-on" (d. h. bei
Vg = 0 V leitend) und kann sowohl mit positivem Vg
angereichert als auch mit negativem Vg verarmt werden. Bei
Vg = 4 V ist der Kanal praktisch isolierend. Die
Kennlinienschar ist symmetrisch um den Nullpunkt, da
|VSD| |Vg| ist. Bei Vg = +5 V beträgt der Kanalwiderstand 6 kΩ,
bei Vg = -4 V liegt er oberhalb 10⁷ Ω.
Die einzelnen Bilder sind wie folgt zu erläutern:
a) zeigt die I-V-Kennlinie zwischen Gate und Kanal, bei
-5,6 V Vg 5,6 V sind die Gates vom Kanal isoliert, b) zeigt
IV-Kennlinien für verschiedene positive Vg, wobei der
Mittelpunkt des Diagramms der Koordinatenursprung ist. Die
Kurve mit den kleinsten absoluten Ordinatenwerten entspricht
Vg = 0 V, die darüberliegenden entsprechen positiven Vg in
jeweils 1-IV-Schritten (Vg = 0 V, die darüberliegenden
entsprechen positiven Vg in jeweils 1-IV-Schritten
(Vg = 1, 2, 3, 4, 5 V). In c) werden I-V-Kennlinien wie in b)
gezeigt, jedoch für negative Vg. Die Kurve mit den größten
absoluten Ordinatenwerten entspricht Vg = 0 V, die
darunterliegenden Vg = -1, -2, -3, -4 V).
Fig. 12 zeigt Kennlinienscharen derselben IPG-Struktur (d.h.
die Struktur von Fig. 8, so wie sie für die Messungen gemäß
Fig. 11 verändert wurde), bei Raumtemperatur und größeren
Source-Drain-Spannungen VSD von bis zu 5 V, die vergleichbar
mit den angelegten Gatespannungen sind. In b) und c) ist der
Koordinatenursprung in der linken unteren Ecke des
Diagramms. Die Doppellinien und leichten Schleifen sind
Artefakte des Kennlinienschreibers. Mit diesen Ergebnissen
ist der Beweis dafür geliefert, daß ein solcher Transistor
einen weiteren treiben kann, was eine Grundvoraussetzung für
die Anwendung in integrierten Schaltungen ist. Ein weiteres
technologisches Detail sind die zwei Gates in Fig. 9, die
bislang parallel geschaltet waren: Hierzu ist eine externe
Kreuzverbindung zwischen Gate 1 und Gate 2 notwendig, die
sich insbesondere in der Hochintegration störend bemerkbar
macht. Das Problem kann elegant gelöst werden, indem z.B.
Gate 1 mit der Source verbunden wird (durch teilweisen
Wegfall der FIB-Linie zwischen dem Kanal und dem unteren
Probenrand in Bild 1). Dadurch wird das elektrische
Potential quer zum Kanal asymmetrisch. d.h. die Elektronen
werden bei negativen Gatespannungen am verbleibenden Gate 2
zur isolierenden FIB-Linie am früheren Gate 1 gedrückt.
Tatsächlich sind die Kennlinien in Fig. 11 und 12 bereits in
dieser Konfiguration aufgenommen worden. Neben der
Realisierung eines echten 3-Terminal-Bauelements bietet
diese Anordnung noch einen weiteren Vorteil: Die
Kristallqualität und damit die Ladungsträgerdichte n und
Beweglichkeit µ nimmt in Richtung auf die FIB-geschriebene
Barriere graduell ab. Damit werden die Elektronen bei
negativeren Gatespannungen mehr und mehr in Bereiche
verlagert, in denen nicht nur n, sondern auch µ verringert
ist. Diese Modulation der Beweglichkeit äußert sich direkt
in einer Änderung der Leitfähigkeit des Kanals, die nicht
durch Umladungsprozesse zustande kommt
(Geschwindigkeitsmodulation). Damit ist der Response des
IPG-Transistors schnell, und es können hohe Arbeitsfrequenzen
erreicht werden. Weiterhin bewirkt die Geometrie der
IPG-Anordnung eine entscheidende Verringerung der internen
Kapazitäten, während ein herkömmlicher FET eine Kapazität
aus übereinanderliegenden Schichten (Gate und 2DEG)
darstellt, besteht der IPG-Transistor aus
nebeneinanderliegenden Schichten (Fig. 9), die eine um etwa
eine Größenordnung geringere Gate-Kapazität als beim FET
aufweisen.
Eine wesentliche Stärke des erfindungsgemäßen IPG-Prinzips
liegt aber nicht nur in der Durchstimmbarkeit der
Kanalleitfähigkeit und der Breitbandigkeit des
Frequenzverhaltens, sondern auch in der Integrierbarkeit der
Struktur. Die Fig. 6 und 7 haben bereits eine einfache
Schaltung gezeigt, die direkt in ein FIB-Schreibmuster
umgewandelt werden kann (Fig. 7). Der fokussierte
Ionenstrahl kann in einem Arbeitsgang, d.h. ohne abzusetzen,
IPG-Transistoren, Widerstände, Kapazitäten und
Induktivitäten schreiben, die sofort nach dem Schreiben
betriebsbereit sind. Es ist sogar möglich, die Eindringtiefe
des Ionenstrahls mit der Ionen-Beschleunigungsspannung zu
variieren und damit selektiv verschieden tief liegende
2DEG-Schichten lateral zu strukturieren, beispielsweise, um
Kreuzverbindungen herzustellen. Die Schreibgeschwindigkeit
des verwendeten JIBL-100A-Ionenstrahlschreibers beträgt
maximal 0.3 m/s, so daß wir bereits mit dem zur Verfügung
stehenden Laborgerät - ausgehend von 2×2 µm großen
IPG-Transistoren -106 Transistoren in 10 s schreiben
können!
Angesichts der etwa 500 Prozeßschritte bei der konventionel
len IC-Produktion - gegenüber einem einzigen für integrierte
IPG-Schaltungen - wird damit sogar das sequentielle Schreiben
mit einem fokussierenden Ionenimplanter für die Fertigung
attraktiv. Darüberhinaus können komplexe IPG-Schaltungen
auch mit konventionellen, großflächigen Ionenimplantern mit
Masken erzeugt werden. Die Möglichkeit, einen hochintegrier
ten Chip in Mikrosekunden herzustellen, läßt die Relevanz
der Ionenimplantation für die Mikrostrukturfertigung der
Zukunft erahnen.
Die Fig. 13A zeigt eine mögliche Konfiguration der
isolierenden Linien 30, 32, welche die Gate-Bereiche
bestimmen. Bei einem langen Kanal 44 und großer Source-Drain-
Spannung entsteht ein Spannungsabfall entlang des Kanals
(Richtung x), die in Fig. 13B gezeigt ist. Wenn man nun den
Wert (V-V) in Funktion x betrachtet (Fig. 13C), so wird
ersichtlich, daß das E-Feld am Drain-Ende des Kanals stärker
ist als am Source-Ende, so daß die Stromverteilung im Kanal
nicht gleichmäßig ist, sondern ein eingeschnürtes
"pinch-off"-Verhalten aufweist, wie in Fig. 13D dargestellt.
Dies ist unerwünscht, da es zu lokaler Überhitzung und zu
vorzeitigem Versagen des Bauteils bzw. der Schaltung führt.
Um hier Abhilfe zu schaffen, wird die Anordnung gemäß Fig.
14 bevorzugt. Hier wird das "pinch-off"-Verhalten durch die
Verwendung eines in Richtung des Spannungsgradienten
divergierenden, etwa trapezförmigen Kanals 44 kontrolliert,
d.h. der Kanal reißt nicht wie oben beschrieben an seinem
Ende ab, sondern wird gleichmäßig über die gesamte Länge
hinweg schmäler. Hiermit werden "heiße" Bereiche am
Kanalende bei stark negativen Gatespannungen nahe der
Einsatzspannung Vth vermieden. Die Trapezform (lineare
Verarbeitung) bringt nur eine grobe Vergleichsmessung der
Stromdichte im Kanal zustande und andere Formen (Hyperbel
1/x, Exponential ex, usw.) bieten noch günstigere Wirkungen
an. Alle Varianten führen zu einer in Richtung des
Spannungsgradienten divergierenden Gestalt. Dieses Modell
gilt eigentlich nur für eine bestimmte Arbeitsspannung Vo.
Bei Abweichungen von Vo ist es weniger ideal, aber immer
noch viel besser als ohne Verbreiterung über die Länge x.
Fig. 14 zeigt daher eine alternative Gestaltung der
Gate-Bereiche mit in Richtung des Spannungsgradienten
divergierender Gestalt, die in der Praxis einen bedeutenden
Vorteil aufweist gegenüber einer rechteckigen Gestalt. Das
skizzierte "Pinch-off"-Verhalten-Modelling durch
trapezförmigen (oder komplizierten) Kanal funktioniert auch
bei einseitigem Gate (3-Terminal-Device).
Fig. 15A zeigt ein Beispiel für ein ODER-Gatter, das nach
der Erfindung realisierbar ist, beispielsweise als Teil
einer hochintegrierten Schaltung. Das dazu passende
Ersatzschaltbild ist in Fig. 15B wiedergegeben. Die
Linienführung der isolierenden Bereiche ist so gewählt, daß
ein Kanal 100 zwischen zwei Gate-Bereichen 101, 102 gebildet
wird. Unterhalb des Kanals 100 befindet sich ein
Anschlußbereich 104, welcher an einer positiven Klemme einer
Spannungsquelle angeschlossen wird. Oberhalb der beiden
Gate-Bereiche 101, 102 befindet sich ein mäanderförmiger
Widerstandspfad 106, welcher von einem Anfang 108, der der
Mündung des Kanals gegenübersteht, bis zu einem Bereich 110
führt, der beim Betrieb an einer negativen Klemme der
Spannungsquelle angeschlossen wird. Der Bereich 112 zwischen
dem Kanal 100 und dem Eingang 108 ist an zwei Stellen 114,
116 kontaktiert, und diese gleichwertigen Kontakte, welche
zwei alternative gleichwertige Ausgangsklemmen des
ODER-Gatters darstellen, führen stets die gleiche Spannung.
Auf entsprechende Weise sind die Bereiche 101, 102, 104 und
110 mit jeweiligen Kontakten 122, 124, 118 bzw. 120
versehen. Der Darstellung halber sind die Seitenkanten des
quadratischen Chips in der Höhe der Gate-Bereiche 101, 102
sowie in der Höhe des Ausgangsbereichs 112 nicht
eingezeichnet.
Um die Zuordnung der Kontakte zu dem Ersatzschaltbild gemäß
Fig. 15B zu erleichtern, sind die Anschlußquellen im
Ersatzschaltbild mit den gleichen Bezugszeichen versehen wie
in Fig. 15A. Alle schwarzen Bereiche mit Ausnahme der
Seitenkanten des Chips sind durch Isolierschreiben
hergestellt worden. Wenn das ODER-Gatter nur ein Bauteil auf
einem Chip darstellt, so kann es beispielsweise dadurch
hergestellt werden, daß die quadratische Umrahmung an allen
Seiten geschlossen ist, außer an den Stellen, wo eine
Verbindung zu anderen Bauteilen erfolgt. Aus diesem Grunde
sind an den Seiten des Bauteils in der Höhe der zwei
Gate-Bereiche 101, 102 und des Ausgangsbereiches 112 keine
isolierenden Bereiche gezeigt. Selbstverständlich ist es
nicht notwendig, bei Verwendung des Bauteils auf einem Chip
alle diese Bereiche einzeln zu kontaktieren, da im Regelfall
die Spannungsversorgung zu diesen Bereichen bzw. die
Spannungsabnahme von diesen Bereichen über Verbindungen zu
anderen Bauteilen erfolgt, d.h. über die zweidimensionale
Ladungsträgerschicht.
Liegt an den Bereichen 101, 102 keine Spannung an, so ist
der Eingangsbereich 104 mit dem Ausgangsbereich 110 über den
den Widerstand bildenden Bereich 106 verbunden, so daß der
Kanal 100 und der Widerstandsbereich 106 einen
Spannungsverteiler bilden und eine entsprechende Spannung an
den Kontakten 114, 116 abgegriffen werden kann. Da der
Widerstand des Kanals im offenen Zustand sehr gering ist,
entspricht in der Praxis die Spannung im Drainbereich 112
der Sourcespannung. Wird dagegen eine Steuerspannung an dem
Bereich 101 und/oder an dem Bereich 102 angelegt, so dient
diese Steuerspannung dazu, den Kanalbereich 100 vollständig
zu sperren, so daß die Spannung im Bereich 112 der im
Bereich 110 herrschenden Spannung entspricht. D.h. durch das
Anlegen einer Spannung an einem oder mehreren der beiden
Gate-Bereiche hat sich die Ausgangsspannung von hoch auf
niedrig geändert, so daß die Funktion eines ODER-Gatters
vorliegt. In Fig. 15B ist der dem Bereich 106 entsprechende
Widerstand ebenfalls mit dem Bezugszeichen 106
gekennzeichnet und der Kanal 100 mit einem fetten
senkrechten Strich eingezeichnet, der zum leichten
Verständnis ebenfalls das Bezugszeichen 100 trägt. Man kann
diesen fetten Strich 100 bzw. den Kanal 100 sich so
vorstellen, daß er durch zwei FET′s gebildet ist, deren
Gate-Elektroden aneinander angeschlossen sind.
Fig. 16A zeigt ein UND-Gatter 130, wobei die Fig. 16B das
Ersatzschaltbild für dieses UND-Gatter darstellt. Man merkt,
daß die Ausbildung des UND-Gatters dem des ODER-Gatters
ähnlich ist, weshalb für entsprechende Bereiche die gleichen
Bezugszeichen verwendet werden, jedoch mit dem Zusatz .1. Im
Unterschied zu dem ODER-Gatter der Fig. 15A sind hier aber
zwei Kanalbereiche 100.1 und 100.2 vorgesehen, welche
jeweils zwischen einem der Elektrodenbereiche 101, 102 und
einer mittleren n-förmigen isolierenden Linie 132 gebildet
sind. Wird hier eine Steuerspannung an einen der Kontakte
122.1 bzw. 124.1 angelegt, so wird nur der jeweils
zugeordnete Kanal 100.1, 100.2 gesperrt, während der andere
Kanal noch leitend bleibt und das Bauteil als
Spannungsteiler arbeitet, so daß eine entsprechende Spannung
an einem oder mehreren der Kontakte 114.1, 116.1 abgegriffen
werden kann. Werden dagegen Steuersignale an beide
Gate-Bereiche 100.1, 102.1 angelegt, so werden beide Kanäle
100.1, 100.2 verarmt, und die Spannung im Bereich 112.1
entspricht der im Bereich 110.1. Aus dieser Beschreibung
sieht man, daß das Bauteil als UND-Gatter funktioniert. Im
Ersatzschaltbild gemäß Fig. 16B kann man sich die beiden
Kanäle 100.1, 100.2 so vorstellen, als ob sie durch zwei
FET′s gebildet sind, die Source an Source und Drain an Drain
miteinander verbunden sind.
Wie im Zusammenhang mit Fig. 15A und 16A erwähnt,
funktionieren die Bauteile im leitenden Zustand als
Spannungsteiler. Durch geeignete Wahl des Widerstands 106
ist dieser weitaus größer als der des Kanals 100 bzw. als
der der Kanäle 100.1, 100.2. Hierdurch entspricht die
Spannung im Bereich 112 bzw. im Bereich 112.1 der positiven
Versorgungsspannung im Bereich 104 bzw. 104.1, so daß eine
ganze Reihe von solchen Gattern in einem Chip verkettet
werden können, ohne daß es zu ausgeprägten
Spannungsverlusten kommt.
Statt den Widerstand 106 bzw. 106.1 durch einen
mäanderförmigen Weg zu bilden, was Induktivität mit sich
bringt, kann man mittels des Ionenstrahls eine Reihe von
Steinen, d.h. isolierende Bereiche in einem leitenden
Bereich plazieren, wie beispielsweise bei 130 in Fig. 15A,
wodurch der Widerstand dieses Bereiches ebenfalls erhöht
wird. In der Praxis sind viel mehr "Steine" 130 erforderlich,
und sie werden in einem Punktraster entsprechend den Fig.
17A und 17B anstatt der mäanderförmigen Wege auf dem Chip
plaziert.
Mit dieser Beschreibung ist klargestellt worden, daß man
auch Logikbauteile ohne weiteres mittels der Erfindung
produzieren kann. Selbstverständlich kann man auch jede
andere bekannte Art von Gattern ebenfalls durch geeignete
Linienführung der isolierenden Bereiche ausbilden und auch
solche Gatter miteinander auf einem Chip kombinieren, um
eine integrierte oder hochintegrierte Schaltung zu erzeugen,
welche selbstverständlich auch mit anderen aktiven und
passiven Schaltungselementen ausgestattet werden kann, die
ebenfalls mittels des erfindungsgemäßen Verfahrens
hergestellt werden.
Wie bereits erwähnt, ist es nicht unbedingt notwendig, die
isolierenden Bereiche mit einem scharf fokussierten
Ionenstrahl zu bilden, sondern man kann durch
Photolithographie eine Maske bilden und dann eine
Grundstruktur gemäß Fig. 1 mittels eines ausgedehnten
Ionenstrahls durch die Maske hindurch belichten, um eine
entsprechende linienweise Zerstörung zu erreichen. Dabei
kann die Maske entweder eine getrennte dünne Metallfolie
sein, die auf die Oberfläche des Chips aufgelegt wird, oder
sie kann durch Photolithographie auf der Oberfläche des
Chips selbst erzeugt werden.
Überall, wo der FIB-Strahl nicht direkt den Kanal eingrenzt
(berührt), kann ein wesentlich breiterer FIB-Strich (Linie)
geschrieben werden, um das elektrische Durchbruchverhalten
bei großen Gatespannungen zu verbessern und die
Gesamtkapazität des (der) Gates relativ zum Source und Drain
zu verringern.
Claims (40)
1. Verfahren zur Erzeugung von aktiven Halbleiterstrukturen
mittels Ausgangsstrukturen, welche parallel zur Oberflä
che eine 2D-Ladungsträgerschicht aufweisen, wobei Kontak
te zu dieser 2D-Ladungsträgerschicht vorgesehen werden,
dadurch gekennzeichnet, daß man mittels eines fokussier
ten Ionenstrahls durch linienweise Zerstörung der Aus
gangsstruktur diese durch das bei der Zerstörung erzeug
te isolierende Material bereichsweise aufteilt bzw. die
Ausgangsstruktur behandelt, um laterale Potential
barrieren in der 2D-Ladungsträgerschicht aufzubauen und
dadurch diese bereichsweise aufteilt, wobei zwischen
wenigstens einem geschlossenen Bereich und einer diesem
gegenüberliegenden Linie ein Kanal entsteht, dessen
Breite in der Größenordnung der Dicke der 2D-Ladungs
trägerschicht, d.h. der Elektronenwellenlänge liegt,
wobei der geschlossene Bereich sowie die auf den beiden
Seiten der Linie gebildeten Bereiche kontaktiert sind.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
zur Erzeugung eines FET mit einer Source, einem Drain
und einem Gate ein das Gate bildender rechteckiger
Eckbereich einer Ausgangsstruktur durch eine erste
linienweise Zerstörung der Struktur ausgebildet wird,
dessen dem mittleren Bereich der Ausgangsstruktur
zugewandte Ecke der genannten Linie gegenüberliegend
angeordnet wird, wobei die Source und der Drain auf
entgegengesetzten Seiten der Linie vorliegen.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
das der Ecke gegenüberliegende Ende der Linie mit der
Ecke den Kanal begrenzt.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß
die genannte Linie einen einer Seite des rechteckigen
Eckbereiches gegenüberliegenden abgewinkelten Abschnitt
aufweist, der mit dieser Seite den Kanal seitlich
begrenzt.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß
die Linie an einem Ende, vorzugsweise am Ende des
abgewinkelten Abschnitts sich nicht zu einer Seitenkante
der Struktur erstreckt, sondern vorher endet.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß
die genannte Linie an ihren beiden Enden sich bis zu der
seitlichen Begrenzung der Ausgangsstruktur erstreckt und
ein zweites Gate bildet und daß eine leitende externe
Verbindung zwischen dem von der Linie und der seitlichen
Begrenzung eingeschlossenen Bereich und dem erstgenann
ten geschlossenen Eckbereich hergestellt wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, da
durch gekennzeichnet, daß durch entsprechende linienwei
se Zerstörung der Leitfähigkeit der Ausgangsstruktur
bzw. durch die Ausbildung von linienförmigen lateralen
Potentialbarrieren in der 2D-Ladungsträgerschicht die
Ausgangsstruktur in eine integrierte oder hochinte
grierte Schaltung umgewandelt wird, wobei zusätzlich zu
der Erzeugung von aktiven Halbleiterstrukturen auch
passive Schaltungselemente bspw. in Form von Widerstän
den und Induktivitäten durch entsprechende Linienführung
erzeugt werden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
die Halbleiterstruktur wenigstens zwei parallel zu der
Oberfläche liegende und voneinander in Richtung senk
recht zu der Oberfläche einen Abstand aufweisende 2D-La
dungsträgerschichten hat und daß die linienweise Zer
störung so vorgenommen wird, daß elektrische Verbindun
gen zwischen den 2D-Ladungsträgerschichten entstehen.
9. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß man als Ausgangsstruktur
III-V Verbindungshalbleiter wählt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß
man als Verbindungshalbleiter AlxGa1-xAs nimmt, wobei
die 2D-Ladungsträgerschicht ein 2D-Elektronengas ist.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß
das 2D-Elektronengas sich im Grenzbereich zwischen einer
undotierten Al0,3Ga0,7As-Schicht mit einer Dicke kleiner
als 500 Å, vorzugsweise etwa 200 Å und einer undotierten
dickeren Schicht aus GaAs befindet, wobei die Elektronen
aus einer auf der der GaAs-Schicht abgewandten Seite der
Al0,3Ga0,7As-Schicht angeordneten dotierten Schicht
stammen, beispielsweise einer Schicht aus Al0,3Ga0,7As
von etwa 500 Å Dicke, die mit Si-Atomen in einer
Konzentration von etwa 1018cm-3 n-dotiert ist.
12. Verfahren nach einem der vorhergehenden Ansprüche, da
durch gekennzeichnet, daß die Oberfläche der Ausgangs
struktur in Miller′schen Indizes eine (100) -Fläche ist.
13. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß die linienweise Zerstörung
mittels eines fokussierten computergesteuerten Ionen
strahls erzeugt wird.
14. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß die lateralen Potential
barrieren in der 2D-Ladungsträgerschicht durch
Ionenimplantation erzeugt werden, beispielsweise um eine
P-Dotierung einer Ausgangsstruktur zu erreichen, bei der
die Ladungsträger der 2D-Ladungsträgerschicht Elektronen
sind.
15. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß die linienweise Zerstörung
der Leitfähigkeit der Ausgangsstruktur bzw. die Erzeu
gung der lateralen Potentialbarrieren in der 2D-Ladungs
trägerschicht durch Beschuß der Ausgangsstruktur mit
Ionen durch eine Maske hindurch erfolgt, wobei diese
Maske entweder auf der Oberfläche der Ausgangsstruktur
durch das an sich bekannte photolithographische
Verfahren erzeugt und nach der Ionenimplantation wieder
entfernt wird oder in Form einer von der Ausgangsstruk
tur getrennten Maske auf die Oberfläche der Ausgangs
struktur gelegt wird, wobei in beiden Fällen die Maske
vorzugsweise eine metallische Maske ist.
16. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß nach dem Erzeugen der
Bereiche mit linienweise zerstörter Leitfähigkeit die
Ausgangsstruktur einer Wärmebehandlung ausgesetzt wird,
die zu einer teilweisen Ausheilung der Zerstörung und zu
einer schärferen Definition der isolierenden Linien
führt.
17. Feldeffekttransistor, mit Source-, Drain- und Gate-Elek
troden, insbesondere nach einem der vorhergehenden
Verfahrensansprüche hergestellt, bestehend aus einer
Halbleiterstruktur mit einer parallel zu ihrer Oberflä
che verlaufenden 2D-Ladungsträgerschicht, dadurch gekenn
zeichnet, daß die Struktur in Source-, Drain- und
Gate-Elektrodenbereiche sowie in einen dem Gate-Elektro
denbereich benachbart liegenden leitfähigen Kanal durch
linienweise zerstörte, isolierende Bereiche der Ausgangs
struktur bzw. durch laterale Potentialbarrieren in der
2D-Ladungsträgerschicht unterteilt ist, und daß die
Kontaktierung der einzelnen Source-, Drain- und Gate-
Bereiche durch jeweilige Kontakte zu der 2D-Ladungs
trägerschicht in diesen Bereichen erfolgt.
18. Feldeffekttransistor nach Anspruch 17, dadurch gekenn
zeichnet, daß der dem Gate-Elektrodenbereich benachbart
liegende Kanal eine Breite aufweist, die in der Größen
ordnung der Dicke der 2D-Ladungsträgerschicht, d.h. der
Elektronenwellenlänge liegt.
19. Feldeffekttransistor nach einem der Ansprüche 17 oder
18, dadurch gekennzeichnet, daß der Kanal eine maximale
Breite von etwa 5 µm aufweist.
20. Feldeffekttransistor nach einem der vorhergehenden An
sprüche 17, 18 oder 19, dadurch gekennzeichnet, daß der
Kanal zwischen einer Seite oder Ecke des Gate-Elektroden
bereiches und einer diesem gegenüberliegenden Linie ge
bildet ist, wobei sowohl die Seite bzw. Ecke des Gate-
Elektrodenbereiches als auch die genannte Linie isolie
rende Bereiche sind, die durch die linienweise Zerstö
rung der Struktur ausgebildet sind.
21. Feldeffekttransistor nach Anspruch 20, dadurch gekenn
zeichnet, daß der Kanal durch die seitliche Begrenzung
des Gate-Elektrodenbereiches und das Ende der genannten
Linie gebildet ist.
22. Feldeffekttransistor nach einem der vorhergehenden An
sprüche 17 bis 20, dadurch gekennzeichnet, daß der Kanal
zwischen der seitlichen Begrenzung des dem Gate-Elektro
denbereich und einem diesem gegenüberliegenden abgewin
kelten Abschnitt der Linie gebildet ist.
23. Feldeffekttransistor nach Anspruch 22, dadurch gekenn
zeichnet, daß die Linie an einem Ende, vorzugsweise am
Ende des abgewinkelten Abschnitts sich nicht zu einer
Seitenkante der Struktur erstreckt, sondern vorher
endet.
24. Feldeffekttransistor nach einem der vorhergehenden An
sprüche 17 bis 19, dadurch gekennzeichnet, daß der Kanal
zwischen zwei getrennten, durch isolierendes Material
eingeschlossenen Gate-Elektrodenbereichen gebildet ist,
und daß eine leitende externe Verbindung zwischen diesen
beiden Gate-Elektroden vorsehbar bzw. vorgesehen ist.
25. Feldeffekttransistor nach einem der vorhergehenden An
sprüche, dadurch gekennzeichnet, daß der Gate-Elektro
denbereich durch eine Linie aus isolierendem Material
abgegrenzt ist, das sich an seinen beiden Enden bis zu
der seitlichen Begrenzung des Halbleiters erstreckt, und
daß die Source- und Drain-Elektrodenbereiche auf entge
gengesetzten Seiten einer Linie aus isolierendem Mate
rial gebildet sind, wobei sich diese Linie an ihrem
einen Ende ebenfalls bis zu der seitlichen Begrenzung
des Halbleiters erstreckt.
26. Feldeffekttransistor nach Anspruch 17, dadurch gekenn
zeichnet, daß zwei Gateelektrodenbereiche vorgesehen
sind, wovon der eine an den Sourcebereich angeschlossen
sein kann, wobei die beiden Gateelektrodenbereiche durch
jeweilige laterale Potentialbarrieren in der 2D-Ladungs
trägerschicht abgegrenzt sind, wovon jede sich um
wenigstens eine Ecke erstreckt und der die Source und
den Drain verbindende Kanal zwischen einander gegen
überliegenden Ecken der jeweiligen Potentialbarrieren
gebildet ist.
27. Feldeffekttransistor nach Anspruch 17, dadurch
gekennzeichnet, daß zwei Gateelektrodenbereiche
vorgesehen sind, deren benachbarte, den sich zwischen
der Source und dem Drain erstreckenden Kanal bildende
einander gegenüberliegende Seiten in Richtung des
Spannungsgradienten voneinander divergieren.
28. Feldeffekttransistor nach einem der vorhergehenden
Ansprüche 17 bis 27, dadurch gekennzeichnet, daß er aus
einem III-V-Verbindungshalbleiter besteht.
29. Feldeffekttransistor nach Anspruch 28, dadurch gekenn
zeichnet, daß der Verbindungshalbleiter AlxGa1-xAs ist,
wobei die 2D-Ladungsträgerschicht ein 2D-Elektronengas
ist.
30. Feldeffekttransistor nach Anspruch 29, dadurch gekenn
zeichnet, daß das 2D-Elektronengas sich im Grenzbereich
zwischen einer undotierten Al0,3Ga0,7As-Schicht mit
einer Dicke kleiner als 500 Å, vorzugsweise etwa 200 Å
und einer undotierten dickeren Schicht aus GaAs
befindet, wobei die Elektronen aus einer auf der der
GaAs-Schicht abgewandten Seite der Al0,3Ga0,7As-Schicht
angeordneten dotierten Schicht stammen, beispielsweise
einer Schicht aus Al0,3Ga0,7As von etwa 500 Å Dicke, die
mit Si-Atomen in einer Konzentration von etwa 1018cm-3
n-dotiert ist.
31. Feldeffekttransistor nach einem der vorhergehenden
Ansprüche 17 bis 30, dadurch gekennzeichnet, daß die
Oberfläche der Halbleiterstruktur in Miller′schen
Indizes eine (100)-Fläche ist.
32. Verfahren zur Herstellung einer integrierten bzw.
hochintegrierten Schaltung, dadurch gekennzeichnet, daß
man eine Ausgangsstruktur auf Halbleiterbasis nimmt,
welche parallel zur Oberfläche wenigstens eine
2D-Ladungsträgerschicht aufweist, daß man laterale
Potentialbarrieren in dieser 2D-Ladungsträgerschicht
aufbaut, um aktive und passive Bauelemente mit
Elektroden- und Kanalbereichen durch jeweilige
Abschnitte der 2D-Ladungsträgerschicht zu bestimmen,
wobei aneinander angeschlossene Elektrodenbereiche
benachbarter Bauelemente über die sich dazwischen
befindliche 2D-Ladungsträgerschicht miteinander in
leitfähiger Verbindung stehen und die Leitfähigkeit der
Kanalbereiche der aktiven Bauelemente durch die
Anbringung von geeigneten Steuerspannungen an die
benachbarten Gatebereiche veränderbar ist, wobei die
Breite dieser Kanalbereiche in der Größenordnung der
Dicke der 2D-Ladungsträgerschicht liegt, und daß man für
die externen Anschlüsse an der Schaltung in ausgewählten
Elektrodenbereichen einen Kontakt zu dem jeweiligen
Abschnitt der 2D-Ladungsträgerschicht herstellt.
33. Verfahren nach Anspruch 32, dadurch gekennzeichnet, daß
die aktiven Bauelemente Feldeffekttransistoren und/oder
logische Gatter sind, während die passiven Bauelemente
Widerstände und/oder Induktivitäten einschließen.
34. Verfahren nach einem der Ansprüche 32 oder 33, dadurch
gekennzeichnet, daß die FET′s nach einem der vorherigen
Ansprüche 17 bis 31 ausgebildet sind.
35. Verfahren nach einem der Ansprüche 32 bis 34, dadurch
gekennzeichnet, daß die Widerstände durch längliche
Kanalbereiche der 2D-Ladungsträgerschicht gebildet sind.
36. Verfahren nach einem der Ansprüche 32 bis 35, dadurch
gekennzeichnet, daß die Induktivitäten durch mäanderför
mig geführte Kanalbereiche der 2D-Ladungsträgerschicht
gebildet sind.
37. Verfahren nach einem der vorhergehenden Ansprüche 32-36,
dadurch gekennzeichnet, daß die Erzeugung der lateralen
Potentialbarrieren in der 2D-Ladungsträgerschicht durch
Beschuß der Ausgangsstruktur mit Ionen durch eine Maske
hindurch erfolgt, wobei diese Maske entweder auf der
Oberfläche der Ausgangsstruktur durch das an sich
bekannte photolithographische Verfahren erzeugt und nach
der Ionenimplantation wieder entfernt wird oder in Form
einer von der Ausgangsstruktur getrennten Maske auf die
Oberfläche der Ausgangsstruktur gelegt wird, wobei in
beiden Fällen die Maske vorzugsweise eine metallische
Maske ist.
38. Verfahren nach einem der vorhergehenden Ansprüche 32 bis
36, dadurch gekennzeichnet, daß daß die lateralen
Potentialbarrieren in der 2D-Ladungsträgerschicht durch
Ionenimplantation erzeugt werden, beispielsweise um eine
P-Dotierung einer Ausgangsstruktur zu erreichen, bei der
die Ladungsträger der 2D-Ladungsträgerschicht Elektronen
sind.
39. Verfahren nach einem der Ansprüche 32 bis 36, dadurch
gekennzeichnet, daß die lateralen Potentialbarrieren
durch linienweise Zerstörung der Leitfähigkeit der
Ausgangsstruktur mittels eines scharf fokussierten
Ionenstrahls erzeugt werden.
40. Verfahren nach einem der vorhergehenden Ansprüche 38
oder 39, dadurch gekennzeichnet, daß nach dem Erzeugen
der Bereiche mit linienweise zerstörter Leitfähigkeit
die Ausgangsstruktur einer Wärmebehandlung ausgesetzt
wird, die zu einer teilweisen Ausheilung der Zerstörung
und zu einer schärferen Definition der isolierenden
Linien führt.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4013662A DE4013662A1 (de) | 1989-04-27 | 1990-04-27 | Verfahren zur erzeugung von aktiven halbleiterstrukturen mittels ausgangsstrukturen mit einer oberflaechenparallelen 2d-ladungstraegerschicht |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3914007 | 1989-04-27 | ||
DE3942125 | 1989-12-20 | ||
DE3942693 | 1989-12-22 | ||
DE4013662A DE4013662A1 (de) | 1989-04-27 | 1990-04-27 | Verfahren zur erzeugung von aktiven halbleiterstrukturen mittels ausgangsstrukturen mit einer oberflaechenparallelen 2d-ladungstraegerschicht |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4013662A1 true DE4013662A1 (de) | 1990-12-20 |
Family
ID=27434583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4013662A Withdrawn DE4013662A1 (de) | 1989-04-27 | 1990-04-27 | Verfahren zur erzeugung von aktiven halbleiterstrukturen mittels ausgangsstrukturen mit einer oberflaechenparallelen 2d-ladungstraegerschicht |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4013662A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021028612A (ja) * | 2019-08-09 | 2021-02-25 | 株式会社Screenホールディングス | 半導体デバイス測定方法、半導体デバイス測定装置、およびプログラム |
-
1990
- 1990-04-27 DE DE4013662A patent/DE4013662A1/de not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021028612A (ja) * | 2019-08-09 | 2021-02-25 | 株式会社Screenホールディングス | 半導体デバイス測定方法、半導体デバイス測定装置、およびプログラム |
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8139 | Disposal/non-payment of the annual fee |