DE3930536A1 - Verfahren zur herstellung eines silizium-bipolartransistors - Google Patents

Verfahren zur herstellung eines silizium-bipolartransistors

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Silizium-Bipolartransistors, bei dem der Emitter aus einem Material besteht, das einen höheren Band­ abstand als das Material der Basis besitzt.
Bei Bipolartransistoren kann durch die Verwendung von Emittermaterial höheren Bandabstands (Breitbandmate­ rial) als dasjenigem der Basis, eine extrem hohe Basisdotierung ohne Verlust des guten Emitterwirkungs­ grades erreicht werden, woraus gute HF- und Schalt­ eigenschaften dieser Heterojunction-Bipolartransisto­ ren resultieren.
Bei Verwendung von III-V-Verbindungshalbleitermateria­ lien ist es relativ einfach möglich, das wide-gap- Emitterkonzept zu realisieren.
In der Silizium-Technologie, d.h. bei der Herstellung von Bauelementen auf Silizium-Substratmaterial, exi­ stiert lediglich Gallium-Phosphid als näherungsweise gitterangepaßt aufwachsbares Breitbandmaterial; die Gitterfehlanpassung ist jedoch bei üblichen Verfahrens­ techniken zu groß, um mit ihnen gute Heterojunction- Emitterstrukturen herstellen zu können.
Um diesem Mangel abzuhelfen, ist es bekannt, die Emitter aus polykristallinem Silizium oder amorphem Silizium herzustellen. Die Verwendung von nicht-ein­ kristallinem Emittermaterial besitzt den Nachteil, daß wesentlich höhere Sperrströme (Faktor 1000) sowie höhere Bahnwiderstände (Faktor 10) als bei einkristal­ linem Material auftreten.
Vorteilhaft ist daher die Verwendung eines einkristal­ linen Emittermaterials mit echt schmalbandigerem Basis­ material.
Der Erfindung liegt die Aufgabe zugrunde, einen Bipo­ lartransistor anzugeben, der die letztgenannten Eigen­ schaften besitzt, und bei dem ein Herstellungsverfahren eingesetzt wird, das als Produktionstechnologie ge­ eignet ist. Bekannte Anordnungen der beschriebenen Art werden bisher nur labormäßig unter Einsatz der aufwen­ digen Molekularstrahl-Epitaxie hergestellt.
Obige Aufgabe wird bei einem Verfahren gemäß dem Ober­ begriff des Anspruchs 1 erfindungsgemäß dadurch gelöst, daß das Basismaterial mittels Niederdruck-Gasphasenepi­ taxie hergestellt wird und aus einer Silizium-Germanium- Verbindung der Zusammensetzung SixGe1-x und das Emitter­ material aus einkristallinem Silizium besteht.
Bei Einsatz des Niederdruckgasphasen-Epitaxieverfahrens (LPVPE-Verfahren) ist ein selektives Wachstum der Sili­ zium-Germanium-Basisschicht auf dem einkristallinen Silizium-Substrat möglich.
Als Maskierungsschicht zur räumlichen Begrenzung bei der Strukturierung der Halbleiterschichten kann Sili­ ziumdioxid, das beispielsweise pyrolytisch aufgebracht wird oder Siliziumnitrid, das beispielsweise in einer Stickstoffatmosphäre reaktiv erzeugt wird, Verwendung finden.
Alternativ kann dazu thermisch erzeugtes Siliziumdi­ oxid verwendet werden; dies hat gegenüber den vorge­ nannten "indirekten" Maskierungsschichten den Vorteil, daß es als Eigenoxid des Grundmaterials gut haftet und nur wenig durch mechanische Spannungen beeinflußt wird.
Nach Aufbringen der Maskierungsschicht und deren Struk­ turierung wird die Emitterschicht aus Silizium (bei Transistoren mit Substrat-Kollektor bzw. Buried-Kollek­ tor-Layer) im selben LPVPE-System aufgewachsen.
Die Erfindung soll noch anhand eines Ausführungsbei­ spieles beschrieben werden.
In der Figur ist ein NpN-Silizium-Bipolartransistor dargestellt, wobei die Schichten 1, 2 bzw. 3 Kollektor, Basis resp. Emitter charakterisieren.
Das einkristalline Silizium-Substrat 1, das beispiels­ weise eine Dotierungskonzentration von 3×1017cm-3 besitzt sowie eine Dicke von 300µm aufweist, fungiert als Substrat-Kollektorschicht. Auf diese Schicht 1 wird eine Basisschicht 2 aus SixGe1-x abgeschieden, wobei die räumliche Strukturierung der Schicht 2 beispielsweise mittels einer SiO2-Maskierungsschicht 4 erfolgt.
Die Basisschicht 2 besitzt vorzugsweise eine Zusammen­ setzung von 90% Si bzw. 10% Ge, bei einer Schicht­ dicke von 5µm und einer Dotierungskonzentration von 1018cm-3.
Auf die Basisschicht 2 wird eine Emitterschicht 3 ab­ geschieden, die aus einkristallinem Silizium besteht und bei einer Schichtdicke von beispielsweise 20µm eine Dotierung von 1017cm-3 aufweist. Die Strukturie­ rung der Emitterschicht 3 erfolgt mittels der SiO2-Maskierungsschicht 5.
Die einkristalline Silizium-Emitterschicht 3 besitzt einen Bandabstand von 1,1 eV, während die Basisschicht 2 bei der Komposition Si0,9Ge0,1 einen Bandabstand von ca. 1,0 eV aufweist, so daß gemäß der Erfindung ein wide-gap-Emitter-Bipolartransistor mit einkristallinem Emittermaterial vorliegt, dessen Schichtfolgen mittels LPVPE gewachsen wurden.
Derartige Transistoren lassen sich beispielsweise für HF-Verstärker oder als schnelle Schalter einsetzen.

Claims (7)

1. Verfahren zur Herstellung eines Silizium-Bipolar­ transistors, bei dem der Emitter (3) aus einem Mate­ rial besteht, das einen höheren Bandabstand als das Material der Basis (2) besitzt, dadurch gekennzeich­ net, daß das Basismaterial mittels Niederdruck-Gas­ phasenepitaxie hergestellt wird und aus einer Sili­ zium-Germanium-Verbindung der Zusammensetzung SixGe1-x und das Emittermaterial aus einkristallinem Silizium besteht.
2. Silizium-Bipolartransistor nach Anspruch 1, dadurch gekennzeichnet, daß bei der Silizium-Germanium-Ver­ bindung der Wert von x 0,1 beträgt bzw. im Bereich von 0,05 bis 0,2 liegt.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach dem Aufwachsen der Basisschicht (2) die darüberliegende Emitterschicht (3) aus Silizium mittels des Niederdruckgasphasen-Epitaxieverfahrens aufgebracht wird.
4. Verfahren nach Anspruch 1 oder 3, dadurch gekenn­ zeichnet, daß ein selektives Wachstum der Basisschicht (2) und Emitterschicht (3) nur in bestimmten Bereichen erfolgt.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das selektive Wachstum mit Hilfe einer strukturier­ ten Maskierungsschicht (4, 5) aus pyrolytisch aufge­ brachtem Siliziumdioxid erreicht wird.
6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das selektive Wachstum mit Hilfe einer Schicht (4, 5) aus thermisch gewachsenem Siliziumdioxid erreicht wird.
7. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß das selektive Wachstum mit Hilfe einer strukturier­ ten Maskierungsschicht (4, 5) aus Siliziumnitrid er­ reicht wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5240876A (en) * 1991-02-22 1993-08-31 Harris Corporation Method of fabricating SOI wafer with SiGe as an etchback film in a BESOI process

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771326A (en) * 1986-07-09 1988-09-13 Texas Instruments Incorporated Composition double heterojunction transistor
WO1988008206A1 (en) * 1987-04-14 1988-10-20 British Telecommunications Public Limited Company Heterojunction bipolar transistor
DE3830102A1 (de) * 1987-09-16 1989-03-30 Licentia Gmbh Si/sige-halbleiterkoerper

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771326A (en) * 1986-07-09 1988-09-13 Texas Instruments Incorporated Composition double heterojunction transistor
WO1988008206A1 (en) * 1987-04-14 1988-10-20 British Telecommunications Public Limited Company Heterojunction bipolar transistor
DE3830102A1 (de) * 1987-09-16 1989-03-30 Licentia Gmbh Si/sige-halbleiterkoerper

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
It`s Sandwich time at IEDM as Heterojunctions Sparkle. In: Electronics, Nov. 1988, S. 47-52 *
US-Z: COLE, Bernard, C. *
US-Z: KING, C.A. et al: Si/Si¶1¶-¶x¶·Ge¶x¶ Heterojunction Bipolar Transistors Produced by Limited Reaction Processing. In: IEEE Electron Device Letters, 1989, Vol. 10, Nr. 2, S. 52-54 *
US-Z: MORIZUKA, Kouhei et al: AlGaAs/GaAs HBT's Fabricated by a Self-Alignment Technology Using Polyimide for Electrode Separation. In: IEEE Electron Device Letters, 1988, Vol. 9, Nr. 11, S. 598-600 *
US-Z: TATSUMI, Torn et al: Si/Ge¶0.3¶·Si·¶0.7¶·/Siheterojunction bipolar transistor made with Si molecular beam epitasy. In: Applied Physic Letters, 1988, Vol. 52, Nr. 11, S. 895-897 *
ZIMMER, Günther: Technologie und Verfahren für VLSI. In: Elektronik, 1982, Nr. 8, S. 99-102, S. 99 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5240876A (en) * 1991-02-22 1993-08-31 Harris Corporation Method of fabricating SOI wafer with SiGe as an etchback film in a BESOI process

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