DE3921017A1 - DEVICE FOR PLAYING DIGITAL MULTI-CHANNEL SIGNALS - Google Patents

Abstract

Digital information such as video signals is reproduced from a recording medium, e.g. a magnetic tape, having a plurality of parallel tracks as n-channel (n>2) digital signals. The n-channel digital signals are reproduced by n-reproducing heads H1-H8. The digital information contained in the reproduced signals is stored in a storage means 52. Discriminating data is obtained for determining which of the n-channel digital signals is reproduced by each reproducing heads. The timing of an access means, accessing the storage means for processing of the digital signals stored in the storage means relative to the reproducing timing of the digital information reproduced by the n-reproducing heads, is controlled in accordance with the discriminating data. Discriminating the reproduced digital signals in this way allows any of the n-reproducing heads to read any of the n channels. <IMAGE>

Description

Die Erfindung bezieht sich auf eine Wiedergabeeinrichtung für digitale Signale und insbesondere auf eine Einrichtung zur Wiedergabe digitaler Signale von einem Aufzeichnungs­ träger, auf dem auf einer Vielzahl paralleler Spuren digitale Signale für n Kanäle aufgezeichnet sind, wobei n eine ganze Zahl ist, die gleich oder größer als 2 ist.The invention relates to a reproducing device for digital signals and in particular to a device for reproducing digital signals from a recording medium on which digital signals for n channels are recorded on a plurality of parallel tracks, where n is an integer equal to or greater than than 2.

Ein Beispiel für eine Mehrspur-Wiedergabeeinrichtung für digitale Signale ist ein Digital-Videobandgerät. In der folgenden Beschreibung wird das Digital-Videobandgerät erläutert.An example of a multi-track playback device for digital signals is a digital video tape recorder. In the The following description will be the digital video tape device explained.

Allgemein haben Videosignale eine große Bandbreite. Daher ist die Datenmenge je Zeiteinheit für die digitalen Video­ signale groß, in die die Videosignale digitalisiert sind, und es ist schwierig, eine serielle Magnetaufzeichnung und Wiedergabe der digitalen Videosignale auszuführen. Generally, video signals have a wide bandwidth. Therefore is the amount of data per unit of time for digital video large signals into which the video signals are digitized, and it's difficult to make a serial magnetic record and perform playback of the digital video signals.  

Infolgedessen wurden diese digitalen Videosignale auf mehrere Kanäle verteilt, um die Datenmenge bzw. den Datentakt je Kanal zu verringern. Daher wird in einem Digital-Videoband­ gerät üblicherweise mehrkanalig aufgezeichnet und wiederge­ geben.As a result, these digital video signals have been applied to several Channels distributed to the amount of data or the data clock depending Channel decrease. Therefore, in a digital video tape usually recorded and reproduced in multiple channels give.

Wenn die ganze digitale Signalverarbeitung in einem Digital- Videobandgerät in zeitlicher Aufeinanderfolge ausgeführt wird, geht ein Teil eines Bilds infolge der Entstehung von Fehlerbündeln vollständig verloren, die durch eine Beschädigung eines Bands, ein Zusetzen eines Magnetkopfs und dergleichen verursacht sind. Daher wird eine Korrektur durch Interpolation oder dergleichen schwierig, was zu nachteiligen Ergebnissen führt. Da ferner der Großteil einer Datenmatrix bzw. eines Fehlerkorrekturblocks fehler­ haft ist, der bzw. dem ein Fehlerkorrekturcode (ECC) hinzu­ gefügt ist, ergibt der ganze Fehlerkorrekturblock selbst bei dem Hinzufügen eines Codes mit hoher Fehlerkorrektur­ fähigkeit falsche Daten, so daß der Code sehr wenig wirkungs­ voll ist.If all of the digital signal processing in one digital Video tape recorder executed in chronological order part of a picture goes as a result of the creation completely lost from bundles of errors caused by a Damage to a tape, clogging of a magnetic head and the like are caused. Hence a correction difficult by interpolation or the like, resulting in leads to adverse results. Since also the majority a data matrix or an error correction block an error correction code (ECC) is added the whole error correction block itself results when adding a code with high error correction Incorrect data capability, making the code very ineffective is full.

Im allgemeinen erfolgt daher in einem Digital-Videobandgerät die Aufzeichnung und Wiedergabe unter Aufteilung eines Fehler­ korrekturblocks in mehrere Abschnitte, die hinsichtlich der Zeitfolge verteilt sind. Dabei ist es auch denkbar, die Reihenfolge von Daten eines jeden Bildelements auf einer Bildfläche hinsichtlich der zeitlichen Aufeinander­ folge zu ändern, wodurch eine hervorragende Interpolation auch dann vorgenommen werden kann, wenn eine Fehlerkorrektur umöglich ist. In einem solchen Digital-Videobandgerät werden die Verarbeitungen wie das Codieren und Decodieren eines Fehlerkorrekturcodes, die Anordnung und Umsetzung der Daten und dergleichen unter Ansetzen der Videosignale für einen vorbestimmten Zeitabschnitt als eine Einheit ausgeführt. In einem Digital-Videobandgerät, in dem mehrkanalig aufge­ zeichnet und wiedergegeben wird, werden diese Verarbeitungen derart ausgeführt, daß eine Einheit durch Videosignale gebildet ist, die auf Spuren in einer Anzahl aufgezeichnet sind, die ein ganzzahliges Vielfaches einer Anzahl n der Kanäle ist. Hierdurch wird eine nicht eindeutige Signalver­ arbeitung während der Wiedergabe verhindert. In einem Digi­ tal-Videobandgerät wird üblicherweise die Umlauffrequenz von umlaufenden Köpfen auf ein ganzzahliges Verhältnis in bezug auf die Bildfrequenz der Videosignale eingestellt. Dies ist insofern vorteilhaft, als die Gestaltung von Servo­ systemschaltungen, von Aufbereitungsschaltungen für die Videosignale und dergleichen vereinfacht ist.In general, therefore, in a digital video tape recorder, recording and playback are carried out by dividing an error correction block into several sections which are distributed with regard to the time sequence. It is also conceivable to change the sequence of data of each picture element on a picture area with regard to the chronological sequence, as a result of which an excellent interpolation can also be carried out if an error correction is possible. In such a digital video tape recorder, the processing such as coding and decoding an error correction code, arranging and converting the data, and the like are performed as a unit by applying the video signals for a predetermined period of time. In a digital video tape recorder in which multi-channel recording and playback is performed, these processings are carried out so that a unit is constituted by video signals recorded on tracks in a number which is an integer multiple of a number n of channels. This prevents ambiguous signal processing during playback. In a Digi tal video tape device, the rotation frequency of rotating heads is usually set to an integer ratio with respect to the frame rate of the video signals. This is advantageous in that the design of servo system circuits, conditioning circuits for the video signals and the like is simplified.

Demgemäß werden in einem Mehrkanal-Digital-Videobandgerät im allgemeinen die Videosignale für ein Vollbild auf (n, x, j) Spuren aufgezeichnet, wobei n die Anzahl der Kanäle ist und j eine ganze Zahl und mindestens "1" ist, und die vorstehend beschriebenen Verarbeitungen vollständig unter Formung der auf (n, x, i) Spuren aufgezeichneten Videosignale zu einer Einheit ausgeführt, wobei i eine ganze Zahl und mindestens "1" ist.Accordingly, in a multi-channel digital video tape recorder, the video signals for one frame are generally recorded on (n , x, j) tracks, where n is the number of channels and j is an integer and at least "1", and those described above All processing is performed to form the video signals recorded on (n, x, i) tracks into one unit, where i is an integer and at least "1".

Fig. 1 zeigt eine Kopfanordnung eines mehrspurigen Digital- Videobandgeräts. Nach Fig. 1 sind acht umlaufende Köpfe H 1 bis H 8 an einer Drehtrommel 1 angeordnet. Die Köpfe H 1 bis H 4 und H 5 bis H 8 sind jeweils direkt nebeneinander angeordnet. Die Köpfe H 1 bis H 4 sind ferner so angeordnet, daß sie ein Magnetband gleichzeitig überstreichen. Gleicher­ maßen sind die Köpfe H 5 bis H 8 so angeordnet, daß sie das Magnetband gleichzeitig überstreichen. Die Köpfe H 5 bis H 8 werden mit einer Phasendifferenz von 180° in bezug auf die Köpfe H 1 bis H 4 in Umlauf versetzt. Damit überstreichen die Köpfe H 1 bis H 4 und die Köpfe H 5 bis H 8 für eine Vier- Kanal-Aufzeichnung abwechselnd ein Magnetband, das über einen Winkelbereich von mindestens 180° um die Trommel 1 gelegt ist. Fig. 1 shows a head arrangement of a multi-track digital video tape device. According to Fig. 1, eight rotary heads H 1 to H 8 are arranged on a rotary drum 1. The heads H 1 to H 4 and H 5 to H 8 are each arranged directly next to one another. The heads H 1 to H 4 are further arranged so that they sweep a magnetic tape at the same time. Similarly, the heads H 5 to H 8 are arranged so that they sweep over the magnetic tape at the same time. The heads H 5 to H 8 are rotated with a phase difference of 180 ° with respect to the heads H 1 to H 4 . The heads H 1 to H 4 and the heads H 5 to H 8 thus alternately sweep a magnetic tape for four-channel recording, which is laid around the drum 1 over an angular range of at least 180 °.

Fig. 2 zeigt ein mittels der in Fig. 1 gezeigten Köpfe auf einem Magnetband T aufgezeichnetes Spurmuster. Mit Tr 1 bis Tr 8 bezeichnete Spuren sind jeweils die mittels der Köpfe H 1 bis H 8 aufgezeichneten Spuren. Durch das schräge Aufwärtsbewegen der Köpfe H 1 bis H 4 von den in Fig. 2 mit den Bezugszeichen H 1 bis H 4 dargestellten Stellen weg wird die Vier-Kanal-Aufzeichnung ausgeführt, wobei die Spuren Tr 1 bis Tr 4 gebildet werden. Die Vier-Kanal-Wiedergabe erfolgt gleichfalls durch Überstreichen der Spuren Tr 1 bis Tr 4. Die Köpfe H 1, H 3, H 5 und H 7 haben den gleichen Azimutwinkel und die H 2, H 4, H 6 und H 8 haben ebenfalls den gleichen Azimutwinkel, der aber von demjenigen der Köpfe H 1, H 3, H 5 und H 7 verschieden ist. Dadurch wird eine sog. Azimutaufzeichnung ausgeführt. FIG. 2 shows a track pattern recorded on a magnetic tape T by means of the heads shown in FIG. 1. Tracks labeled Tr 1 to Tr 8 are the tracks recorded by heads H 1 to H 8 , respectively. The four-channel recording is carried out by moving the heads H 1 to H 4 obliquely upwards from the positions shown in FIG. 2 by the reference symbols H 1 to H 4 , the tracks Tr 1 to Tr 4 being formed. The four-channel playback is also carried out by sweeping over the tracks Tr 1 to Tr 4 . The heads H 1 , H 3 , H 5 and H 7 have the same azimuth angle and the H 2 , H 4 , H 6 and H 8 also have the same azimuth angle, but different from that of the heads H 1 , H 3 , H 5 and H 7 is different. As a result, a so-called azimuth recording is carried out.

In dem Digital-Videobandgerät gemäß diesem Beispiel beträgt die Drehzahl der Trommel 1 1800 Umdrehungen je Minute und die Videosignale für ein Vollbild werden auf acht Spuren aufgezeichnet. Die vorstehend beschriebene Signalverarbeitung wird für die acht Spuren durchgeführt, nämlich an den Videosignalen für ein Vollbild. Da die Bildfrequenz dadurch mit der Umlauffrequenz der Trommel 1 übereinstimmt und die Signalverarbeitung in Vollbildeinheiten durchgeführt wird, ist es möglich, die Zeitsteuerung jeder Einheit gemein­ sam auszuführen, wodurch sich ein Digital-Videobandgerät mit einfachem Schaltungsaufbau ergibt.In the digital video tape recorder according to this example, the rotation speed of the drum is 1 1800 revolutions per minute and the video signals for one frame are recorded on eight tracks. The signal processing described above is carried out for the eight tracks, namely on the video signals for one frame. Since the frame frequency thereby coincides with the revolution frequency of the drum 1 and the signal processing is carried out in frame units, it is possible to carry out the timing of each unit together, resulting in a digital video tape device having a simple circuit structure.

In dem vorangehend dargestellten Digital-Videobandgerät werden bei der Signalverarbeitung während der Wiedergabe die Wiedergabesignale aus den Köpfen H 1 bis H 4 und die darauffolgenden Wiedergabesignale aus den Köpfen H 5 bis H 8 zu einer Einheit geformt. Infolgedessen müssen bei der Wiedergabe die Köpfe H 1 bis H 8 zwangsläufig jeweils die Spuren Tr 1 bis Tr 8 überstreichen. Obgleich es möglich ist, die Signale beispielsweise auch dann wiederzugeben, wenn dir Köpfe H 1 bis H 4 mit jeweils gleichem Azimutwinkel die Spuren Tr 3 bis Tr 6 (gemäß der Darstellung durch H 1′ bis H 4′ in Fig. 2) oder die Spuren Tr 5 bis Tr 8 (gemäß der Dar­ stellung durch H 1′′ bis H 4′′ in Fig. 2) überstreichen, ist es nicht möglich, die ursprünglichen Videosignale zurückzu­ gewinnen, da gemäß den vorstehenden Ausführungen die Signal­ verarbeitung unter Formung der Wiedergabesignale aus den Köpfen H 1 bis H 4 und der nachfolgenden Wiedergabesignale aus den Köpfen H 5 bis H 8 zu einer Einheit ausgeführt wird.In the digital video tape apparatus shown above, during the signal processing during playback, the playback signals from the heads H 1 to H 4 and the subsequent playback signals from the heads H 5 to H 8 are formed into one unit. As a result, the heads H 1 to H 8 must inevitably sweep over the tracks Tr 1 to Tr 8 during playback. Although it is possible to reproduce the signals, for example, if you have heads H 1 to H 4 with the same azimuth angle, the tracks Tr 3 to Tr 6 (as shown by H 1 'to H 4 ' in Fig. 2) or the Traces tracks Tr 5 to Tr 8 (according to the representation by H 1 '' to H 4 '' in Fig. 2), it is not possible to recover the original video signals, since according to the above statements the signal processing to form the Playback signals from the heads H 1 to H 4 and the subsequent playback signals from the heads H 5 to H 8 to one unit.

Daher wurde in den Digital-Videobandgeräten dieser Art bisher die Nachführsteuerung derart ausgeführt, daß der Kopf H 1 zwangsläufig die Spur Tr 1 überstreicht. Da jedoch von acht Spuren nur eine einzige Spur das Ansteuerungsziel für den Kopf H 1 ist, kann ein Nachführungs- bzw. Spurfehler von ± vier Spuren entstehen. Infolgedessen ist dann, wenn unmittelbar nach dem Anlaufen des Geräts oder aus irgendwel­ chen anderen Gründen die Nachführsteuerung gestört ist, eine sehr lange Zeitdauer benötigt, um einen Einrastungs­ zustand bei der Nachführsteuerung zu erreichen. Während dieser Zeit können keine Videosignale wiedergegeben werden. Demgemäß können die Videosignale über eine lange Zeitdauer beim Anlaufen des Geräts oder bei einer Nachführstörung nicht wiedergegeben werden, so daß ein Wiedergabebild sehr unansehnlich ist.Therefore, in the digital video tape devices of this type, the tracking control has so far been carried out in such a way that the head H 1 inevitably covers the track Tr 1 . However, since only one track out of eight tracks is the drive target for the head H 1 , a tracking or tracking error of ± four tracks can occur. As a result, if the tracking control is disturbed immediately after starting the device or for any other reason, a very long period of time is required to achieve a latching condition in the tracking control. Video signals cannot be played during this time. Accordingly, the video signals cannot be reproduced for a long period of time when the device starts up or in the case of a tracking failure, so that a reproduced picture is very unsightly.

Ferner muß ein Muster von Aufzeichnungssignalen für die Spurnachführsteuerung eine Periodendauer über acht Spuren haben, so daß die Schaltungen für die Nachführung sowohl bei der Aufzeichnung als auch bei der Wiedergabe unvermeidbar kompliziert werden. Darüber hinaus wird in einem Gerät, in dem auf einem Teil einer Spur ein Pilotsignal aufgezeich­ net wird, das für die Nachführsteuerung genutzt wird, nicht nur die Schaltung kompliziert, sondern auch ein großer Aufzeichnungsbereich für das Pilotsignal benötigt. Diese Umstände behindern eine Aufzeichnung in hoher Dichte.Furthermore, a pattern of recording signals for the Track control a period over eight tracks have so that the circuits for tracking both unavoidable when recording as well as during playback get complicated. In addition, in one device, in which a pilot signal is recorded on part of a track net that is used for tracking control is not just the circuit complicated, but also a big one  Recording area required for the pilot signal. These Circumstances prevent high-density recording.

Diese Probleme werden mit einer Erhöhung der Anzahl der Kanäle und der Anzahl von Spuren für die Signalverarbeitung schwerwiegender. Dies stellt eine stärkere Behinderung dar, wenn eine weitere Verbesserung einer Aufzeichnung von Breitbandsignalen in hoher Dichte versucht wird.These problems come with an increase in the number of Channels and the number of tracks for signal processing more serious. This represents a greater disability represents if a further improvement of a record high-density broadband signals.

Zur Lösung der vorstehend beschriebenen Probleme liegt der Erfindung die Aufgabe zugrunde, eine Wiedergabeein­ richtung für mehrkanalige Digitalsignale zu schaffen, die eine schnelle Spurnachführungs-Einrastung ermöglicht und die besonders gut für die Anwendung in einem System geeignet ist, in welchem digitale Signale mit außerordentlich hohem Datentakt in hoher Dichte aufgezeichnet und wiedergegeben werden.To solve the problems described above the object of the invention is a reproduction direction for multi-channel digital signals to create the enables a quick tracking lock and which are particularly well suited for use in a system is in which digital signals with extremely high Data density recorded and reproduced in high density will.

Die Aufgabe wird erfindungsgemäß mit einer Einrichtung mit den im kennzeichnenden Teil des Patentanspruchs 1, 16, 23 oder 25 aufgeführten Mitteln gelöst.The object is achieved with one device with the in the characterizing part of claim 1, 16, 23 or 25 listed means solved.

Die Erfindung wird nachstehend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnung näher erläutert.The invention is described below with reference to exemplary embodiments len explained with reference to the drawing.

Fig. 1 zeigt eine Kopfanordnung eines Digital-Videobandge­ räts. Fig. 1 shows a head assembly of a digital video tape device.

Fig. 2 zeigt ein Aufzeichnungsmuster auf einem Band in dem Digital-Videobandgerät mit der in Fig. 1 gezeig­ ten Kopfanordnung. Fig. 2 shows a recording pattern on a tape in the digital video tape apparatus having the head arrangement shown in Fig. 1.

Fig. 3 zeigt schematisch ein Aufzeichnungssystem eines Digital-Videobandgeräts gemäß einem Ausführungs­ beispiel. Fig. 3 shows schematically a recording system of a digital video tape device according to an embodiment example.

Fig. 4, 5 und 6 sind Darstellungen zur Erläuterung des In­ halts von mittels des in Fig. 3 gezeigten Digital- Videobandgeräts aufgezeichneten Daten. Fig. 4, 5 and 6 are diagrams for explaining the maintenance of In by means of the shown in Fig digital VTR. 3 recorded data.

Fig. 7 zeigt ein Beispiel für einen Pilotsignalgenerator nach Fig. 3. FIG. 7 shows an example of a pilot signal generator according to FIG. 3.

Fig. 8 zeigt die Anordnung von Pilotsignalen zur Spurennach­ führsteuerung, die mittels des in Fig. 3 gezeigten Digital-Videobandgeräts auf einem Band aufgezeichnet sind. Fig. 8 shows the arrangement of pilot signals for tracking control, which are recorded on a tape by means of the digital video tape device shown in Fig. 3.

Fig. 9 zeigt schematisch als erstes Ausführungsbeispiel der Wiedergabeeinrichtung ein Wiedergabesystem eines Digital-Videobandgeräts. Fig. 9 shows schematically as a first embodiment of the playback device a playback system of a digital video tape device.

Fig. 10 zeigt ein Beispiel für eine in Fig. 9 dargestellte Nachführsteuerschaltung zur automatischen Spurnach­ führung. Fig. 10 shows an example of a tracking control circuit for automatic tracking shown in Fig. 9.

Fig. 11 ist ein Zeitdiagramm der Funktionszeiten für jewei­ lige Einheiten nach Fig. 9. Fig. 11 is a time chart of the operation times for jewei celled units according to Fig. 9.

Fig. 12 zeigt ein Beispiel einer in Fig. 9 dargestellten Wiedergabespur-Erkennungsschaltung. FIG. 12 shows an example of a reproduction track detection circuit shown in FIG. 9.

Fig. 13 zeigt ein Beispiel einer Zeitsteuerschaltung nach Fig. 9. FIG. 13 shows an example of a timing circuit shown in FIG. 9.

Fig. 14 zeigt schematisch ein Wiedergabesystem eines Digital-Videobandgeräts als zweites Ausführungsbeispiel der Wiedergabeein­ richtung. Fig. 14 schematically shows a reproducing system of a digital video tape device as a second embodiment of the reproducing device.

Fig. 15 zeigt schematisch ein Wiedergabesystem eines Digital- Videobandgeräts als drittes Ausführungsbeispiel der Wiedergabeeinrichtung. Fig. 15 schematically shows a playback system of a digital video tape device as a third embodiment of the playback device.

Fig. 16 ist ein Zeitdiagramm zur Erläuterung der Funktion einer Adressensteuerschaltung nach Fig. 15. FIG. 16 is a timing chart for explaining the operation of an address control circuit shown in FIG. 15.

Fig. 17(A) und 17(B) zeigen eine Kopfanordnung eines mehrka­ naligen Digital-Datenaufzeichnungsgeräts als viertes Ausführungsbeispiel für die Wiedergabe­ einrichtung. Fig. 17 (A) and 17 (B) show an arrangement of a head mehrka naligen digital data recording device device as a fourth embodiment for playback.

Fig. 18 zeigt ein mittels der Kopfanordnung gemäß Fig. 17(A) und 17(B) aufgezeichnetes Muster. Fig. 18 shows a pattern recorded by the head arrangement shown in Figs. 17 (A) and 17 (B).

Fig. 19 zeigt schematisch die Gestaltung des Digital-Daten­ aufzeichnungsgeräts gemäß dem vierten Ausführungs­ beispiel der Wiedergabeeinrichtung. Fig. 19 shows schematically the design of the digital data recording device according to the fourth embodiment of the playback device.

Fig. 20 zeigt ein Beispiel für eine Aufzeichnungs-Aufberei­ tungsschaltung des in Fig. 19 gezeigten Datenauf­ zeichnungsgeräts. FIG. 20 shows an example of a recording processing circuit of the data recording apparatus shown in FIG. 19.

Fig. 21 zeigt eine mögliche Gestaltung eines Pilotsignalge­ nerators des in Fig. 19 gezeigten Datenaufzeichnungs­ geräts. FIG. 21 shows a possible configuration of a pilot signal generator of the data recording device shown in FIG. 19.

Fig. 22 zeigt ein Muster von Speicherbereichen und Adressen in einem Speicher des in Fig. 19 gezeigten Daten­ aufzeichnungsgeräts. FIG. 22 shows a pattern of memory areas and addresses in a memory of the data recorder shown in FIG. 19.

Fig. 23 zeigt die Gestaltung einer Wiedergabeaufbereitungs­ schaltung des in Fig. 19 gezeigten Datenaufzeich­ nungsgeräts. FIG. 23 shows the layout of a reproduction processing circuit of the data recording device shown in FIG. 19.

Fig. 24 ist ein Ablaufdiagramm zur Erläuterung eines Teils der Funktion des digitalen Datenaufzeichnungsgeräts als Ausführungsbeispiel der Wiedergabeeinrichtung. Fig. 24 is a flowchart for explaining part of the operation of the digital data recording device as an embodiment of the reproducing apparatus.

1. Ausführungsbeispiel1st embodiment

Die Fig. 3 zeigt schematisch die Gestaltung eines Aufzeich­ nungssystems in einem Digital-Videobandgerät, in dem die Wiedergabeeinrichtung eingesetzt wird. Fig. 3 shows schematically the design of a recording system in a digital video tape device in which the playback device is used.

Nach Fig. 3 wird an einem Anschluß 2 ein Videosignal einge­ geben, das einer Seriell-Aufbereitungsschaltung 4 zugeführt wird, in der nach einer Analog/Digital- bzw. AD-Umsetzung eine Signalverarbeitung ausgeführt wird, die zeitlich seriell ausführbar ist. Beispielsweise können zeitlich seriell bzw. aufeinanderfolgend eine verhältnismäßig einfache Band­ komprimierung, wie eine Unterabtastung, eine digitale Impuls­ codemodulation (DPCM) oder dergleichen sowie begleitende Verarbeitungen wie ein Filtern oder dergleichen ausgeführt werden, ohne daß ein großer Speicher verwendet wird. In dem Aufzeichnungssystem gemäß diesem Beispiel sind in der Aufbereitungsschaltung 4 ein A/D-Wandler, ein zweidimensio­ nales Raumfrequenzfilter, eine Unterabtasteinheit und eine digitale Impulscodemodulationsschaltung enthalten. Das digitale Signal aus der Aufbereitungsschaltung 4 wird einem Schreib/Lesespeicher (RAM) 6 zugeführt.According to FIG. 3, a video signal is input at a connection 2 , which is fed to a serial processing circuit 4 , in which, after an analog / digital or AD conversion, signal processing is carried out which can be carried out serially in time. For example, a relatively simple band compression such as undersampling, digital pulse code modulation (DPCM) or the like, and accompanying processing such as filtering or the like can be carried out in series or sequentially without using a large memory. In the recording system according to this example, the conditioning circuit 4 includes an A / D converter, a two-dimensional spatial frequency filter, a subsampling unit and a digital pulse code modulation circuit. The digital signal from the processing circuit 4 is fed to a read / write memory (RAM) 6 .

Der Schreib/Lesespeicher 6 ist ein Speicher für eine Verar­ beitung, die für das Ändern von Daten innerhalb eines Voll­ bilds erforderlich ist, nämlich eine Verarbeitung, die vollständig in einem Vollbild ausgeführt wird. Beispiels­ weise wird über den Speicher 6 eine Fehlerkorrekturcodierung, eine Umsetzung der Datenanordnung innerhalb eines Vollbilds in bezug auf Ausgabedaten und dergleichen ausgeführt. Ein Fehlerkorrekturcodierer (ECC-Codierer) 8 nimmt Daten aus dem Speicher 6 auf und gibt Daten an diesen ab, während von einem Kennsignalgenerator 10 Kenndaten ID zusätzlich zu den Daten im Speicher 6 zugeführt werden.The read / write memory 6 is a memory for processing necessary for changing data within one frame, namely processing which is carried out entirely in one frame. For example, an error correction coding, a conversion of the data arrangement within a frame with respect to output data and the like is carried out via the memory 6 . An error correction encoder (ECC encoder) 8 receives data from the memory 6 and delivers data to it, while characteristic data ID is supplied by an identification signal generator 10 in addition to the data in the memory 6 .

Die Zugriffszeit zu den Daten im Speicher 6 wird durch ein Signal mit Vollbildperiodendauer bestimmt, das durch Eingabe eines mit einer Vertikalsynchronisiersignal-Auszugs­ schaltung herausgegriffenen Vertikalsynchronisiersignals in ein Zeitgeber- bzw. T-Flipflop 14 gebildet wird.The access time to the data in the memory 6 is determined by a signal with a frame period, which is formed by entering a vertical synchronization signal picked out with a vertical synchronization signal extracting signal into a timer or T flip-flop 14 .

Die bei diesem Beispiel in dem Speicher 6 ausgeführte Verarbeitung wird nachfolgend anhand der Fig. 4, 5 und 6 erläutert.The processing carried out in the memory 6 in this example is explained below with reference to FIGS. 4, 5 and 6.

Es sei angenommen, daß die in einem einzelnen Fehlerkorrek­ turblock bzw. ECC-Block enthaltenen Videodaten diejenige Datenmenge sind, die einem Bildbereich entspricht, der gemäß der Darstellung in Fig. 4 durch Unterteilen einer Bildfläche G eines Vollbilds in 4 × 6 Bereiche gebildet ist. Die Daten sind nicht einfach Daten innerhalb eines durch das Unterteilen der Bildfläche in 4 × 6 Teile erhaltenen Bereichs, sondern Daten, die nach dem Umordnen der in dem Speicher gespeicherten Bilddaten für ein Vollbild, beispiels­ weise in Zeileneinheiten, aus einem durch Unterteilen des Speicherbereichs für ein Vollbild in 4 × 6 Teilbereiche erhal­ tenen Speicherbereich herausgegriffen sind und die verteil­ ten Stellen an der tatsächlichen Bildfläche entsprechen.It is assumed that the video data contained in a single error correction block or ECC block is the amount of data which corresponds to an image area which, as shown in FIG. 4, is formed by dividing an image area G of a frame into 4 × 6 areas. The data is not simply data within an area obtained by dividing the image area into 4 × 6 parts, but data which, after rearranging the image data stored in the memory for one frame, for example in line units, from one by dividing the memory area for a full image in 4 × 6 partial areas obtained memory area are picked out and correspond to the distributed locations on the actual image area.

Nach erneutem Umordnen der Daten zu einer Datenmatrix solcher Bilddaten, die beispielsweise aus 60 Zeilen in vertikaler Richtung und 84 Bildelementen (aus jeweils einem Byte) in horizontaler Richtung bestehen, werden in vertikaler bzw. horizontaler Richtung jeweils Vier-Byte-Paritätsdaten C 2 bzw. Vier-Byte-Paritätsdaten C 1 hinzugefügt, um einen Fehlerkorrekturblock zu erhalten. Da in dem Gerät gemäß dem Beispiel die Videosignale für ein Vollbild unter Auftei­ lung auf acht Spuren aufgezeichnet werden, werden auf eine Spur drei Fehlerkorrekturblöcke aufgezeichnet. Tatsächlich werden jedoch jeweils einer Spur 16 × 88 Daten zugeordnet, dir aus zwölf Fehlerkorrekturblöcken herausgegriffen sind. Gemäß der Darstellung in Fig. 5 enthält ein einzelner Feh­ lerkorrekturblock vier 16 × 88-Byte-Datenblöcke, die jeweils auf eine andere Spur aufgezeichnet werden. Die Zahlen 1, 3, 5 und 7 in Fig. 5 geben die Spurnummern für ein jedes Vollbild an und entsprechen jeweils den Spuren Tr 1, Tr 3, Tr 5 und Tr 7. Bei dem Beispiel werden die Fehlerkorrektur­ blöcke an der rechten Seite der Bildfläche auf Spuren mit geradzahligen Nummern aufgezeichnet, während die Fehler­ korrekturblöcke an der linken Seite auf Spuren mit ungerad­ zahligen Nummern aufgezeichnet werden.After reordering the data into a data matrix of such image data, which for example consist of 60 lines in the vertical direction and 84 image elements (each consisting of one byte) in the horizontal direction, four-byte parity data C 2 or Four-byte parity data C 1 added to obtain an error correction block. In the apparatus according to the example, since the video signals are recorded for one frame divided into eight tracks, three error correction blocks are recorded on one track. In fact, 16 × 88 data are assigned to a track, which are picked from twelve error correction blocks. As shown in Fig. 5, a single error correction block contains four 16 x 88 byte data blocks, each of which is recorded on a different track. The numbers 1 , 3 , 5 and 7 in Fig. 5 indicate the track numbers for each frame and correspond to the tracks Tr 1 , Tr 3 , Tr 5 and Tr 7, respectively. In the example, the error correction blocks on the right side of the screen are recorded on tracks with even numbers, while the error correction blocks on the left side are recorded on tracks with odd numbers.

Die Fig. 6 zeigt ein Beispiel für das Format von Synchroni­ sierblöcken. Gemäß Fig. 6 bilden die Fehlerkorrekturblöcke für vier Zeilen eine Einheit, der Synchronisierbits Sy mit ungefähr einem Byte sowie Daten X mit ungefähr drei Byte, die die Nummern der Synchronisierblöcke und redundante Bits hiervon erhalten, zum Zusammenstellen des Formats hinzugefügt sind. Infolgedessen kommen auf jede Spur 12 × 4 = 48 Synchronisierblöcke, die die Videodaten Vd enthalten. Fig. 6 shows an example of the format of synchronizing blocks. Referring to FIG. 6, the error correction blocks for four lines form a unit, the synchronizing bit Sy with about one byte, and data X with about three bytes, which receive the numbers of the sync blocks and redundant bits thereof are added to the assembling of the format. As a result, there are 12 × 4 = 48 sync blocks on each track that contain the video data Vd .

Der Kennsignalgenerator 10 nach Fig. 3 erzeugt zusätzliche 4 × 88-Byte-Kenndaten ID je Spur, für die der Speicher 6 einen Synchronisierblock je Spur bildet. Die Kenndaten ID enthalten außer bekannten Zeitcodedaten, Markierungs­ informationen und dergleichen Daten, die die Spurnummern (Tr 1 bis Tr 8) innerhalb eines jeden Vollbilds anzeigen.The identification signal generator 10 according to FIG. 3 generates additional 4 × 88 byte identification data ID per track, for which the memory 6 forms a synchronization block per track. The identification data ID contains, in addition to known time code data, marking information and the like, data which shows the track numbers (Tr 1 to Tr 8 ) within each frame.

Die aus dem Speicher 6 ausgegebenen Daten werden in einem Verteiler 16 gemäß den vorstehend beschriebenen Regeln auf vier Kanäle aufgeteilt und jeweils in Digital-Modulatoren 18 a, 18 b, 18 c und 18 d moduliert. Die modulierten Signale werden in Addierern 20 a, 20 b, 20 c und 20 d jeweils mit einem Spurnachführungs-Pilotsignal aus einem nachfolgend beschrie­ benen Pilotsignalgenerator 24 gemischt, wonach die sich ergebenden Signale über Verstärker 22 a, 22 b, 22 c und 22 d Schaltern 26 a, 26 b, 26 c und 26 d zugeführt werden. Ein Kopf­ schaltimpulsgenerator 28 erzeugt je Umdrehung der Trommel 1 synchron mit deren Drehphase ein Einperioden-Rechtecksignal als Kopfschaltimpuls HSP, mit dem die Schalter 26 a, 26 b, 26 c und 26 d gesteuert werden. D.h., wenn das Band T mit den Köpfen H 1, H 2, H 3 und H 4 abgetastet wird, nimmt der Kopf­ schaltimpuls HSP den hohen Pegel H an, und wenn das Band T mit den Köpfen H 5, H 6, H 7 und H 8 abgetastet wird, nimmt der Kopfschaltimpuls HSP den niedrigen Pegel L an.The data output from the memory 6 are divided into four channels in a distributor 16 according to the rules described above and each modulated in digital modulators 18 a , 18 b , 18 c and 18 d . The modulated signals are mixed in adders 20 a , 20 b , 20 c and 20 d each with a tracking pilot signal from a pilot signal generator 24 described below, after which the resulting signals via amplifiers 22 a , 22 b , 22 c and 22 d Switches 26 a , 26 b , 26 c and 26 d are supplied. A head switching pulse generator 28 generates a single-period square-wave signal as head switching pulse HSP , with which the switches 26 a , 26 b , 26 c and 26 d are controlled, per revolution of the drum 1 in synchronism with the rotation phase thereof. That is, when the tape T is scanned with the heads H 1 , H 2 , H 3 and H 4 , the head switching pulse HSP assumes the high level H , and when the tape T with the heads H 5 , H 6 , H 7 and H 8 is sensed, the head switching pulse HSP assumes the low level L.

Die Phase der Kopfschaltimpulse HSP wird mit derjenigen des Ausgangssignals des T-Flipflops 14 mit der Vollbild­ periodendauer in einem Phasenvergleicher 30 verglichen, durch dessen Ausgangssignal eine Umlaufregelschaltung 32 zur Regelung der Trommeldrehung gesteuert wird. Die Drehphase der Trommel 1 wird dadurch derart gesteuert, daß die Phasendifferenz zwischen den Kopfschaltimpulsen HSP und den Ausgangssignalen des T-Flipflops 14 zu Null wird und damit Synchronisation zwischen der Signalverarbei­ tungszeit des Speichers 6 und der Aufzeichnungszeit des jeweiligen Kopfs erreicht wird.The phase of the head switching pulses HSP is compared with that of the output signal of the T flip-flop 14 with the full frame period in a phase comparator 30 , the output signal of which controls a circulation control circuit 32 for regulating the drum rotation. The rotation phase of the drum 1 is controlled in such a way that the phase difference between the head switching pulses HSP and the output signals of the T flip-flop 14 becomes zero and thus synchronization between the signal processing time of the memory 6 and the recording time of the respective head is achieved.

Die Kopfschaltimpulse HSP werden auch dem Pilotsignalgenera­ tor 24 zugeführt, in dem die Zeit der Erzeugung eines Pilot­ signals für die Spurnachführsteuerung gesteuert wird. Die Fig. 7 ist ein Schaltbild, das ein Beispiel für den Pilot­ signalgenerator 24 zeigt. Die Fig. 8 zeigt ein auf dem Band T aufgezeichnetes Muster von Pilotsignalen, die von dem in Fig. 7 gezeigten Pilotsignalgenerator 24 erzeugt werden. The head switching pulses HSP are also fed to the pilot signal generator 24 , in which the time of generation of a pilot signal is controlled for the tracking control. Fig. 7 is a circuit diagram showing an example of the pilot signal generator 24 . FIG. 8 shows a pattern of pilot signals recorded on the tape T that are generated by the pilot signal generator 24 shown in FIG. 7.

Die Fig. 7 zeigt einen Eingangsanschluß 100 für die Eingabe der Kopfschaltimpulse HSP, einen Oszillator 102 zum Erzeugen eines nachfolgend mit f 1 bezeichneten Signals mit einer Frequenz f 1 und einen Oszillator 104 zum Erzeugen eines nachfolgend mit f 2 bezeichneten Signals mit einer Frequenz f 2. Ein Schalter 106 ist bei hohem Pegel des Kopfschaltim­ pulses HSP in eine Stellung H bzw. bei einem niedrigen Pegel des Kopfschaltimpulses HSP in eine Stellung L geschal­ tet und gibt jeweils das Signal f 1 bzw. das Signal f 2 ab. Monostabile Kippstufen 108 und 110 bestimmen die Schaltzei­ ten von Schaltgliedern 112 a, 112 b, 112 c und 112 d. Die Kippstufe 108 wird durch die Vorderflanken und die Rückflanken der Kopfschaltimpulse HSP getriggert und führt der Kippstufe 110 jeweils ein für eine vorbestimmte Zeitdauer auf dem hohen Pegel H gehaltenes Ausgangssignal zu. Die Kippstufe 110 wird durch die Rückflanke eines Ausgangssignals der Kippstufe 108 getriggert, um ein Ausgangssignal zu erhalten, das für eine vorbestimmte Zeitdauer auf dem hohen Pegel H gehalten wird. Durch das Ausgangssignal der Kippstufe 110 sind die Schaltzeiten bestimmt. Zur Vereinfachung der Erläuterung ist zwar angenommen, daß die Köpfe H 1 bis H 4 und die Köpfe H 5 bis H 8 jeweils die gleiche Drehphase haben und die Schaltglieder 112 a, 112 b, 112 c und 112 d in gleicher Zeitsteuerung eingeschaltet werden, jedoch werden tatsäch­ lich die Schaltzeiten um das Ausmaß einer Phasendifferenz zwischen den Köpfen H 1 bis H 4 versetzt, so daß jeder Kopf ein Pilotsignal für die Spurnachführung in gleicher Phase aufzeichnet. FIG. 7 shows an input connection 100 for the input of the head switching pulses HSP , an oscillator 102 for generating a signal, hereinafter referred to as f 1 , with a frequency f 1, and an oscillator 104 for generating a signal, hereinafter referred to as f 2 , with a frequency f 2 . A switch 106 is switched at a high level of the head switching pulse HSP in a position H or at a low level of the head switching pulse HSP in a position L and outputs the signal f 1 and the signal f 2 , respectively. Monostable multivibrators 108 and 110 determine the switching times of switching elements 112 a , 112 b , 112 c and 112 d . The flip-flop 108 is triggered by the leading edges and the trailing edges of the head switching pulses HSP and performs the flip-flop 110 are each a held for a predetermined time period at the high level H output to. The flip-flop 110 is triggered by the trailing edge of an output signal of the trigger circuit 108 to obtain an output signal which is maintained for a predetermined time period at the high level H. The switching times are determined by the output signal of the multivibrator 110 . To simplify the explanation it is assumed that the heads H 1 to H 4 and the heads H 5 to H 8 each have the same rotation phase and the switching elements 112 a , 112 b , 112 c and 112 d are switched on in the same time control, however the switching times are actually offset by the extent of a phase difference between the heads H 1 to H 4 , so that each head records a pilot signal for tracking in the same phase.

Die mittels der Schaltglieder 112 a, 112 b, 112 c und 112 d ge­ schalteten Signale f 1 und f 2 werden über Anschlüsse 114 a, 114 b, 114 c und 114 d den Addierern 20 a, 20 b, 20 c und 20 d zuge­ führt und auf dem Band gemäß der Darstellung in Fig. 8 aufgezeichnet. D.h., die Signale f 1 und f 2 werden jeweils an den gleichen Spurabschnitten auf den Spuren Tr 1, Tr 3 und Tr 5 bzw. auf den Spuren Tr 2, Tr 4, Tr 6, Tr 7 und Tr 8 aufgezeichnet.The means of the switching members 112 a, b 112, 112 c and 112 d ge switched signals f 1 and f 2 are terminals 114 a, 114 b, 114 c and 114 d to the adders 20 a, 20 b, 20 c and 20 d supplied and recorded on the tape as shown in Fig. 8. That is, the signals f 1 and f 2 are recorded on the same track sections on tracks Tr 1 , Tr 3 and Tr 5 and on tracks Tr 2 , Tr 4 , Tr 6 , Tr 7 and Tr 8 , respectively.

Als nächstes wird ein Wiedergabesystem erläutert. Die Fig. 9 zeigt als erstes Ausführungsbeispiel der Wiedergabeein­ richtung ein Wiedergabesystem, das dem Aufzeichnungssystem nach Fig. 3 entspricht.Next, a playback system will be explained. Fig. 9 shows as a first embodiment of the playback device, a playback system that corresponds to the recording system of FIG. 3.

Ausgangssignale aus dem Köpfen H 1 bis H 8 werden über Schalter 34 a, 34 b, 34 c und 34 d, die durch die Kopfschaltimpulse HSP gesteuert werden, jeweils Wiedergabeverstärkern 36 a, 36 b, 36 c und 36 d zugeführt. Eine Spurnachführschaltung 38 zur automa­ tischen Spurnachführung bildet entsprechend den Ausgangs­ signalen der Wiedergabeverstärker 36 a und 36 c ein Nachführ­ steuersignal und führt dieses einer Bandantriebssteuer­ schaltung 40 zu. Die Bandantriebssteuerschaltung 40 steuert die Drehphase einer Bandantriebsrolle 42 entsprechend dem Nachführsteuersignal derart, daß jeder der Köpfe H 1 bis H 8 eine Spur überstreicht, von der wiedergegeben werden kann. Im einzelnen wird die Spurnachführung nicht wie bei dem Stand der Technik, bei dem der Kopf H 1 zwangsläufig die Spur Tr 1 abtastet, sondern derart ausgeführt, daß der Kopf H 1 eine der Spuren Tr 1, Tr 3, Tr 5 und Tr 7 überstreicht, auf denen mit dem gleichen Azimutwinkel aufgezeichnet wurde.Output signals from the heads H 1 to H 8 are fed via switches 34 a , 34 b , 34 c and 34 d , which are controlled by the head switching pulses HSP , to playback amplifiers 36 a , 36 b , 36 c and 36 d , respectively. A track control circuit 38 for automatic track tracking forms a tracking control signal in accordance with the output signals of the playback amplifier 36 a and 36 c and leads this to a tape drive control circuit 40 . The tape drive control circuit 40 controls the rotation phase of a tape drive roller 42 in accordance with the tracking control signal such that each of the heads H 1 to H 8 sweeps a track from which can be reproduced. In detail, the track tracking is not carried out as in the prior art, in which the head H 1 inevitably scans the track Tr 1 , but rather is carried out such that the head H 1 sweeps over one of the tracks Tr 1 , Tr 3 , Tr 5 and Tr 7 on which the same azimuth angle was recorded.

Fig. 10 zeigt ein Beispiel für die in Fig. 9 gezeigte Spur­ nachführschaltung 38. Nach Fig. 10 werden die Ausgangssignale der Wiedergabeverstärker 36 a und 36 c über Anschlüsse 120 a, und 120 b jeweils eine Schaltung C 1 bzw. C 2 zugeführt. Da die Schaltungen C 1 und C 2 identisch aufgebaut sind, wird nachstehend nur die Schaltung C 1 ausführlich beschrieben. FIG. 10 shows an example of the track tracking circuit 38 shown in FIG. 9. According to FIG. 10, the outputs of the playback amplifiers 36 a and 36 c through ports 120 a, and 120 b are each fed to a circuit C 1 and C 2. Since the circuits C 1 and C 2 are constructed identically, only the circuit C 1 is described in detail below.

Durch ein Bandpaßfilter 122 wird das Signal f 2 ausgefiltert, um dessen Pegel zu erfassen, und durch ein Bandpaßfilter 124 wird das Signal f 1 herausgegriffen, um dessen Pegel zu ermitteln. Falls der Kopf H 1 eine der Spuren Tr 1, Tr 3 und Tr 5 abtastet, während die Köpfe H 1 bis H 4 das Band abtasten, nimmt der Kopf H 1 hauptsächlich das Signal f 1 auf. Falls der Kopf H 1 beispielsweise die Spur Tr 3 gemäß der Darstellung durch Hta und Htb in Fig. 8 überstreicht, wird das Signal f 1 hauptsächlich von der Stelle Hta bis zu der Stelle Htb abgenommen. Ein Pegelvergleicher 126 gibt ein Rechtecksignal ab, welches anzeigt, ob der erfaßte Pegel des von dem Bandpaßfilter 124 herausgegriffenen Signals f 1 nicht niedriger als ein vorbestimmter Schwellen­ wertpegel ist oder nicht. Dieses Signal wird in einen An­ schluß D eines D-Flipflops 128 eingegeben, dessen Q-Ausgangs­ signal in einen Anschluß D eines D-Flipflops 130 eingegeben wird. Die D-Flipflops 128 und 130 werden mit einem Taktsignal CLK mit ausreichend hoher Frequenz angesteuert. Das Ausgangs­ signal des D-Flipflops 130 ist in bezug auf das Ausgangs­ signal des D-Flipflops 128 um einen Takt verzögert. Daher kann durch UND-Verknüpfung des Q-Ausgangssignals des D- Flipflops 128 mit dem -Ausgangssignal des D-Flipflops 130 in einem UND-Glied 132 zum Zeitpunkt einer Vorderflanke des vorstehend genannten Rechtecksignals ein Impuls für eine Taktperiode erhalten werden. Gleichermaßen wird durch NOR-Verknüpfung des Q-Ausgangssignals des D-Flipflops 128 mit dem -Ausgangssignal des D-Flipflops 130 in einem NOR- Glied 136 zum Zeitpunkt einer Rückflanke des vorstehend genannten Recktecksignals ein Impuls für eine Taktperiode erhalten. D.h., das UND-Glied 132 gibt einen Impuls zu dem Zeitpunkt ab, an dem der Kopf H 1 die in Fig. 8 mit Hta bezeichnete Stelle erreicht, während das NOR-Glied 136 einen Impuls zu dem Zeitpunkt abgibt, an dem der Kopf H 1 die in Fig. 8 mit Htb bezeichnete Stelle erreicht.Through a bandpass filter122 becomes the signalf 2nd filtered out, to detect its level and through a bandpass filter 124 becomes the signalf 1 picked out its level to determine. If the headH 1 one of the tracksTr 1,Tr 3rd   andTr 5 scans while the headsH 1 toH 4th the ribbon palpate, the head takesH 1 mainly the signalf 1  on. If the headH 1 for example the trackTr 3rd according to the representation byHta andHtb inFig. 8 sweeps, becomes the signalf 1 mainly from the spotHta to to the spotHtb decreased. A level comparator126  emits a square-wave signal, which indicates whether the detected Level of the bandpass filter124 picked out Signalf 1 not lower than a predetermined threshold value level or not. This signal turns into an on EnoughD oneD- flip flops128 entered whoseQStarting signal into a connectionD oneD- flip flops130 entered becomes. TheD- flip flops128 and130 be with a clock signal CLK controlled with a sufficiently high frequency. The exit signal ofD- flip flops130 is in relation to the output signal ofD- flip flops128 delayed by one clock. Therefore can be linked by ANDQ-Output signal of theD- Flip flops128 with the -Output signal of theD- flip flops 130 in an AND gate132 at the time of a leading edge of the above-mentioned square wave signal a pulse for a clock period can be obtained. Likewise, through NOR operation of theQ-Output signal of theD- flip flops128  with the -Output signal of theD- flip flops130 in a NOR element136 at the time of a trailing edge of the above called rectangular signal a pulse for one clock period receive. That is, the AND gate132 admits an impulse from the time the headH 1 in theFig. 8 with Hta designated point reached while the NOR gate 136 gives a pulse at the time the head H 1 in theFig. 8 withHtb designated point reached.

Andererseits werden die Ausgangssignale aus dem Bandpaßfil­ ter 122 für die Erfassung des Pegels des Signals f 2 in Abfrage/Halteschaltungen 134 und 138 aufgenommen und festge­ halten, die durch die Ausgangsimpulse aus dem UND-Glied 132 bzw. dem NOR-Glied 136 geschaltet werden. D.h., es werden der Pegel des Signals f 2 aus der vorangehenden Spur Tr 2, das von dem Kopf H 1 an der Stelle Hta abgenommen wird, und der Pegel des Signals f 2 aus der nachfolgenden Spur Tr 4, das von dem Kopf H 1 an der Stelle Htb abgenommen wird, nämlich die Pegel der Signale aus den in Fig. 8 jeweils durch Schräglinien dargestellten Bereichen abgefragt und gespeichert. Durch das Anlegen der Ausgangssignale der Abfrage/Halteschaltungen 134 und 138 an einen Differenzver­ stärker 140 wird von diesem ein Spurfehlersignal abgegeben, das anzeigt, wieweit die Lage des Kopfs H 1 in bezug auf die Spur Tr 3 bei deren Abtastung versetzt ist. Zugleich wird aus der Schaltung C 2 auf gleiche Weise ein Spurfehler­ signal für den Kopf H 3 in bezug auf die Spur Tr 5 erhalten. Das durch Addieren dieser Signale in einem Addierer 142 gebildete Nachführsteuersignal wird über einen Anschluß 144 der Bandantriebssteuerschaltung 40 zugeführt.On the other hand, the output signals from the bandpass filter 122 for the detection of the level of the signal f 2 are received and held in query / hold circuits 134 and 138 , which are switched by the output pulses from the AND gate 132 and the NOR gate 136 . That is, the level of the signal f 2 from the preceding track Tr 2 , which is taken from the head H 1 at the position Hta , and the level of the signal f 2 from the following track Tr 4 , which is taken from the head H 1 is taken at the point Htb , namely the level of the signals from the regions shown by slanted lines in FIG. 8 is queried and stored. By applying the output signals of the query / hold circuits 134 and 138 to a differential amplifier 140 , a tracking error signal is emitted by the latter, which indicates how far the position of the head H 1 is offset with respect to the track Tr 3 when it is scanned. At the same time, a tracking error signal for the head H 3 with respect to the track Tr 5 is obtained from the circuit C 2 in the same way. The tracking control signal formed by adding these signals in an adder 142 is supplied to the tape drive control circuit 40 through a connector 144 .

Auf gleichartige Weise wird ein Spurfehlersignal aus der Schaltung C 1 erhalten, wenn der Kopf H 1 oder H 5 nahe an einer der Spuren Tr 1, Tr 3 und Tr 5 abtastet, während ein Spurfehlersignal aus der Schaltung C 2 erhalten wird, wenn der Kopf H 3 oder H 7 nahe an einer der Spuren Tr 1, Tr 3 und Tr 5 abtastet. Falls die Köpfe H 1 und H 5 die Spur Tr 5 abta­ sten, überstreichen die Köpfe H 3 und H 7 die Spur Tr 7. Falls die Köpfe H 3 und H 7 die Spur Tr 1 abtasten, wird von den Köpfen H 1 und H 5 die Spur Tr 7 überstrichen. Wenn die Köpfe nahe der Spur Tr 7 abtasten, wird das Signal f 1 überhaupt nicht abgenommen und die Abfrage/Halteschaltungen 134 und 138 werden nicht geschaltet; da aber das unmittelbar zuvor bei dem Abtasten der Spur Tr 3 erzeugte Spurfehlersignal festgehalten wird, wird ein gleichartiges Spurfehlersignal gebildet. Infolgedessen werden durch das Steuern der Bandan­ triebssteuerschaltung 40 mit dem Nachführsteuersignal aus dem Anschluß 144 die Köpfe H 1, H 3, H 5 und H 7 derart gesteu­ ert, daß sie jeweils eine der Spuren Tr 1, Tr 3, Tr 5 und Tr 7 überstreichen. Da der maximale Spurfehler in diesem Fall ±1 Spur ist, kann der Nachführsteuerungs-Einrastzustand sehr schnell erreicht werden.In a similar manner, a tracking error signal from the circuit C 1 is obtained when the head H 1 or H 5 close to one of the tracks Tr 1, Tr 3 and Tr 5 scans while obtaining a tracking error signal from the circuit C 2, when the head H 3 or H 7 scans close to one of the tracks Tr 1 , Tr 3 and Tr 5 . If heads H 1 and H 5 scan track Tr 5 , heads H 3 and H 7 sweep track Tr 7 . If heads H 3 and H 7 scan track Tr 1 , heads H 1 and H 5 sweep track Tr 7 . When the heads scan near the track Tr 7 , the signal f 1 is not picked up at all and the polling / holding circuits 134 and 138 are not switched; but since the track error signal generated immediately before when the track Tr 3 is scanned is recorded, a similar track error signal is formed. As a result, by controlling the band drive control circuit 40 with the tracking control signal from the terminal 144, the heads H 1 , H 3 , H 5 and H 7 are controlled such that they each have one of the tracks Tr 1 , Tr 3 , Tr 5 and Tr 7 paint over. In this case, since the maximum tracking error is ± 1 track, the tracking control lock state can be reached very quickly.

Nach Fig. 9 werden die Ausgangssignale der Wiedergabever­ stärker 36 a, 36 b, 36 c und 36 d durch Digital-Demodulatoren 42 a, 42 b, 42 c und 42 d demoduliert, wonach die demodulierten Signale einem Schalter 44 zugeführt werden. Ein Schreib/Lese­ speicher (RAM) 46 ist ein Speicher für die Aufnahme von Wiedergabedaten für ein Vollbild. Der Schalter 44 wird aufeinanderfolgend für jede Zykluszeit für das Einschreiben eines Worts in den Speicher 46 weitergeschaltet. Die Zyklus­ zeit des Speichers 46 ist in diesem Fall auf ein Viertel der Übertragungszeit von 1-Byte-Daten in jedem Kanal festge­ legt, so daß die Ausgangssignale der Demodulatoren 42 a,42 b, 42 c und 42 d scheinbar parallel in den Speicher 46 einge­ schrieben werden. Dabei wird für jeden Wiedergabekopf eine Schreibadresse bestimmt und ein Wiedergabesignal aus einem jeweiligen Kopf in eine vorbestimmte Adresse eingeschrieben.According to FIG. 9, the output signals of the Wiedergabever become stronger 36 a, 36 b, 36 c and 36 d by digital demodulators 42 a, 42 b, 42 c and demodulated 42 d, after which the demodulated signals are supplied to a switch 44. A read / write memory (RAM) 46 is a memory for receiving playback data for one frame. The switch 44 is successively advanced for each cycle time for writing a word into the memory 46 . The cycle time of the memory 46 is in this case fixed to a quarter of the transmission time of 1-byte data in each channel, so that the output signals of the demodulators 42 a , 42 b , 42 c and 42 d appear to be parallel in the memory 46 be registered. A write address is determined for each playback head and a playback signal from a respective head is written into a predetermined address.

Die Fig. 11 ist ein Zeitdiagramm, das die Funktionszeit­ steuerung einer jeden Einheit nach Fig. 9 veranschaulicht. Die Figur zeigt Schreibadressen WA 1, WA 2, WA 3 und WA 4 in dem Speicher 46 für die Ausgangssignale der Demodulatoren 42 a, 42 b,42 c und 42 d sowie eine Leseadresse RA im Speicher 46. Ferner sind in Fig. 11 Adressen h 1 bis h 8 gezeigt, die die Bereiche im Speicher 46 für die Speicherung der Daten für eine Spur bestimmen, welche mittels der Köpfe H 1 bis H 8 abgenommen wurden. Aus der Fig. 11 ist ersichtlich, daß die Wiedergabesignale aus den Köpfen H 1 bis H 8 von dem Speicher 46 seriell ausgegeben werden. Ein Schreib/ Lesespeicher 52 führt eine in einer Vollbildperiode abzu­ schließende Verarbeitung wie eine Fehlerkorrektur-Decodierung und dergleichen aus und bildet zusammen mit dem Speicher 46 eine Speichereinrichtung. Wenn die Spur nicht festgelegt ist, die den aus der Adresse h 1 im Speicher 46 ausgegebenen Daten entspricht, kann die Zugriffzeit für eine jeweilige Adresse in einer jeweiligen Verarbeitungseinheit nicht festgelegt werden. Bei diesem Ausführungsbeispiel wird von einer Wiedergabespur-Erkennungsschaltung 48 ermittelt, von welcher der Spuren Tr 1 bis Tr 8 die Köpfe H 1 bis H 8 die Wiedergabesignale abnehmen, und der Ausgabezeitpunkt für einen Zeitsteuerimpuls festgelegt, der aus einer Zeit­ steuerschaltung 50 dem Speicher 52 zuzuführen ist. Die Funktionen der Wiedergabespur-Erkennungsschaltung 48 und der Zeitsteuerschaltung 50 werden nachstehend ausführlich erläutert. FIG. 11 is a timing chart illustrating the operation timing of each unit shown in FIG. 9. The figure shows write addresses WA 1 , WA 2 , WA 3 and WA 4 in the memory 46 for the output signals of the demodulators 42 a , 42 b , 42 c and 42 d and a read address RA in the memory 46 . Also shown in FIG. 11 are addresses h 1 to h 8 which determine the areas in the memory 46 for storing the data for one track which were removed by means of the heads H 1 to H 8 . From Fig. 11 it is apparent that the playback signals from the heads H 1 to H are serially output 8 of the memory 46. A read / write memory 52 executes processing to be completed in one frame period, such as error correction decoding and the like, and forms a storage device together with the memory 46 . If the track corresponding to the data output from the address h 1 in the memory 46 is not specified, the access time for a respective address cannot be specified in a respective processing unit. In this embodiment, a playback track detection circuit 48 determines from which of the tracks Tr 1 to Tr 8 the heads H 1 to H 8 take the playback signals, and the output timing for a timing pulse which is supplied from a timing control circuit 50 to the memory 52 is. The functions of the playback track detection circuit 48 and the timing control circuit 50 will be explained in detail below.

Die Fig. 12 ist ein Schaltbild, das ein Beispiel für die Wiedergabespur-Erkennungsschaltung 48 nach Fig. 9 zeigt. Die Fig. 12 zeigt einen Eingangsanschluß 150 für die Kopf­ schaltimpulse HSP und eine monostabile Stufe 152, die durch die Vorderflanken und die Rückflanken der Kopfschaltimpulse HSP getriggert wird. Eine monostabile Einzelimpuls-Kippstufe 154 wird durch eine Rückflanke des Ausgangssignals der Kippstufe 152 getriggert und gibt einen Impuls zu dem Zeit­ punkt ab, an dem die Köpfe H 1 bis H 8 jeweils einen Bereich abtasten, in welchem ein Pilotsignal aufgezeichnet ist. Infolgedessen hat der Impuls die halbe Vollbildperiode. Die Ausgangssignale der Wiedergabeverstärker 36 a bis 36 d werden jeweils an Anschlüssen 156 a bis 156 d eingegeben. Die an den Anschlüssen 156 a bis 156 d eingegebenen Signale werden über Bandpaßfilter 157 a bis 157 d für das Heraus­ greifen des Signals f 1 jeweils Pegelvergleichern 158 a bis 158 d zugeführt. Die Pegelvergleicher 158 a bis 158 d geben jeweils den hohen Pegel H ab, wenn in dem Wiedergabesignal aus einem jeweiligen Kanal ein Signal f 1 mit einem Pegel enthalten ist, der nicht niedriger als ein vorbestimmter Pegel ist, bzw. den niedrigen Pegel L, falls kein derartiges Signal f 1 vorliegt. Zu einem Zeitpunkt, an dem ein Pilot­ signal wiedergegeben wird, werden die Ausgangssignale der Pegelvergleicher 158 a bis 158 d in D-Flipflops 160 a bis 160 d zwischengespeichert, deren Ausgangssignale durch D- Flipflops 162 a bis 162 d um die halbe Vollbildperiodendauer verzögert werden. FIG. 12 is a circuit diagram showing an example of the playback track detection circuit 48 shown in FIG. 9. FIG. 12 shows an input terminal 150 for the head switching pulses HSP and a monostable stage 152, which is triggered by the leading edges and the trailing edges of the head switching pulse HSP. A monostable single-pulse flip-flop 154 is triggered by a trailing edge of the output signal of flip-flop 152 and outputs a pulse at the time when the heads H 1 to H 8 each scan an area in which a pilot signal is recorded. As a result, the pulse has half the frame period. The output signals of the playback amplifiers 36 a to 36 d are respectively input at connections 156 a to 156 d . The signals entered at the connections 156 a to 156 d are fed via bandpass filters 157 a to 157 d for reaching out the signal f 1 to level comparators 158 a to 158 d, respectively. The level comparators 158 a to 158 d each output the high level H if the playback signal from a respective channel contains a signal f 1 with a level which is not lower than a predetermined level, or the low level L if there is no such signal f 1 . At a point in time at which a pilot signal is reproduced, the output signals of the level comparators 158 a to 158 d are buffered in D flip-flops 160 a to 160 d , the output signals of which are delayed by half the frame period by D flip-flops 162 a to 162 d .

Q-Ausgangssignale D 1, D 2, D 3 und D 4 der D-Flipflops 160 a bis 160 d und Q-Ausgangsignale D 5, D 6, D 7 und D 8 der D-Flip­ flops 162 a bis 162 d werden parallel einem Festspeicher (ROM) 164 zugeführt. Der Festspeicher 164 ist derart gestal­ tet, daß er dann, wenn die Signale D 1 bis D 8 den Ausgangs­ signalen der Köpfe H 1 bis H 8 entsprechen, in drei Bit die Nummer einer Spur ausgibt, die gerade mit dem Kopf H 1 abge­ tastet wird. Wenn beispielsweise die Signale D 1, D 3 und D 5 den Pegel H haben und die anderen Ausgangssignale den Pegel L haben, werden Ausgangssignale d 1, d 2 und d 3 des Festspeichers zu "0,0,1". Im einzelnen zeigen bei diesem Beispiel die Ausgangssignale D 6, D 7 und D 8 an, daß die Köpfe H 6, H 7 und H 8 jeweils die Spuren Tr 6, Tr 7 und Tr 8 abtasten (siehe Fig. 8). Damit ist auf einfache Weise bestimmt, daß der Kopf H 1 die Spur Tr 1 abtastet. Infolgedessen gibt, der Festspeicher 164 in Form der Ausgangssignale d 1, d 2 und d 3 die Drei-Bit-Binärzahl "0,0,1" ab, die die der Spur Tr 1 entsprechende Nummer "1" darstellt. Wenn die Signale D 1, D 5 und D 7 den Pegel H haben und die anderen Ausgangs­ signale den Pegel L haben, werden die Ausgangssignale d 1, d 2 und d 3 zu "1,0,1". In diesem Fall haben die Ausgangssignale D 2, D 3 und D 4 den niedrigen Pegel L. Aus der in Fig. 8 dar­ gestellten Spuranordnung ist daher leicht zu ersehen, daß die Köpfe H 2, H 3 und H 4 jeweils gerade die Spuren Tr 6, Tr 7 bzw. Tr 8 überstreichen. Infolgedessen tastet der Kopf H 1 gerade die Spur Tr 5 ab. Der Festspeicher 164 gibt daher in Form der Ausgangssignale d 1, d 2 und d 3 die Drei-Bit-Binär­ zahl "1,0,1" ab, die die der Spur Tr 5 entsprechende Nummer "5" darstellt. Die Ausgangssignale d 1, d 2 und d 3 werden jeweils an der Rückflanke des Kopfschaltimpulses HSP in D-Flipflops 166 a bis 166 c zwischengespeichert, wonach an Anschlüssen 168 A bis 168 C nur dann Daten ausgegeben werden, wenn die Signale D 1 bis D 8 den Ausgangssignalen der Köpfe H 1 bis H 8 entsprechen. Infolgedessen werden dann, wenn die gerade von dem Kopf H 1 abgetastete Spur innerhalb des Vollbilds die Spur Trx ist, an den Anschlüssen 168 A bis 168 C die Drei-Bit-Daten "x 1, x 2, x 3" ausgegeben, die "x" in drei Bit anzeigen. Q output signals D 1 , D 2 , D 3 and D 4 of the D flip flops 160 a to 160 d and Q output signals D 5 , D 6 , D 7 and D 8 of the D flip flops 162 a to 162 d become parallel a read only memory (ROM) 164 . The read-only memory 164 is designed in such a way that when the signals D 1 to D 8 correspond to the output signals of the heads H 1 to H 8 , it outputs in three bits the number of a track that is being scanned with the head H 1 becomes. For example, if the signals D 1 , D 3 and D 5 are at level H and the other output signals are at level L , output signals d 1 , d 2 and d 3 of the read-only memory become "0,0,1". In particular, in this example the output signals D 6 , D 7 and D 8 indicate that the heads H 6 , H 7 and H 8 each scan the tracks Tr 6 , Tr 7 and Tr 8 (see FIG. 8). So is easily determined that the head H 1 the track Tr 1 samples. As a result, the ROM 164 outputs the three-bit binary number "0,0,1" in the form of the output signals d 1 , d 2 and d 3 , which represents the number "1" corresponding to the track Tr 1 . If the signals D 1 , D 5 and D 7 have the level H and the other output signals have the level L , the output signals d 1 , d 2 and d 3 become "1,0,1". In this case, the output signals D 2, D 3 and D 4 have the low level L. It is therefore easy to see from the track arrangement shown in FIG. 8 that the heads H 2 , H 3 and H 4 each just sweep over the tracks Tr 6 , Tr 7 and Tr 8, respectively. As a result, the head H 1 is scanning the track Tr 5 . The read-only memory 164 therefore outputs the three-bit binary number "1,0,1" in the form of the output signals d 1 , d 2 and d 3 , which represents the number "5" corresponding to the track Tr 5 . The output signals d 1 , d 2 and d 3 are each temporarily stored on the trailing edge of the head switching pulse HSP in D flip-flops 166 a to 166 c , after which data are only output at connections 168 A to 168 C when the signals D 1 to D 8 correspond to the output signals of the heads H 1 to H 8 . As a result, when the track just scanned by the head H 1 within the frame is the track Trx , the three-bit data " x 1 , x 2 , x 3 " is output at the terminals 168 A to 168 C , the " x "in three bits.

Die Fig. 13 ist ein Schaltbild, das ein Beispiel für die Zeitsteuerschaltung 50 nach Fig. 9 zeigt. Gemäß Fig. 13 werden die Daten x 1, x 2 und x 3 aus der Wiedergabespur-Er­ kennungsschaltung 48 an Anschlüssen 170, 172 bzw. 174 einge­ geben, während an einem Anschluß 176 die Kopfschaltimpulse HSP eingegeben werden. Eine Phasenregelkreisschaltung bzw. PLL-Schaltung 178 für das Verdoppeln der Frequenz der Kopf­ schaltimpulse HSP gibt ein in Fig. 13 mit HSP × 2 bezeichne­ tes Ausgangssignal ab. Wenn die Erkennungsschaltung 48 ermittelt, daß der Kopf H 1 gerade die Spur Tr 1 abtastet, so daß daher das Signal x 3 den Pegel "1" (=H 1) hat, während die Signale x 1 und x 2 den Pegel "0" (=L) haben, werden von Antivalenzgliedern 180 und 182 jeweils die Signale HSP bzw. HSP × 2 abgegeben. Daher wird ein von einem UND- Glied 186 ausgegebenes Zeitsteuersignal TC zu einem in Fig. 11 gezeigten Signal TC 1. Auf gleichartige Weise werden dann, wenn die Erkennungsschaltung 48 ermittelt, daß der Kopf H 1 gerade die Spur Tr 3, Tr 5 oder Tr 7 abtastet, aus dem UND-Glied 184 Ausgangssignale TC 3, TC 5 oder TC 7 nach Fig. 11 erhalten. Wenn ferner der Kopf H 1 gerade die Spur Tr 2, Tr 4, Tr 6 oder Tr 8 abtastet, gibt das UND-Glied 184 kein Ausgangssignal ab, da sich x 3="0" ergibt. Dies ist deshalb der Fall, weil dann, wenn der Kopf H 1 gerade eine Spur mit einer geradzahligen Nummer überstreicht, keine normale Wiedergabe erfolgt und daher keine Signalverarbeitung erfor­ derlich ist. FIG. 13 is a circuit diagram showing an example of the timing control circuit 50 shown in FIG. 9. Referring to FIG. 13, the data x 1, X 2 and x 3 of the reproducing track-Er-detection circuit 48 at terminals 170, 172 and 174 give inserted, while the head switching pulses HSP is input to a terminal 176th A phase locked loop circuit or PLL circuit 178 for doubling the frequency of the head switching pulses HSP outputs an output signal designated HSP × 2 in FIG. 13. When the detection circuit 48 detects that the head H 1 is scanning the track Tr 1 , so that the signal x 3 is "1" (= H 1 ) while the signals x 1 and x 2 are "0" (= L) , the signals HSP and HSP × 2 are emitted by antivalence elements 180 and 182, respectively. Therefore, a signal outputted from an AND gate 186, timing signal TC becomes a in Fig. 11 shown signal TC1. In a similar manner, when the detection circuit 48 determines that the head H 1 is currently scanning the track Tr 3 , Tr 5 or Tr 7 , output signals TC 3 , TC 5 or TC 7 according to FIG. 11 are obtained from the AND gate 184 . Furthermore, if the head H 1 is currently scanning the track Tr 2 , Tr 4 , Tr 6 or Tr 8 , the AND gate 184 does not emit an output signal since x 3 = "0". This is because when the head H 1 is just sweeping a track with an even number, normal playback does not take place and therefore no signal processing is required.

Wenn beispielsweise der Kopf H 1 gerade die Spur Tr 7 abtastet, ergeben sich die Daten x 1=x 2=x 3="1", so daß dem Spei­ cher 52 als Zeitsteuersignal über einen Anschluß 186 das in Fig. 11 gezeigte Signal TC 7 zugeführt wird. Der Speicher 52 ist derart gestaltet, daß der entsprechend der Abfallzeit eines Ausgangssignals der Zeitsteuerschaltung 50 eine inner­ halb eines Vollbilds abgeschlossene Verarbeitung von den in eine vorbestimmte Adresse eingeschriebenen Daten von der Spur Tr 1 an aufeinanderfolgend ausführt. In diesem Fall erfolgt ein Zugriff von einem Lesesignal aus der Ad­ resse h 3 des Speichers 46 an, welches ein Wiedergabesignal des Kopfs H 3 ist. Da zu diesem Zeitpunkt von dem Kopf H 3 die Spur Tr 1 abgetastet wird, kann der Speicher 52 Daten für ein Vollbild verarbeiten, die mit denjenigen bei der Aufzeichnung identisch sind.For example, if the head H 1 is currently scanning the track Tr 7 , the data x 1 = x 2 = x 3 = "1" result, so that the memory 52 as a timing signal via a connection 186 has the signal TC shown in FIG. 11 7 is supplied. The memory 52 is designed so that the processing completed within one frame corresponding to the fall time of an output signal of the timing control circuit 50 sequentially executes the data written in a predetermined address from the track Tr 1 . In this case there is an access from a read signal from the address h 3 of the memory 46 , which is a reproduction signal of the head H 3 . At this time, since the track Tr 1 is scanned by the head H 3 , the memory 52 can process data for one frame which is identical to that in the recording.

Durch Zugriff zu dem Speicher 52 werden von einem Fehler­ korrekturdecodierer 54, der dem Fehlerkorrektur-Decodierer 54, der dem Fehlerkorrektur-Codierer 8 nach Fig. 3 ent­ spricht, eine Fehlerkorrekturverarbeitung, eine Anordnungs­ umstellung und dergleichen ausgeführt und zeitlich serielle digitale Videosignale in eine Seriell-Aufbereitungsschal­ tung 56 eingegeben. In der Aufbereitungsschaltung 56 werden Verarbeitungen ausgeführt, die zu denjenigen der Seriell- Aufbereitungsschaltung 4 nach Fig. 3 entgegengesetzt sind. Z.B. wird eine Digital-Impulscodemodulation-Decodierung, eine Interpolation, eine Digital/Analog- bzw. D/A-Umsetzung und dergleichen vorgenommen. Das auf diese Weise von der Seriell-Aufbereitungsschaltung 56 ausgegebene Videosignal wird über einen Anschluß 58 nach außen abgegeben.Through access to the memory 52 are from an error correction decoder 54, the changeover the error correction decoder 54, which speaks ent to the error correction encoder 8 of Fig. 3, an error correction processing, an array and carried like, and time-serial digital video signals into a serial - Processing circuit 56 entered. In the processing circuit 56 , processing is carried out which is opposite to that of the serial processing circuit 4 shown in FIG. 3. For example, digital pulse code modulation decoding, interpolation, digital / analog or D / A conversion and the like are carried out. The video signal thus output from the serial editing circuit 56 is output to the outside through a terminal 58 .

Bei der vorstehend beschriebenen Gestaltung der Wiedergabe­ einrichtung ist jede zweite Spur ein Steuerungsziel bei der Spurennachführsteuerung, so daß die Einregelungszeit bei dem Steuern auf den Spurnachführungs-Einrastzustand außerordentlich kurz wird. Dadurch wird eine Zeitspanne außerordentlich kurz, während der die seriellen Videosignale nicht wiedergegeben werden können, und es können hervorra­ gend reproduzierte Videosignale erzielt werden.In the design of the reproduction described above every second track is a control target the tracking control so that the settling time in controlling for the tracking lock state becomes extremely short. This will be a period of time  extremely short during which the serial video signals can not be reproduced and it can emerge reproduced video signals can be achieved.

2. Ausführungsbeispiel2nd embodiment

Fig. 14 zeigt die Gestaltung eines Wiedergabesystems als zweites Ausführungsbeispiel der Wiedergabeeinrichtung. Als Aufzeichnungssystems ist das in Fig. 3 gezeigte voraus­ gesetzt. In der Fig. 17 sind gleiche Komponenten wie die in Fig. 9 gezeigten mit den gleichen Bezugszeichen bezeich­ net und nachfolgend nicht ausführlich beschrieben. Fig. 14 shows the configuration of a reproducing system as a second embodiment of the reproducing device. The recording system shown in Fig. 3 is assumed. In FIG. 17, the same components as those shown in Fig. 9 net designated by the same reference numerals and not described in detail below.

Schiebespeicher (FIFO) 60 a bis 60 d können jeweils die von einem jeweiligen Kopf abgenommenen Daten für 1/4 Vollbild aufnehmen. Wenn die in den Wiedergabesignalen aus den Köpfen H 1 bis H 4 enthaltenen Daten gleichzeitig in die Schiebespei­ cher 60 a bis 60 d eingeschrieben sind, werden diese Daten in einer Periode eines Achtel Vollbilds während der Zeit, während der mit den Köpfen H 5 bis H 8 wiedergegeben wird, aufeinanderfolgend aus den Schiebespeichern 60 a bis 60 d ausgelesen und auch Daten eingeschrieben, die in den Wieder­ gabesignalen der Köpfe H 5 bis H 8 enthalten sind. Dabei wird ein Schalter 62 jeweils für eine Periode von einem Achtel Vollbild in der Aufeinanderfolge a→b→c→d weiter­ geschaltet. Die in den Wiedergabsignalen der Köpfe H 5 bis H 8 enthaltenen Daten werden aufeinanderfolgend während der Zeit ausgelesen, während der mit den Köpfen H 1 bis H 4 wiedergegeben wird. Die von dem Schalter 62 abgegebenen Daten werden dadurch zu seriellen Daten, die völlig iden­ tisch mit den bei dem Ausführungsbeispiel nach Fig. 9 aus dem Speicher 46 ausgelesenen Daten sind. Shift memories (FIFO) 60 a to 60 d can each take the data taken from a respective head for 1/4 full frame. If the data contained in the reproduction signals from the heads H 1 to H 4 are simultaneously written into the sliding memory 60 a to 60 d , this data is in a period of an eighth frame during the time during which the heads H 5 to H 8 is reproduced, successively read out from the sliding memories 60 a to 60 d and data is also written in, which are contained in the playback signals of the heads H 5 to H 8 . In this case, a switch 62 is switched on for a period of one eighth of a frame in the sequence a → b → c → d. The data contained in the playback signals of the heads H 5 to H 8 are sequentially read out during the time during which the heads H 1 to H 4 are reproduced. The data output by the switch 62 thereby become serial data which are completely identical to the data read out from the memory 46 in the exemplary embodiment according to FIG. 9.

Ein Kennsignaldetektor 64 nimmt die die Kennsignale ID enthaltenden Synchronisierblöcke aus dem Demodulator 42 a auf und greift die Daten heraus, die in den Kennsignalen ID die Spurnummern innerhalb eines Vollbilds darstellen. Der Kennsignaldetektor 64 wählt dann aus Daten für die Spurnummern entsprechend den Kopfschaltimpulsen HSP nur die Daten aus dem Wiedergabesignal des Kopfs H 1 aus und führt sie der Zeitsteuerschaltung 50 als parallele 3-Bit- Daten zu. Das Ausgangssignal des Kennsignaldetektors 64 für die Zeitsteuerschaltung 54 wird damit identisch mit dem Ausgangssignal der Wiedergabespur-Erkennungsschaltung 48 nach Fig. 9. Die Funktion des Ausgangssignals in der Zeitsteuerschaltung 50 ist ebenfalls die gleiche.A characteristic signal detector 64 picks up the synchronization blocks containing the characteristic signals ID from the demodulator 42 a and takes out the data which represent the track numbers within a frame in the characteristic signals ID . The identification signal detector 64 then selects data for the track numbers corresponding to the head switching pulses HSP only the data from the reproduction signal of the head H 1 and supplies it to the timing control circuit 50 as a parallel 3-bit data. The output signal of the identification signal detector 64 for the timing control circuit 54 thus becomes identical to the output signal of the playback track detection circuit 48 according to FIG. 9. The function of the output signal in the timing control circuit 50 is also the same.

Bei dem vorstehend beschriebenen zweiten Ausführungsbeispiel kann über die gleichen Funktionen und Leistungen wie bei dem ersten Ausführungsbeispiel hinausgehend die Speicher­ kapazität verringert werden. Daher ergibt sich eine preis­ günstige Gestaltung. Da darüber hinaus angenommen werden kann, daß ursprünglich für irgendeinen anderen Zweck ein Kennsignaldetektor vorgesehen ist, kann durch dessen Verwen­ dung für die Wiedergabespur-Erkennung der Schaltungsaufbau vereinfacht werden. Da ferner für die Wiedergabespur-Erken­ nung nicht die Pilotsignale für die Nachführsteuerung heran­ gezogen werden, kann das Aufzeichnungsmuster der Pilotsignale durchgehend Zweispurenperiodik haben, so daß beispielsweise auf der Spur Tr 7 bei dem ersten Ausführungsbeispiel das Signal f 1 aufgezeichnet werden kann. Dadurch wird eine hochgenaue Nachführsteuerung ermöglicht, ohne daß eine Aufzeichnung nach einem komplizierten Nachführungsmuster erforderlich ist. In the second embodiment described above, the memory capacity can be reduced beyond the same functions and performance as in the first embodiment. This results in an inexpensive design. In addition, since it can be assumed that an identification signal detector is originally provided for any other purpose, the circuit structure can be simplified by using it for the playback track detection. Further, since the pilot signals for the tracking control are not used for the reproduction track detection, the recording pattern of the pilot signals can have two-track periodic throughout so that, for example, the signal f 1 can be recorded on the track Tr 7 in the first embodiment. This enables high-precision tracking control without the need for recording according to a complicated tracking pattern.

3. Ausführungsbeispiel3rd embodiment

Die Fig. 15 zeigt die Gestaltung eines Wiedergabesystems eines Digital-Videobandgeräts als drittes Ausführungsbei­ spiel der Wiedergabeeinrichtung. Wie bei dem zweiten Ausfüh­ rungsbeispiel ist als Gestaltung eines Aufzeichnungssystems die in Fig. 3 gezeigte angenommen und gleiche Komponenten wie diejenigen in Fig. 9 sind mit den gleichen Bezugszeichen bezeichnet. Fig. 15 shows the design of a playback system of a digital video tape recorder as a third embodiment of the playback device. As in the second embodiment, the design of a recording system is assumed to be that shown in Fig. 3 and the same components as those in Fig. 9 are given the same reference numerals.

Ein Schreib/Lesespeicher 72 nach Fig. 15 ist ein Speicher, der Daten für mindestens drei halbe Vollbilder aufnehmen kann. Bei diesem dritten Ausführungsbeispiel ist zur Verein­ fachung angenommen, daß der Speicher 72 die Wiedergabe­ daten für zwei Vollbilder aufnehmen kann. Eine Adressen­ steuerschaltung 70 steuert die Leseadressen des Speichers 72. Die Fig. 16 ist ein Zeitdiagramm zur Erläuterung der Funktion der Adressensteuerschaltung 70.A read / write memory 72 of FIG. 15 is a memory which can record the data for at least three half frames. In this third embodiment, it is assumed for the sake of simplicity that the memory 72 can hold the playback data for two frames. An address control circuit 70 controls the read addresses of the memory 72 . Fig. 16 is a time chart for explaining the operation of the address control circuit 70.

Es ist angenommen, daß die Adressen des Speichers 72 Bereiche h 1-1 bis h 8-1 zum Speichern der Wiedergabedaten aus, den jeweiligen Köpfen H 1 bis H 8 für ein erstes Vollbild und Bereiche h 1-2 bis h 8-2 zum Speichern der Wiedergabedaten aus den jeweiligen Köpfen H 1 bis H 8 für ein zweites Vollbild haben. Dabei wird wie bei dem ersten Ausführungsbeispiel in den Speicher 72 scheinbar parallel auf vier Kanälen eingeschrieben, wobei die Schreibadressen für die Wieder­ gabesignale auf jedem Kanal entsprechend den Kopfschaltim­ pulsen HSP gemäß der Darstellung durch WA-1 bis WA-4 in Fig. 16 bestimmt sind.It is assumed that the addresses of the memory 72 have areas h 1-1 to h 8-1 for storing the playback data, the respective heads H 1 to H 8 for a first frame and areas h 1-2 to h 8-2 for Store the playback data from the respective heads H 1 to H 8 for a second frame. Here, as in the first exemplary embodiment, the memory 72 is apparently written in parallel on four channels, the write addresses for the playback signals on each channel being determined in accordance with the head switching pulses HSP, as shown by WA - 1 to WA - 4 in FIG. 16 .

Andererseits werden die Leseadressen durch die 3-Bit-Daten aus der Wiedergabespur-Erkennungsschaltung 48 bestimmt. D.h., wenn die Ausgangssignale x 1, x 2 und x 3 der Wiedergabe­ spur-Erkennungsschaltung 48 "0,0,1" sind, nämlich ermittelt wird, daß die von dem Kopf H 1 abgetastete Spur die Spur Tr 1 ist, werden Lesadressen RA-1 nach Fig. 16 gewählt. Gleichermaßen werden dann, wenn ermittelt wird, daß die Wiedergabespur des Kopfs H 1 die Spur Tr 3, Tr 5 oder Tr 7 ist, als Leseadressen die Adressen RA-3, RA-5 oder RA-7 nach Fig. 16 gewählt.On the other hand, the read addresses are determined by the 3-bit data from the playback track detection circuit 48 . That is, when the output signals x 1 , x 2 and x 3 of the playback track detection circuit 48 are "0,0,1", namely, it is determined that the track scanned by the head H 1 is the track Tr 1 , read addresses become RA -1 selected according to Fig. 16. Likewise, when it is determined that the reproduction track of the head H 1 is the track Tr 3 , Tr 5 or Tr 7 , the addresses RA - 3 , RA - 5 or RA - 7 shown in Fig. 16 are selected as read addresses.

Dadurch sind die aus dem Speicher 72 unmittelbar nach einer Rückflanke des Kopfschaltimpulses HSP ausgelesenen Daten diejenigen Daten, die von der Spur Tr 1 abgenommen wurden. Infolgedessen kann in dem Speicher 52 die Zugriffzeit für die in einer Vollbildperiode abzuschließende Signalverarbei­ tung immer von den Kopfschaltimpulsen HSP ausgehend konstant bleiben. Dies ergibt die gleiche Signalverarbeitungs-Zeit­ steuerung wie in dem Fall, daß durch die Spurnachführsteue­ rung der Kopf H 1 auf die Spur Tr 1 gebracht wird.As a result, the data read out from the memory 72 immediately after a trailing edge of the head switching pulse HSP are the data which were taken from the track Tr 1 . As a result, in the memory 52, the access time for the signal processing to be completed in one frame period can always remain constant starting from the head switching pulses HSP . This results in the same signal processing time control as in the case that the head H 1 is brought onto the track Tr 1 by the tracking control.

Bei dem vorstehend beschriebenen dritten Ausführungsbeispiel werden auch die gleichen Leistungen wie bei dem ersten Ausführungsbeispiel erreicht. Da darüber hinaus die Signal­ verarbeitung bei dem Aufzeichnen und Wiedergeben immer entsprechend den Kopfschaltimpulsen HSP ausgeführt wird, ist die Wiedergabeeinrichtung gemäß dem dritten Ausführungs­ beispiel besonders für den Fall geeignet, daß mehrere Geräte unter Synchronisierung betrieben werden.In the third embodiment described above, the same performances as in the first embodiment are also achieved. In addition, since the signal processing during recording and playback is always carried out in accordance with the head switching pulses HSP , the playback device according to the third embodiment is particularly suitable, for example, for the case that several devices are operated under synchronization.

4. Ausführungsbeispiel4th embodiment

Die Fig. 17(A) und 17(B) zeigen als vierten Ausführungsbei­ spiel der Wiedergabeeinrichtung die Kopfanordnung eines mehrkanaligen Digitaldatenaufzeichnungsgeräts. Nach Fig. 17(A) sind an einer umlaufenden Trommel 1 sechs umlaufende Köpfe H 1 bis H 6 angeordnet. Die Köpfe H 1 bis H 3 und die Köpfe H 4 bis H 6 sind jeweils derart angeordnet, daß die Phasendifferenz zwischen benachbarten Köpfen R° beträgt. The Fig. 17 (A) and 17 (B) show a fourth Ausführungsbei the reproduction device match, the head assembly of a multi-channel digital data recording apparatus. Of FIG. 17 (A) 1 has six rotary heads H 1 to H 6 are arranged on a revolving drum. The heads H 1 to H 3 and the heads H 4 to H 6 are each arranged in such a way that the phase difference between adjacent heads is R °.

Als R wird ein ausreichend kleiner Wert gewählt und die jeweiligen drei Köpfe werden in dem Abstand derart angeord­ net, daß sie ein Band nahezu gleichzeitig überstreichen. Die Köpfe H 4 bis H 6 werden mit einer Phasendifferenz von 180° in bezug auf die Köpfe H 1 bis H 3 in Umlauf versetzt, so daß die Köpfe H 1 bis H 3 und die Köpfe H 4 bis H 6 abwech­ selnd ein über einen Winkelbereich von mindestens 180° an die Trommel angelegtes Magnetband abtasten und dreikana­ lig aufgezeichnet oder wiedergegeben wird.A sufficiently small value is chosen as R and the respective three heads are arranged in the distance in such a way that they sweep over a band almost simultaneously. The heads H 4 to H 6 are rotated with a phase difference of 180 ° with respect to the heads H 1 to H 3 , so that the heads H 1 to H 3 and the heads H 4 to H 6 alternately one over one Scan the angular range of at least 180 ° on the magnetic tape applied to the drum and record or play back three channels.

Gemäß der Darstellung in Fig. 17(B) haben die Köpfe H 1, H 3 und H 5 gleichen Azimutwinkel, während auch H 2, H 4 und H 6 gleichen Azimutwinkel haben, der von demjenigen der Köpfe H 1, H 3 und H 5 verschieden ist. Dadurch wird die sog. Azimut­ aufzeichnung ausgeführt.As shown in Fig. 17 (B), the heads H 1, H 3 and H have 5 same azimuth angle, while also H 2, H 4 and H 6 have the same azimuth angle different from that of the heads H 1, H 3 and H 5 is different. As a result, the so-called azimuth recording is carried out.

Die Fig. 18 zeigt ein mittels der in Fig. 17(A) und 17(B) gezeigten Köpfe auf einem Magnetband T aufgezeichnetes Spurenmuster. Mit Tr 1 bis Tr 6 sind Spuren bezeichnet, die jeweils mittels der Köpfe H 1 bis H 6 aufgezeichnet sind. Durch das Bewegen der Köpfe H 1 bis H 3 über das Band von den mit H 1 bis H 3 bezeichneten Stellen in der Richtung schräg nach oben nach Fig. 18 wird dreikanalig aufgezeich­ net, wobei die Spuren Tr 1 bis Tr 3 gebildet werden. Fig. 18 shows a track pattern recorded on a magnetic tape T by the heads shown in Figs. 17 (A) and 17 (B). Tr 1 to Tr 6 are tracks which are recorded by means of the heads H 1 to H 6 . By moving the heads H 1 to H 3 over the tape from the positions labeled H 1 to H 3 in the direction obliquely upwards according to FIG. 18, three channels are recorded, the tracks Tr 1 to Tr 3 being formed.

Die Fig. 19 zeigt schematisch die Gestaltung eines Digital­ datenaufzeichnungsgeräts als Ausführungsbeispiel. Gemäß Fig. 19 werden Daten über eine Netzschnittstelle 202 von außen aufgenommen und nach außen abgegeben. Ferner zeigt die Fig. 19 einen Schreib/Lesespeicher 204 mit großer Spei­ cherkapazität, eine Fehlerkorrektur-codier- und -decodier­ schaltung bzw. Fehlerkorrekturschaltung 206 und eine Zentral­ einheit (CPU) 208. Fig. 19 shows schematically the design of a digital data recording device as an embodiment. According to FIG. 19, data is received from the outside via a network interface 202 and released to the outside. Further, the Figure 19 shows, a read / write memory 204 with large SpeI cherkapazität, error correction encoding and -decodier circuit and error correction circuit 206 and a central processing unit (CPU) 208.

Über die Netzschnittstelle 202 eingegebene Daten werden über eine Datensammelleitung Db in den Speicher 204 einge­ speichert, wonach nach dem Hinzufügen eines Fehlerkorrektur­ codes (ECC) in der Fehlerkorrekturschaltung 206 die den Fehlerkorrekturcode enthaltenden Daten drei Aufzeichnungs- Aufbereitungsschaltungen 210 a, 210 b und 210 c zugeführt werden. Dabei werden Adressen im Speicher 204, die von der Netz­ schnittstelle 202, der Fehlerkorrekturschaltung 206 und den Aufzeichnungs-Aufbereitungsschaltungen 210 a, 210 b und 210 c abgerufen werden, über eine Adressensammelleitung Ab übertragen.Data input via the network interface 202 are stored in the memory 204 via a data bus Db , after which, after the addition of an error correction code (ECC) in the error correction circuit 206, the data containing the error correction code is fed to three recording processing circuits 210 a , 210 b and 210 c will. Addresses in the memory 204 , which are retrieved from the network interface 202 , the error correction circuit 206 and the recording processing circuits 210 a , 210 b and 210 c, are transmitted via an address bus Ab .

Die Fig. 20 zeigt ein konkretes Beispiel für die Aufzeich­ nungs-Aufbereitungsschaltungen 210 a, 210 b und 210 c nach Fig. 19. Die den Fehlerkorrekturcode enthaltenden Daten werden von der Datensammelleitung Db an einem Anschluß 250 eingegeben. Die eingegebenen Daten werden einer Summier­ schaltung 251 zugeführt und mit nachfolgend beschriebenen Kenndaten ID zusammengesetzt. Fig. 20 shows a concrete example of the recording processing circuits 210 a , 210 b and 210 c of Fig. 19. The data containing the error correction code is input from the data bus Db at a terminal 250 . The entered data are fed to a summing circuit 251 and assembled with the characteristic data ID described below.

Die Kopfanordnung des Digitaldatenaufzeichnungsgeräts gemäß diesem Ausführungsbeispiel ist die in den vorstehend be­ schriebenen Fig. 17(A) und 17(B) gezeigte. Ein Kopfschalt­ impulsgenerator 216 nach Fig. 19 erzeugt Rechteck-Kopfschalt­ impulse HSP, die an den Zeitpunkten abfallen, an denen die Köpfe H 1, H 2 und H 3 das Band T abzutasten beginnen, und an den Zeitpunkten ansteigen, an denen die Köpfe H 4, H 5 und H 6 das Band T abzutasten beginnen. Gemäß Fig. 20 werden die Kopfschaltimpulse HSP an einem Anschluß 252 eingegeben. Eine Adressierschaltung 253 bestimmt entsprechend einem Taktsignal CLK mit einer dem Datentakt entsprechenden Frequenz und entsprechend den Kopfschaltimpulsen HSP eine Adresse in dem Speicher 204, die von der Aufzeichnungs- Aufbereitungschaltung 210 abgerufen wird. Ein Ausgangssignal der Adressierschaltung 253 wird über einen Anschluß 255 zu der Adressensammelleitung Ab übertragen, wodurch das Auslesen der Daten aus der jeweiligen Adresse in dem Speicher 204 befohlen wird. Dabei rufen die drei Aufzeichnungs-Auf­ bereitungsschaltungen 210 a, 210 b und 210 c, die Fehlerkorrek­ turschaltung 206 und die Netzschnittstelle 202 den Speicher 204 ab, wobei diese Abrufe bzw. Zugriffe mittels eines (nicht gezeigten) Arbiters in zeitlicher Aufeinanderfolge ausgeführt werden.The head arrangement of the digital data recorder according to this embodiment is that shown in Figs. 17 (A) and 17 (B) described above. A head switching pulse generator 216 of FIG. 19 generates rectangular head switching pulses HSP , which drop at the times when the heads H 1 , H 2 and H 3 start to scan the tape T , and increase at the times when the heads H 4 , H 5 and H 6 begin to scan tape T. Referring to FIG. 20, the head switching pulse HSP is inputted to a terminal 252. An addressing circuit 253 determines, in accordance with a clock signal CLK with a frequency corresponding to the data clock and in accordance with the head switching pulses HSP, an address in the memory 204 which is called up by the recording processing circuit 210 . An output signal of the addressing circuit 253 is transmitted via a connection 255 to the address bus Ab , whereby the reading of the data from the respective address in the memory 204 is commanded. The three recording processing circuits 210 a , 210 b and 210 c , the error correction circuit 206 and the network interface 202 call up the memory 204 , these calls or accesses being carried out by means of an arbiter (not shown) in chronological succession.

Die von der Adressierschaltung 253 abgegebenen Adressierdaten werden auch in einen Kennsignalgenerator 254 eingegeben, der zusätzliche Daten bzw. Kenndaten einschließlich der (nachfolgend ausführlich beschriebenen) Daten für die Adresse erzeugt und sie der Summierschaltung 251 zuführt.The addressing data output by the addressing circuit 253 is also input into an identification signal generator 254 , which generates additional data or characteristic data including the data (described in detail below) for the address and supplies them to the summing circuit 251 .

Von der Summierschaltung 251 werden die Hauptinformations­ daten über die Netzschnittstelle 202, der Fehlerkorrektur­ code und die die Kenndaten ID enthaltenden Daten ausgegeben und nach einer Verarbeitung wie der digitalen Modulation und dergleichen in einer Datenverarbeitungsschaltung 255 im weiteren an einem Ausgangsanschluß 256 als digitales Signal ausgegeben, welches die Aufzeichnungs-Aufbereitungs­ schaltung 210 ausgibt.The main information data are output from the summing circuit 251 via the network interface 202 , the error correction code and the data containing the characteristic data ID and, after processing such as digital modulation and the like, is further output in a data processing circuit 255 to an output connection 256 as a digital signal, which the record editing circuit 210 outputs.

Die in drei Kanälen von den Aufzeichnungs-Aufbereitungs­ schaltungen 210 a, 210 b und 210 c abgegebenen digitalen Signalen werden in Mischstufen 212 a, 212 b und 212 c im Zeitmultiplex mit einem Pilotsignal gemischt, das ein Pilotsignalgenerator 218 erzeugt.The digital signals emitted in three channels by the recording processing circuits 210 a , 210 b and 210 c are mixed in mixing stages 212 a , 212 b and 212 c in time division multiplexing with a pilot signal which a pilot signal generator 218 generates.

Die Fig. 21 ist ein Schaltbild, das ein Beispiel für den Pilotsignalgenerator 218 zeigt. FIG. 21 is a circuit diagram showing an example of the pilot signal generator 218.

Die Fig. 21 zeigt einen Eingangsanschluß 400 für die Kopf­ schaltimpulse HSP, einen Oszillator 402 für das Erzeugen eines nachfolgend mit f 1 bezeichneten Signals mit der Fre­ quenz f 1 und einen Oszillator 404 zum Erzeugen eines nach­ folgend als f 2 bezeichneten Signals mit der Frequenz f 2. Schalter 406 a, 406 b und 406 c werden in eine Stellung H ge­ schaltet, wenn der Kopfschaltimpuls HSP den hohen Pegel H hat, und in die Stellung L, wenn der Kopfschaltimpuls HSP den niedrigen Pegel L hat. Durch monostabile Kippstufen 408 und 410 werden die Schaltzeiten von Schaltgliedern 412 a, 412 b und 412 c bestimmt. Die Kippstufe 408 wird durch die Vorderflanken und die Rückflanken der Kopfschaltimpulse HSP getriggert und führt der Kippstufe 410 ein Ausgangssignal zu, das für eine vorbestimmte Zeit auf dem hohen Pegel H gehalten wird. Die Kippstufe 410 wird durch die Rück­ flanke des Ausgangssignals der Kippstufe 408 getriggert, um ein Ausgangssignal zu erhalten, das für eine vorbestimmte Zeit auf dem hohen Pegel H gehalten wird. Durch das Ausgangs­ signal der Kippstufe 410 werden die Schaltzeiten bestimmt. Zur Vereinfachung der Erläuterung wird zwar angenommen, daß die Köpfe H 1 bis H 3 und die Köpfe H 4 bis H 6 jeweils gleiche Drehphasen haben und daß die Schaltglieder 412 a, 412 b und 412 c zur gleichen Zeit durchgeschaltet werden, jedoch werden tatsächlich die Schaltzeiten um das Ausmaß einer Phasendifferenz zwischen den Köpfen H 1 bis H 3 derart versetzt, daß jeder Kopf ein Pilotsignal für die Spurennach­ führung in gleicher Phase aufzeichnet. Fig. 21 shows an input terminal 400 for the head switching pulses HSP , an oscillator 402 for generating a signal hereinafter referred to as f 1 with the frequency f 1 and an oscillator 404 for generating a signal hereinafter referred to as f 2 with the frequency f 2 . Switches 406 a , 406 b and 406 c are switched to a position H if the head switching pulse HSP is at high level H and into a position L if the head switching pulse HSP is at low level L. The switching times of switching elements 412 a , 412 b and 412 c are determined by monostable multivibrators 408 and 410 . The flip-flop 408 is triggered by the leading edges and the trailing edges of the head switching pulses HSP and performs the flip-flop 410 to an output signal which is maintained for a predetermined time at the high level H. The flip-flop 410 by the trailing edge of the output signal of the flip-flop 408 is triggered, in order to obtain an output signal which is maintained for a predetermined time at the high level H. The switching times are determined by the output signal of the multivibrator 410 . To simplify the explanation, it is assumed that the heads H 1 to H 3 and the heads H 4 to H 6 each have the same rotational phases and that the switching elements 412 a , 412 b and 412 c are switched through at the same time, but actually Switching times offset by the extent of a phase difference between the heads H 1 to H 3 such that each head records a pilot signal for tracking in the same phase.

Die von den Schaltgliedern 412 a, 412 b und 412 c durchgeschal­ teten Signale f 1 und f 2 werden über Anschlüsse 414 a, 414 b und 414 c den Mischstufen bzw. Addierern 212 a, 212 b und 212 c zugeführt und auf dem Band ähnlich zur Darstellung in Fig. 8 aufgezeichnet. D.h., die Signale f 1 und f 2 werden jeweils an gleichen Abschnitten einer jeden Spur auf den Spuren Tr 1, Tr 3 und Tr 5 bzw. den Spuren Tr 2, Tr 4 und Tr 6 aufgezeich­ net.The signals f 1 and f 2 switched through by the switching elements 412 a , 412 b and 412 c are fed via connections 414 a , 414 b and 414 c to the mixing stages or adders 212 a , 212 b and 212 c and are similar on the tape recorded in Fig. 8 for illustration. That is, the signals f 1 and f 2 are recorded on the same portions of each track on tracks Tr 1 , Tr 3 and Tr 5 and tracks Tr 2 , Tr 4 and Tr 6 , respectively.

Die digitalen Signale werden über Aufzeichnungsverstärker 214 a, 214 b und 214 c und über Schalter 220 a, 220 b und 220 c, die während der Aufzeichnung in Stellungen R geschaltet sind, im Zeitmultiplex mit jeweils einem Pilotsignal in Kopfschalter 222 a, 222 b und 222 c eingegeben. Die Kopfschalter 222 a, 222 b und 222 c sind bei niedrigem Pegel L der Kopfschalt­ impulse HSP auf Anschlüsse L und bei hohem Pegel H der Kopfschaltimpulse HSP auf Anschlüsse H geschaltet und die digitalen Signale der drei Kanäle werden derart aufgezeich­ net, daß gemäß der Darstellung in Fig. 18 mit drei Köpfen jeweils drei Spuren gebildet sind.The digital signals are recorded via recording amplifiers 214 a , 214 b and 214 c and via switches 220 a , 220 b and 220 c , which are switched to positions R during recording, in time division multiplexing, each with a pilot signal in head switches 222 a , 222 b and 222 c entered. The head switches 222 a , 222 b and 222 c are switched at low level L of the head switching pulses HSP to terminals L and at a high level H of the head switching pulses HSP at terminals H and the digital signals of the three channels are recorded in such a way that according to the illustration in Fig. 18 three tracks are formed with three heads.

Als nächstes wird die Funktion während der Wiedergabe erläu­ tert. Die Ausgangssignale aus den Köpfen H 1 bis H 6 werden über die Kopfschalter 222 a, 222 b und 222 c sowie über An­ schlüsse P der Schalter 220 a, 220 b und 220 c jeweils Wiederga­ beverstärkern 224 a, 224 b und 224 c zugeführt.Next, the function will be explained during playback. The output signals from the heads H 1 to H 6 are via the head switches 222 a , 222 b and 222 c and the connections P to the switches 220 a , 220 b and 220 c each reproducing amplifiers 224 a , 224 b and 224 c .

Eine Spurnachführschaltung 226 bildet entsprechend dem Ausgangssignal des Wiedergabeverstärkers 224 a ein Nachführ­ steuersignal, das einer Bandantriebssteuerschaltung 228 zugeführt wird. Entsprechend dem Nachführsteuersignal steuert die Bandantriebssteuerschaltung 228 die Drehphase einer Bandantriebsrolle 230 derart, daß die Köpfe H 1 bis H 6 jeweils eine Spur überstreichen, von der wiedergegeben werden kann. Im einzelnen wird die Nachführsteuerung nicht wie bei dem Stand der Technik derart, daß der Kopf H 1 zwangsläufig die Spur Tr 1 abtastet, sondern derart ausgeführt, daß der Kopf H 1 entweder die Spur Tr 1 oder die Spur Tr 3 oder Tr 5 überstreicht, die den gleichen Azimutwinkel wie die Spur Tr 1 haben.A track tracking circuit 226 forms a tracking control signal corresponding to the output signal of the playback amplifier 224 a , which is fed to a tape drive control circuit 228 . In accordance with the tracking control signal, the tape drive control circuit 228 controls the rotation phase of a tape drive roller 230 such that the heads H 1 to H 6 each sweep over a track from which can be reproduced. In detail, the tracking control is not carried out in such a way that the head H 1 inevitably scans the track Tr 1 , but is carried out in such a way that the head H 1 sweeps either the track Tr 1 or the track Tr 3 or Tr 5 , that have the same azimuth angle as the track Tr 1 .

Als Spurnachführschaltung 226 nach Fig. 19 kann eine Schal­ tung benutzt werden, die gleich der in Fig. 10 gezeigten Schaltung C 1 ist. Daher werden durch das Ansteuern der Bandantriebssteuerschaltung 228 mit einem Spurfehler­ signal aus der Spurnachführschaltung 226 die Köpfe H 1, H 3 und H 5 derart gesteuert, daß sie jeweils eine der Spuren Tr 1, Tr 3 und Tr 5 überstreichen. Da dabei der maximale Spur­ fehler ±1 Spur ist, kann sehr schnell ein Nachführsteue­ rungs-Einrastzustand erreicht werden.As Spurnachführschaltung 226 of FIG. 19, a scarf can be used tung, equal to the circuit C 1 shown in Fig. 10. Therefore, by driving the tape drive control circuit 228 with a tracking error signal from the tracking control circuit 226, the heads H 1 , H 3 and H 5 are controlled such that they each cover one of the tracks Tr 1 , Tr 3 and Tr 5 . Since the maximum track error is ± 1 track, a tracking control engagement state can be achieved very quickly.

Nach Fig. 19 werden die Ausgangssignale der Wiedergabever­ stärker 224 a, 224 b und 224 c jeweils einer Wiedergabe-Ausbe­ reitungsschaltung 232 a, 232 b bzw. 232 c zugeführt. Von den Wiedergabe-Aufbereitungsschaltungen 232 a, 232 b und 232 c werden Daten einschließlich der Fehlerkorrekturcodes (ECC) in den Speicher 204 eingeschrieben, in dem mittels der Fehlerkorrekturschaltung 206 die Fehlerkorrektur vorgenommen wird. Durch die Netzschnittstelle 202 werden nur die Hauptda­ ten aus dem Speicher 204 ausgelesen und nach außen abgegeben.According to FIG. 19, the output signals of the Wiedergabever become stronger 224 a, 224 b and 224 c are each a reproduction Ausbe reitungsschaltung 232 a, b supplied to c 232 and 232, respectively. From the playback processing circuits 232 a , 232 b and 232 c , data including the error correction codes (ECC) are written into the memory 204 , in which the error correction is carried out by means of the error correction circuit 206 . Only the main data is read out from the memory 204 by the network interface 202 and is released to the outside.

Ein Muster für Datenspeicherbereiche und deren Adressen im Speicher 204 ist in Fig. 22 gezeigt. In Fig. 22 sind A-1 bis A- 8 Bereiche, die den in der Aufzeichnungs-Aufberei­ tungsschaltung 210 a zu verarbeitenden Daten zugeordnet sind, nämlich den nachstehend als A-Kanal-Daten bezeichne­ ten Daten, die auf den Spuren Tr 1 und Tr 4 aufgezeichnet werden, wobei jeder der Bereiche A-1, A-2 . . . A-8 die Daten für eine Spur aufnehmen kann. Gleichermaßen sind Speicherbe­ reiche B-1 bis B-8 für die in der Aufzeichnungs-Aufberei­ tungsschaltung 210 b zu verarbeitenden B-Kanal-Daten vorgese­ hen und Speicherbereiche C-1 bis C-8 den in der Aufzeich­ nungs-Aufbereitungsschaltung 210 c zu verarbeitenden C-Kanal- Daten zugeteilt, wobei jeder Speicherbereich Daten für einen einzelne Spur aufnehmen kann.A pattern for data storage areas and their addresses in memory 204 is shown in FIG . In Fig. 22, A - 1 to A- 8 are areas associated with the data to be processed in the recording processing circuit 210 a , namely the data hereinafter referred to as A- channel data, which are on the tracks Tr 1 and Tr 4 are recorded, with each of areas A - 1 , A - 2 . . . A - 8 can hold the data for one track. Likewise, memory areas B - 1 to B - 8 are provided for the B channel data to be processed in the recording processing circuit 210 b , and memory areas C - 1 to C - 8 are to be processed in the recording processing circuit 210 c C channel data allocated, each memory area can hold data for a single track.

Die Adressendaten, die die vorangehend beschriebenen Auf­ zeichnungs-Aufbereitungsschaltungen 210 a, 210 b und 210 c an die Adressensammelleitung Ab abgeben, enthalten zumindest die vorangehend genannten Bereichnummern. Im einzelnen enthalten die Adressendaten werthöhere Bits (als Kennadressen), die die Nummern 1 bis 8 der jeweiligen Bereiche anzeigen, und wertniedrigere Bits (Unteradressen), die Adressen inner­ halb des jeweiligen Bereichs entsprechen. Wenn während der Aufzeichnung die Aufzeichnungs-Aufbereitungsschaltung 210 a beispielsweise im Bereich A-1 abruft, rufen die Auf­ zeichnungs-Aufbereitungsschaltungen 210 b und 210 c jeweils die Bereiche B-1 bzw. C-1 ab. D.h., es werden gleichzeitig die Bereiche mit der gleichen Nummer 1 bis 8 als Kennadresse nach der Kanalbezeichnung A bis C abgerufen. Das Einschrei­ ben aus der Netzschnittstelle 202 in den Speicher 204 erfolgt bezüglich der Bereiche A-1, B-1 und C-1 ebenfalls gleichzei­ tig.The address data on the above-described drawing processing circuits 210 a, 210 b and 210 c to the address bus from leave, at least the area numbers foregoing. Specifically, the address data contains higher-value bits (as identification addresses) which indicate the numbers 1 to 8 of the respective areas and lower-value bits (sub-addresses) which correspond to addresses within the respective area. If during recording the recording processing circuit 210 a, for example, in the range A - 1 retrieves the call on drawing-conditioning circuits 210 b and 210 c, respectively the areas B - 1 and C - 1 from. This means that the areas with the same number 1 to 8 are called up at the same time as the identification address after the channel designation A to C. The inscription from the network interface 202 into the memory 204 is also carried out simultaneously with respect to the areas A - 1 , B - 1 and C - 1 .

Andererseits, werden während der Wiedergabe bei dem Ein­ schreiben der Daten in den Speicher 204 von der jeweiligen Wiedergabe-Aufbereitungsschaltung 232 a, 232 b und 232 c die Daten zwangsweise in einem Bereich mit übereinstimmender Nummer bzw. Kanalbezeichnung eingeschrieben. Die Fig. 23 zeigt ein Beispiel für die Wiedergabe-Aufbereitungsschal­ tungen 232 a, 232 b und 232 c nach Fig. 19.On the other hand, during the playback when the data is written into the memory 204 by the respective playback processing circuit 232 a , 232 b and 232 c, the data are forcibly written into an area with a matching number or channel designation. FIG. 23 shows an example of the playback processing circuits 232 a , 232 b and 232 c according to FIG. 19.

Gemäß Fig. 23 wird ein digitales Signal aus einem der Wieder­ gabeverstärker an einem Anschluß 260 eingegeben. Durch einen Datenprozessor 261, der einen Digital-Demodulator enthält, wird das eingegebene Signal in die ursprünglichen Daten zurückverwandelt. Eine Kenndatenauszugsschaltung 262 greift die vorangehend beschriebenen Kenndaten ID heraus und stellt für die Ausgabe als Adressendaten eine Adresse im Speicher 204 wieder her, die während der Aufzeichnung abgerufen wurde. Die Wiedergabe-Aufbereitungsschaltungen 232 a, 232 b und 232 c bestimmen die Zugriffadressen für den Zugriff zum Speicher 204 entsprechend den wiederhergestell­ ten Adressendaten. Nimmt man an, daß kein Addierer 264 vorgesehen ist, so werden die Daten einschließlich des Fehlercodes, die aus den Wiedergabe-Aufbereitungsschaltungen 232 a, 232 b und 232 c jeweils an einem Anschluß 268 ausgege­ ben werden, entsprechend den an einem Anschluß 267 ausgege­ benen Adressendaten in Bereiche eingeschrieben, die gleich den Bereichen sind, in denen die Daten im Speicher 204 während der Aufzeichnung gespeichert waren. Dadurch folgen­ de Wirkungen erreicht:Referring to FIG. 23, a digital signal of the reproducing amplifier input from a terminal 260 to a. A data processor 261 , which includes a digital demodulator, converts the input signal back to the original data. A characteristic data extraction circuit 262 takes out the characteristic data ID described above and restores an address in the memory 204 for the output as address data, which address was called up during the recording. The playback conditioning circuits 232 a , 232 b and 232 c determine the access addresses for access to the memory 204 in accordance with the restored address data. Assuming that no adder is provided 264, the data including the error codes are derived from the reproduction processing circuits 232 a, 232 b and 232 c, respectively ausgege be ben at a terminal 268, according to the ausgege at a terminal 267 enclosed Address data is written into areas that are the same as the areas in which the data was stored in memory 204 during recording. The following effects are achieved:

Gemäß der vorangehenden Beschreibung steuert die Spurnach­ führschaltung 226 derart, daß der Kopf H 1 eine der Spuren Tr 1, Tr 3 und Tr 5 abtastet. Wenn der Kopf H 1 gemäß der Dar­ stellung durch H 1 in Fig. 18 die Spur Tr 1 überstreicht, werden von den Wiedergabe-Aufbereitungsschaltungen 232 a, 232 b und 232 c die Daten in Bereiche auf dem gleichen Kanal wie während der Aufzeichnung eingeschrieben, wobei die Kennadressen 1 bis 8 identisch sind, die die Wiedergabe- Aufbereitungsschaltungen 232 a, 232 b und 232 c anwählen. Wenn der Kopf H 1 jedoch die Spur Tr 3 abtastet, tasten die Köpfe H 4, H 5 und H 6 jeweils Spuren gemäß der Darstellung durch H 4′, H 5′ und H 6′ in Fig. 18 ab, so daß dann, wenn die Wieder­ gabe-Aufbereitungsschaltung 232 a die Daten ausgibt, die während der Aufzeichnung aus dem Bereich C- 3 ausgelesen wurden, die Wiedergabe-Aufbereitungsschaltungen 232 b und 232 c Daten ausgeben, die während der Aufzeichnung aus den Bereichen A-4 und B-4 ausgelesen wurden. Daher wechseln die Daten aus diesen drei Wiedergabe-Aufbereitungs­ schaltungen 232 a, 232 b und 232 c die Kanäle und werden zu Daten, die zeitlich relativ versetzt sind. Dies tritt auch dann ein, wenn der Kopf H 1 die Spur Tr 5 überstreicht. Hierbei tasten die Köpfe H 4, H 5 und H 6 Stellen H 4′′, H 5′′ und H 6′′ nach Fig. 18 ab.As described above, the track tracking circuit 226 controls such that the head H 1 scans one of the tracks Tr 1 , Tr 3 and Tr 5 . When the head H 1 scans the track Tr 1 as shown by H 1 in FIG. 18, the reproduction processing circuits 232 a , 232 b and 232 c write the data into areas on the same channel as during the recording, wherein the identification addresses 1 to 8 are identical, which select the playback conditioning circuits 232 a , 232 b and 232 c . However, when the head H 1 scans the track Tr 3 , the heads H 4 , H 5 and H 6 each scan tracks as shown by H 4 ', H 5 ' and H 6 'in Fig. 18, so that when the reproduction-processing circuit 232 a data output, which have been read out during the recording of the region C-3, the reproduction processing circuits 232 output b and 232 c data during the recording of the areas A - 4 and B - 4 were read out. Therefore, the data from these three playback processing circuits 232 a , 232 b and 232 c change channels and become data that are relatively offset in time. This also occurs when the head H 1 sweeps the track Tr 5 . Here, the heads H 4 , H 5 and H 6 digits H 4 '', H 5 '' and H 6 '' according to Fig. 18.

Mit einer Gestaltung in der Weise, daß die Daten in denjeni­ gen Bereich im Speicher 204 zurückgeführt werden, in dem sie während der Aufzeichnung gespeichert waren, kann jedoch die Anordnung der aus der Netzschnittstelle 202 ausgelese­ nen Daten gleich der Anordnung der in die Netzschnittstelle 202 eingegebenen Daten werden. D.h., die Netzschnittstelle 202 ruft den Speicher 204 entsprechend den Kennadressen 1 bis 8 und einer für ein externes Gerät geeigneten vorbe­ stimmten Zeitsteuerung aufeinanderfolgend ab und es müssen nur bezüglich der Bereiche A-1, B-1 und C-1 die Daten aus dem Speicher 204 (bzw. konkreter die Datenfolgen) zwangsweise gleichzeitig nach außen abgegeben werden. Darüber hinaus ist selbst dann, wenn die Verarbeitungseinheit der Fehler­ korrekturschaltung 206 mehrere Bereiche erfaßt, die Fehler­ korrektur durch einfachen Zugriff zu den gleichen Adressen wie während der Aufzeichnung möglich.However, with a design such that the data is returned to the area in the memory 204 where it was stored during the recording, the arrangement of the data read out from the network interface 202 can be the same as the arrangement of the data input to the network interface 202 Data will. That is, the network interface 202 sequentially retrieves the memory 204 in accordance with the identification addresses 1 to 8 and a predetermined time control suitable for an external device, and only the data from the memory need be related to the areas A - 1 , B - 1 and C - 1 204 (or more specifically the data sequences) are forcibly released to the outside at the same time. In addition, even if the processing unit of the error correction circuit 206 detects multiple areas, the error correction is possible by easy access to the same addresses as during the recording.

Infolgedessen wird gemäß der vorangehenden Beschreibung durch das Zurückführen der jeweils wiedergegebenen Daten in denjenigen Bereich im Speicher 204, in welchem die Daten während der Aufzeichnung gespeichert waren, in bezug auf die Spurnachführsteuerung die Wiedergabe unter der Voraussetzung möglich, daß jeder Kopf eine Spur abtastet, deren Azimut mit demjenigen des Kopfs übereinstimmt.As a result, as described above, by returning the respectively reproduced data to the area in the memory 204 in which the data was stored during the recording, with respect to the tracking control, the reproduction becomes possible provided that each head scans a track, the Azimuth matches that of the head.

Da jedoch eine Zugriffadresse in der Netzschnittstelle durch nachgeschaltete Schaltungsstufen wie ein externes Gerät oder dergleichen bestimmt ist und die Kennadressen eines jeden Kanals nur aufeinanderfolgend geändert werden, können folgende Probleme entstehen:However, since there is an access address in the network interface through downstream circuit stages like an external one Device or the like is determined and the identification addresses of each channel can only be changed sequentially, The following problems can arise:

Es sei angenommen, daß die Kennadressen, die die Wiedergabe- Aufbereitungsschaltungen 232 a, 232 b und 232 c anwählen, die Bereiche C-1, A-2 und B-2 sind, die Kennadressen, die die Netzschnittstelle 202 anwählt, die Bereiche A-2, B-2 und C-2 sind und die Unteradressen, die die Netzschnittstelle 202 anwählt, den Unteradressen vorangehen, die die Wiederga­ be-Aufbereitungsschaltungen 232 b und 232 c anwählen. In diesem Fall sind die aus den Bereichen A-2 und B-2 ausgele­ senen Daten und die aus dem Bereich C-2 ausgelesenen Daten zeitlich um einen Zeitabschnitt versetzt, der nahe an einem einzelnen Lesezyklus des Speichers 204 liegt. Darüber hinaus ruft in dem Datenaufzeichnungsgerät gemäß dem Ausführungs­ beispiel auch die Fehlerkorrekturschaltung 206 den Speicher 204 ab. Daher muß die Netzschnittstelle 202, nachdem die Daten entweder der Wiedergabe-Aufbereitungsschaltungen 232 a, 232 b und 232 c oder des Speichers 204 eingeschrieben sind, die Daten nach dem Ablauf der Verarbeitungszeit der Fehlerkorrekturschaltung 206 abrufen. Andernfalls werden von der Netzschnittstelle 202 Daten gelesen, an denen keine Fehlerkorrektur oder eine unvollständige Fehlerkorrektur vorgenommen ist.It is assumed that the identification addresses which the playback processing circuits 232 a , 232 b and 232 c select, the areas C - 1 , A - 2 and B - 2 , the identification addresses which the network interface 202 selects, the areas A - 2, B - 2 and C - 2, and the sub-addresses, which selects the network interface 202, precede the sub-addresses, dial the Playb-conditioning circuits 232 b and 232 c. In this case, the data read out from areas A - 2 and B - 2 and the data read out from area C - 2 are staggered in time by a period close to a single read cycle of memory 204 . In addition, the error correction circuit 206 also calls the memory 204 in the data recorder according to the embodiment. Therefore, the network interface must be 202 after the data from either the reproduction processing circuits 232 a, 232 b and 232 c of the memory or are written 204 to retrieve the data after the elapse of the processing time of the error correction circuit 206th Otherwise, the network interface 202 reads data on which no error correction or incomplete error correction has been carried out.

Die Wiedergabeeinrichtung gemäß dem Ausführungsbeispiel ist daher derart gestaltet, daß die Kennadressen versetzt werden können, die die Wiedergabe-Aufbereitungsschaltungen 232 a, 232 b und 232 c anwählen. Dieser Prozeß wird nachstehend erläutert.The playback device according to the embodiment is therefore designed in such a way that the identification addresses can be shifted, which select the playback processing circuits 232 a , 232 b and 232 c . This process is explained below.

Von den Adressendaten, die die Kenndatenauszugsschaltung 262 nach Fig. 23 ausgibt, werden die den vorangehend be­ schriebenen Kennadressen 1 bis 8 entsprechenden 3-Bit-Daten über einen Anschluß 263 an eine Steuersammelleitung Cd abgegeben. Die Kennadressen 1 bis 8 der Zugriffadressen der Netzschnittstelle 202 werden gleichfalls an die Steuer­ sammelleitung Cd angelegt. Die Zentraleinheit 208 vergleicht diese Daten und gibt einen Befehl an die Wiedergabe-Aufbe­ reitungsschaltungen 232 a, 232 b und 232 c zu einer derartigen Versetzung der Zugriffadressen ab, daß zwischen den Zugriff­ adressen der Netzschnittstelle 202 und den Zugriffadressen der Wiedergabe-Aufbereitungsschaltungen 232 a, 232 b und 232 c nicht ein Zusammenhang besteht, der die vorangehend beschrie­ benen Probleme verursacht.From the address data which the characteristic data extracting circuit 262 of FIG. 23 outputs, the 3-bit data corresponding to the characteristic addresses 1 to 8 described above are output via a connection 263 to a control bus Cd . The identification addresses 1 to 8 of the access addresses of the network interface 202 are also applied to the control line Cd . The central unit 208 compares this data and issues a command to the playback processing circuits 232 a , 232 b and 232 c to offset the access addresses in such a way that between the access addresses of the network interface 202 and the access addresses of the playback processing circuits 232 a , 232 b and 232 c there is no connection that causes the problems described above.

Nimmt man nun an, daß die Verarbeitungszeit der Fehlerkorrek­ turschaltung die Zeit für drei Spuren ist, nämlich die Datenzugriffzeit für eine Kennadresse, so entsteht dann kein Problem, wenn eine Kennadresse An, die die Netzschnitt­ stelle 202 anwählt, um mindestens "3" in bezug auf eine Kennadresse Aa verzögert ist, die die Wiedergabe-Aufberei­ tungsschaltung 232 a anwählt. Falls demnach Aa-An kleiner als oder gleich "2" ist, müssen die Kennadressen Aa, Ab und Ac der Wiedergabe-Aufbereitungsschaltungen 232 a, 05846 00070 552 001000280000000200012000285910573500040 0002003921017 00004 05727232 b und 232 c versetzt werden.Assuming that the processing time of the error correction circuit is the time for three tracks, namely the data access time for one identification address, then no problem arises if a identification address An , which the network interface 202 selects, by at least "3" in relation is delayed to a identification address Aa , which selects the playback processing circuit 232 a . Accordingly, if Aa-An is less than or equal to "2", the identification addresses Aa, Ab and Ac of the playback processing circuits 232 a , 05846 00070 552 001000280000000200012000285910573500040 0002003921017 00004 05727 232 b and 232 c must be offset.

Die Funktion der Zentraleinheit 208 hierzu wird anhand des Ablaufdiagramms in Fig. 24 erläutert. Wenn die Wiedergabe begonnen hat (Schritt S 1), wird zuerst die Kennadresse an der Netzschnittstelle 202 aufgenommen (Schritt S 2), wonach ferner über den Anschluß 263 die Kennadresse Aa der Wiedergabe-Aufbereitungsschaltung 232 a aufgenommen wird (Schritt S 3). Dann wird ermittelt, ob die Differenz (Aa-An) zwischen diesen Adressen mindestens "3" ist oder nicht (Schritt S 4). Falls die Differenz mindestens "3" ist, kehrt der Prozeß über einen Schritt S 6 zu dem Schritt S 2 zurück. Falls die Differenz kleiner als oder gleich "2" ist, wird über einen Anschluß 266 an einen Versetzungs­ datengenerator 265 einer jeden Wiedergabe-Aufbereitungsschal­ tung 232 a, 232 b und 232 c ein Befehl zum Verschieben bzw. Ändern von Versetzungsdaten abgegeben (Schritt S 5). Der Versetzungsdatengenerator 265 erzeugt beispielsweise 2-Bit- Daten, die in dem Addierer 264 zu den beiden werthöchsten Bits der 3-Bit-Daten für die Kennadressen addiert werden. Falls die Versetzungsdaten jeweils um "1" aufeinanderfolgend geändert werden, werden die Kennadressen Aa, Ab und Ac der Wiedergabe-Aufbereitungsschaltungen 232 a, 232 b und 232 c um "2" versetzt. Der Prozeß kehrt dann über den Schritt S 6 zu dem Schritt S 2 zurück, wonach der gleiche Vorgang wiederholt wird. Falls (Aa-An) noch kleiner als oder gleich "2" ist, werden die Kennadressen Aa, Ab und Ac um "2" versetzt. Der Schritt S 6 ist ein Schritt für das Warten bis zum Ende der Wiedergabe. The function of the central unit 208 for this is explained with the aid of the flow chart in FIG. 24. When playback has started (step S 1 ), the identification address is first recorded at the network interface 202 (step S 2 ), after which the identification address Aa of the reproduction processing circuit 232 a is also recorded via the connection 263 (step S 3 ). It is then determined whether the difference (Aa-An) between these addresses is at least "3" or not (step S 4 ). If the difference is at least "3", the process returns to step S 2 via step S 6 . If the difference is less than or equal to "2", a command to move or change displacement data is issued via a connection 266 to a displacement data generator 265 of each reproduction processing circuit 232 a , 232 b and 232 c (step S 5 ). The offset data generator 265 generates, for example, 2-bit data, which are added in the adder 264 to the two most significant bits of the 3-bit data for the identification addresses. If the offset data are successively changed by "1", the identification addresses Aa, Ab and Ac of the reproduction processing circuits 232 a , 232 b and 232 c are offset by "2". The process then returns to step S 2 via step S 6 , after which the same process is repeated. If (Aa-An) is still less than or equal to "2", the identification addresses Aa, Ab and Ac are offset by "2". Step S 6 is a step for waiting until the end of the reproduction.

Mit der vorstehend beschriebenen Gestaltung werden durch die Zeitsteuerung des Einschreibens der Daten aus den Wieder­ gabe-Aufbereitungsschaltungen 232 a, 232 b und 232 c in den Speicher 204, des Abrufs der Daten durch die Fehlerkorrektur­ schaltung 206 und des Lesens der Daten durch die Netzschnitt­ stelle 202 die vorstehend beschriebenen Probleme vermieden.With the above-described design, the timing of the writing of the data from the reprocessing processing circuits 232 a , 232 b and 232 c into the memory 204 , the retrieval of the data by the error correction circuit 206 and the reading of the data by the network interface 202 avoided the problems described above.

Es wurde zwar angenommen, daß eine Versetzungsstufe der Kennadressen Aa, Ab und Ac der Wiedergabe-Aufbereitungsschal­ tungen 232 a, 232 b und 232 c "2" ist, jedoch ist die gleiche Wirkung zu erwarten, wenn die Stufe "1" oder "4" ist. Falls jedoch die Verarbeitungseinheit der Fehlerkorrekturschal­ tung 206 sechs Spuren mit zwei Kennadressen umfaßt (sechs Bereiche nach Fig. 22) und die Adresse, die die Fehlerkorrek­ turschaltung anwählt, nicht versetzt wird, ist keine Fehler­ korrektur möglich, wenn die Versetzungseinheit bzw. Ver­ setzungsstufe "1" ist. Daher muß die Versetzungseinheit für die Kennadressen in der jeweiligen Wiedergabe-Aufberei­ tungsschaltung "2" oder "4" sein. Gleichermaßen muß dann, wenn die Verarbeitungseinheit der Fehlerkorrekturschaltung 206 zwölf Spuren erfaßt, die Versetzungseinheit für die Kennadressen jeder Wiedergabe-Aufbereitungsschaltung "4" sein.Although it was assumed that an offset level of the identification addresses Aa, Ab and Ac of the playback processing circuits 232 a , 232 b and 232 c is "2", the same effect can be expected if the level "1" or "4th "is. However, if the processing unit of the error correction TIC 206 of six tracks two identification addresses comprising (six areas of FIG. 22) and the address that selects the Fehlerkorrek turschaltung, is not displaced, no error correction is possible if the displacement unit or Ver reduction stage " Is 1 ". Therefore, the offset unit for the identification addresses in the respective reproduction processing circuit must be "2" or "4". Similarly must then, when the processing unit of the error correction circuit 206 detects twelve tracks be the displacing unit for the characteristic addresses of each playback processing circuit "4".

Da in dem Digitaldatenaufzeichnungsgerät gemäß dem Ausfüh­ rungsbeispiel jede zweite Spur ein Nachführsteuerungsziel ist, ist die Einregelungszeit bei der Nachführung außer­ ordentlich kurz und es ist eine identische Wiedergabe unab­ hängig davon möglich, auf welche Zielspur ein jeweiliger Kopf gesteuert ist. Es ist ferner möglich, die Zeiten der Ausgabe der Daten aus der Netzschnittstelle 202 zu dem externen Gerät entsprechend der Anforderung des externen Geräts frei zu wählen. Since every second track is a tracking control target in the digital data recorder according to the exemplary embodiment, the settling time for tracking is extraordinarily short and identical reproduction is possible regardless of which target track a respective head is controlled to. It is also possible to freely select the times of the output of the data from the network interface 202 to the external device in accordance with the request of the external device.

Vorstehend wurde zwar als Ausführungsbeispiel ein Digitalda­ tenaufzeichnungsgerät zur gleichzeitigen Aufzeichnung oder Wiedergabe auf drei Kanälen beschrieben, jedoch sind die gleichen Wirkungen allgemein auch durch das Anwenden der erfindungsgemäßen Gestaltung bei einer Digitalsignal-Wieder­ gabeeinrichtung erzielbar, die eine gleichzeitige Wiedergabe auf n Kanälen ausführt, wobei n gleich oder größer als "2" ist.Although a digital data recorder for simultaneous recording or playback on three channels has been described above as an exemplary embodiment, the same effects can generally also be achieved by applying the design according to the invention to a digital signal reproduction device which carries out simultaneous playback on n channels, where n is equal to or greater than "2".

Es wird eine Einrichtung zur Wiedergabe digitaler Informa­ tionen von einem Aufzeichnungsträger mit einer Vielzahl paralleler Spuren angegeben, auf denen die digitalen Informa­ tionen als digitale Signale für n Kanäle aufgezeichnet sind, wobei n größer als oder gleich "2" ist. Die digitalen Signale für die n Kanäle werden mit n Wiedergabeköpfen abgenommen. Die in den abgenommenen Signalen enthaltenen digitalen Informationen werden in einer Speichereinrichtung gespeichert. Für die Ermittlung, welche der abgenommenen digitalen Signale für die n Kanäle jeweils den Wiedergabe­ köpfen entsprechen, werden Erkennungsdaten erzeugt. Entspre­ chend den Erkennungsdaten wird die Zeit eines Zugriffs einer Zugriffeinrichtung, die die Speichereinrichtung zum Ausführen einer vorbestimmten Verarbeitung der in der Spei­ chereinrichtung gespeicherten digitalen Signale abruft, in bezug auf die Wiedergabezeit der mittels der n Wiedergabe­ köpfe reproduzierten digitalen Informationen gesteuert.A device for reproducing digital information from a recording medium having a multiplicity of parallel tracks is specified, on which the digital information is recorded as digital signals for n channels, where n is greater than or equal to "2". The digital signals for the n channels are picked up with n playback heads. The digital information contained in the picked up signals is stored in a storage device. Recognition data are generated for the determination of which of the digital signals picked up for the n channels each correspond to the reproduction. Corresponding to the recognition data, the time of access of an access device which calls the storage device to carry out a predetermined processing of the digital signals stored in the storage device is controlled with respect to the reproduction time of the digital information reproduced by means of the n reproduction heads.

Claims (27)

1. Einrichtung zur Wiedergabe digitaler Informationen von einem Aufzeichnungsträger, der eine Vielzahl paralleler Spuren hat, auf denen die digitalen Informationen als digi­ tale Signale für n Kanäle aufgezeichnet sind, wobei n gleich oder größer als 2 ist, gekennzeichnet durch
n Wiedergabeköpfe (H) zur Abnahme der digitalen Signale für die n Kanäle,
eine Speichereinrichtung (52; 72; 204) zum Speichern der in den mit den n Wiedergabeköpfen abgenommenen digitalen Signalen enthaltenen digitalen Informationen,
eine Zugriffeinrichtung (50, 54; 70; 202, 206) für den Zugriff zur Speichereinrichtung zum Ausführen einer vorbe­ stimmten Verarbeitung der in der Speichereinrichtung gespei­ cherten digitalen Informationen,
eine Erkennungseinrichtung (48; 64; 232, 262) zum Er­ mitteln, welche der digitalen Signale für die n Kanäle den mit den n Wiedergabeköpfen abgenommenen Signalen entspre­ chen, und zum Ausgeben von Erkennungsdaten, und
eine Steuereinrichtung (50; 70; 208) zum relativen Einstellen einer Zeit für den Zugriff der Zugriffeinrichtung an der Speichereinrichtung in bezug auf eine Wiedergabezeit für die Abnahme der digitalen Informationen mittels der n Wiedergabeköpfe entsprechend den Erkennungsdaten. 1. A device for reproducing digital information from a recording medium having a plurality of parallel tracks on which the digital information is recorded as digital signals for n channels, where n is equal to or greater than 2, characterized by
n playback heads ( H ) for receiving the digital signals for the n channels,
storage means ( 52 ; 72 ; 204 ) for storing the digital information contained in the digital signals picked up by the n playback heads,
an access device ( 50 , 54 ; 70 ; 202 , 206 ) for access to the storage device for carrying out predetermined processing of the digital information stored in the storage device,
a detection device ( 48 ; 64 ; 232 , 262 ) for determining which of the digital signals for the n channels correspond to the signals picked up with the n playback heads, and for outputting detection data, and
control means ( 50 ; 70 ; 208 ) for relatively setting a time for the access means to access the storage means with respect to a reproduction time for taking out the digital information by means of the n reproducing heads in accordance with the recognition data. 2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die digitalen Signale für die n Kanäle auf jeweils n Spuren der Vielzahl von Spuren (Tr) aufgezeichnet sind und daß die n Wiedergabeköpfe (H) derart angeordnet sind, daß sie n benachbarte Spuren der Vielzahl von Spuren über­ streichen.2. Device according to claim 1, characterized in that the digital signals for the n channels are recorded in each case n tracks of the plurality of tracks (Tr) and that the n playback heads ( H ) are arranged such that they have n adjacent tracks of the plurality of traces across. 3. Einrichtung nach Anspruch 2, gekennzeichnet durch eine Nachführsteuereinrichtung (38; 226) zum Steuern der Relativlage zwischen dem Aufzeichnungsträger (T) und den n Wiedergabeköpfen (H), die einen der n Wiedergabeköpfe derart steuert, daß er eine von m benachbarten Spuren der Vielzahl von Spuren (Tr) überstreicht, wobei m kleiner als n ist.3. Device according to claim 2, characterized by a tracking control device ( 38 ; 226 ) for controlling the relative position between the recording medium ( T ) and the n playback heads ( H ), which controls one of the n playback heads such that it tracks one of m adjacent tracks A large number of tracks (Tr) are covered, with m being less than n . 4. Einrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speichereinrichtung (52; 72; 204) einen Speicher zum Speichern der digitalen Informationen von mindestens n Spuren (Tr) enthält.4. Device according to one of claims 1 to 3, characterized in that the memory device ( 52 ; 72 ; 204 ) contains a memory for storing the digital information of at least n tracks (Tr) . 5. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Steuereinrichtung (50; 70; 208) entsprechend den Erkennungsdaten die Zugriffszeit der Zugriffeinrichtung für eine vorbestimmte Adresse in dem Speicher (52; 72; 204) einstellt.5. Device according to claim 4, characterized in that the control device ( 50 ; 70 ; 208 ) sets the access time of the access device for a predetermined address in the memory ( 52 ; 72 ; 204 ) according to the identification data. 6. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Steuereinrichtung (208) entsprechend den Erkennungs­ daten Schreibadressen für die mittels der n Wiedergabe­ köpfe (H) abgenommenen digitalen Informationen in den Spei­ cher (204) einstellt.6. Device according to claim 4, characterized in that the control device ( 208 ) in accordance with the recognition data write addresses for the by means of the n reproduction heads ( H ) removed digital information in the memory ( 204 ). 7. Einrichtung nach Anspruch 6, gekennzeichnet durch eine Vergleichseinrichtung (208) zum Vergleichen der Schreib­ adressen für die mittels der n Wiedergabeköpfe (H) abgenomme­ nen digitalen Informationen in dem Speicher (204) mit Zu­ griffadressen für den Zugriff zum Speicher durch die Zu­ griffeinrichtung (202, 206).7. Device according to claim 6, characterized by a comparison device ( 208 ) for comparing the write addresses for the by means of the n reproducing heads ( H ) removed information in the memory ( 204 ) with access addresses for access to the memory by the access device ( 202 , 206 ). 8. Einrichtung nach Anspruch 7, gekennzeichnet durch eine Adressenverschiebeeinrichtung (232) zum Versetzen der Zugriffadressen für den Zugriff zum Speicher (204) durch die Zugriffeinrichtung (202, 206) entsprechend einem Ausgangssignal der Vergleichseinrichtung (208).8. Device according to claim 7, characterized by an address shifting device ( 232 ) for shifting the access addresses for access to the memory ( 204 ) by the access device ( 202 , 206 ) in accordance with an output signal of the comparison device ( 208 ). 9. Einrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Adressenverschiebeeinrichtung (232) die Zugriff­ adressen für den Zugriff zum Speicher (204) unter Ansetzen einer den digitalen Informationen von n Spuren (Tr) entspre­ chenden Größe als Einheit versetzt.9. Device according to claim 8, characterized in that the address shifting device ( 232 ) offset the access addresses for access to the memory ( 204 ) using a size corresponding to the digital information of n tracks (Tr) as a unit. 10. Einrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Erkennungseinrichtung (48; 64) die Erkennungsdaten durch Auswerten der mittels der n Wieder­ gabeköpfe (H) abgenommenen digitalen Signale erzeugt.10. Device according to one of claims 1 to 5, characterized in that the detection device ( 48 ; 64 ) generates the detection data by evaluating the digital signals taken off by means of the n playback heads ( H ). 11. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß auf dem Aufzeichnungsträger (T) im Multiplex mit den digitalen Signalen ein niederfrequentes Pilotsignal (f 1) aufgezeichnet ist und daß die Erkennungseinrichtung (48) die Erkennungsdaten durch Auswertung des mittels der n Wiedergabeköpfe abgenommenen Pilotsignals erzeugt.11. The device according to claim 10, characterized in that a low-frequency pilot signal ( f 1 ) is recorded on the recording medium ( T ) in multiplex with the digital signals and that the detection device ( 48 ) the detection data by evaluating the pilot signal taken off by means of the n playback heads generated. 12. Einrichtung nach Anspruch 11, gekennzeichnet durch eine Nachführsteuereinrichtung (38), die die Relativlage zwischen dem Aufzeichnungsträger (T) und den n Wiedergabe­ köpfen (H) unter Verwendung des mittels der n Wiedergabeköpfe abgenommenen Pilotsignals (f 1, f 2) steuert.12. The device according to claim 11, characterized by a tracking control (38), the heads, the relative position between the recording medium (T) and the n Play (H) using the off-hook means of the n reproducing heads pilot signal (f 1, f 2) controls. 13. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die auf dem Aufzeichnungsträger (T) aufgezeichneten digitalen Signale die digitalen Informationen sowie digitale Kenninformationen (ID) für die Erkennung der digitalen Signale für die n Kanäle enthalten und daß die Erkennungs­ einrichtung (64) die Erkennungsdaten durch Auswertung der mittels der n Wiedergabeköpfe (H) abgenommenen digitalen Kenninformationen erzeugt.13. The device according to claim 10, characterized in that the digital signals recorded on the recording medium ( T ) contain the digital information and digital identification information (ID) for the detection of the digital signals for the n channels and that the detection device ( 64 ) Recognition data generated by evaluating the digital identification information taken off by means of the n playback heads ( H ). 14. Einrichtung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Zugriffeinrichtung (50, 54; 202, 206) eine Fehlerkorrekturschaltung (54; 206) für die Korrektur von Fehlern der in der Speichereinrichtung (52; 204) ge­ speicherten Informationen enthält.14. Device according to one of claims 1 to 13, characterized in that the access device ( 50 , 54 ; 202 , 206 ) has an error correction circuit ( 54 ; 206 ) for correcting errors in the information stored in the memory device ( 52 ; 204 ) contains. 15. Einrichtung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Zugriffeinrichtung (202, 206) eine Schnittstelle (202) für die Ausgabe der in der Speicher­ einrichtung (204) gespeicherten digitalen Informationen an eine Gegenstelle enthält.15. Device according to one of claims 1 to 14, characterized in that the access device ( 202 , 206 ) contains an interface ( 202 ) for the output of the digital information stored in the memory device ( 204 ) to a remote station. 16. Einrichtung zur Wiedergabe digitaler Informationen von einem Aufzeichnungsträger, der eine Vielzahl paralleler Spuren hat, auf denen digitale Video-Informationen auf i Spuren je Vollbild als digitale Signale für n Kanäle aufgezeichnet sind, wobei n gleich oder größer als 2 ist und i größer als n ist, gekennzeichnet durch
n Wiedergabeköpfe (H) für die Abnahme der digitalen Signale für die n Kanäle,
eine Speichereinrichtung (52) zum Speichern der in den mittels n Wiedergabeköpfe abgenommenen digitalen Signalen enthaltenen digitalen Informationen,
eine Zugriffeinrichtung (50) für den Zugriff zur Spei­ chereinrichtung zum Ausführen einer vorbestimmten Verarbei­ tung der in der Speichereinrichtung gespeicherten digitalen Informationen,
eine Erkennungseinrichtung (48) zum Ermitteln, welche Spur der i Spuren, auf denen die digitalen Video-Informa­ tionen für ein Vollbild aufgezeichnet sind, den mittels der n Wiedergabeköpfe abgenommenen Signalen entspricht, und zum Ausgeben von Erkennungsdaten, und
eine Steuereinrichtung (50) zum relativen Einstellen einer Zugriffzeit für den Zugriff der Zugriffeinrichtung an der Speichereinrichtung in bezug auf eine Wiedergabezeit für die Abnahme der digitalen Informationen mittels der n Wiedergabeköpfe entsprechend den Erkennungsdaten.16. Device for reproducing digital information from a recording medium which has a plurality of parallel tracks on which digital video information is recorded on i tracks per frame as digital signals for n channels, where n is equal to or greater than 2 and i is greater than n is characterized by
n playback heads ( H ) for the acquisition of digital signals for the n channels,
storage means ( 52 ) for storing the digital information contained in the digital signals picked up by n playback heads,
an access device ( 50 ) for access to the storage device for executing a predetermined processing of the digital information stored in the storage device,
detection means ( 48 ) for determining which track of the i tracks on which the digital video information is recorded for one frame corresponds to the signals picked up by the n playback heads and for outputting detection data, and
a control device ( 50 ) for relatively setting an access time for the access device's access to the storage device with respect to a playback time for the acceptance of the digital information by means of the n playback heads in accordance with the identification data. 17. Einrichtung nach Anspruch 16, dadurch gekennzeichnet, daß i ein ganzzahliges Vielfaches von n ist.17. The device according to claim 16, characterized in that i is an integer multiple of n . 18. Einrichtung nach Anspruch 16 oder 17, dadurch gekenn­ zeichnet, daß die digitalen Video-Informationen für ein Vollbild auf benachbarten Spuren (Tr) aufgezeichnet sind und daß die n Wiedergabeköpfe (H) derart angeordnet sind, daß sie benachbarte Spuren der Vielzahl von Spuren überstrei­ chen.18. Device according to claim 16 or 17, characterized in that the digital video information for one frame is recorded on adjacent tracks (Tr) and that the n playback heads ( H ) are arranged such that they adjacent tracks of the plurality of tracks sweep over. 19. Einrichtung nach Anspruch 18, gekennzeichnet durch eine Nachführsteuereinrichtung (38) zum Steuern der Relativlage zwischen dem Aufzeichnungsträger (T) und den n Wiedergabe­ köpfen (H), die einen der n Wiedergabeköpfe derart steuert, daß der eine von m Spuren der Vielzahl von Spuren (Tr) überstreicht, wobei m kleiner als i ist.19. A device according to claim 18, characterized by a tracking control (38) for controlling the relative position between the recording medium (T) and the n playback heads (H) which controls one of the N reproducing heads in such a way that one of m tracks of the plurality of Scans tracks (Tr) , where m is less than i . 20. Einrichtung nach einem der Ansprüche 16 bis 19, da­ durch gekennzeichnet, daß die Speichereinrichtung (52) einen Speicher zum Speichern der digitalen Informationen von mindestens i Spuren (Tr) enthält.20. Device according to one of claims 16 to 19, characterized in that the memory device ( 52 ) contains a memory for storing the digital information of at least i tracks (Tr) . 21. Einrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Steuereinrichtung (50) entsprechend den Erkennungs­ daten die Zugriffzeit der Zugriffeinrichtung für eine vorbe­ stimmte Adresse des Speichers (52) einstellt. 21. The device according to claim 20, characterized in that the control device ( 50 ) sets the access time of the access device for a predetermined address of the memory ( 52 ) according to the detection data. 22. Einrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Steuereinrichtung (50) entsprechend den Erkennungs­ daten Schreibadressen für das Einschreiben der mittels der n Wiedergabeköpfe (H) abgenommenen digitalen Informa­ tionen in den Speicher (52) einstellt.22. The device according to claim 20, characterized in that the control device ( 50 ) in accordance with the recognition data write addresses for writing the by means of the n playback heads ( H ) removed digital information in the memory ( 52 ). 23. Einrichtung zur Wiedergabe digitaler Informationen von einem Aufzeichnungsträger, der eine Vielzahl paralle­ ler Spuren hat, auf denen digitale Informationen als digitale Signale für n Kanäle aufgezeichnet sind, wobei n gleich oder größer als 2 ist, gekennzeichnet durch
n Wiedergabeköpfe (H) zur Abnahme der digitalen Signale für die n Kanäle,
eine Speichereinrichtung (72) zum Speichern der in den mittels der n Wiedergabeköpfe abgenommenen digitalen Signalen enthaltenen Informationen,
eine Zugriffeinrichtung (70) für den Zugriff zur Spei­ chereinrichtung unter Ansetzen einer vorbestimmten Menge der digitalen Informationen als eine Einheit für eine vorbe­ stimmte Verarbeitung der vorbestimmten Menge der in der Speichereinrichtung gespeicherten digitalen Informationen, wobei die vorbestimmte Menge der digitalen Informationen auf i benachbarten Spuren (Tr) aufgezeichnet ist,
eine Erkennnungseinrichtung (48) zum Ermitteln, welche Spur von den i benachbarten Spuren den mittels der n Wieder­ gabeköpfen abgenommenen Signalen entspricht, und zur Ausgabe von Erkennungsdaten, und
eine Steuereinrichtung (70) zum relativen Einstellen einer Zugriffzeit der Zugriffeinrichtung an der Speicher­ einrichtung in bezug auf eine Wiedergabezeit für die Abnahme der digitalen Informationen mittels der n Wiedergabeköpfe entsprechend den Erkennungsdaten.23. Device for reproducing digital information from a recording medium which has a plurality of parallel tracks on which digital information is recorded as digital signals for n channels, n being equal to or greater than 2, characterized by
n playback heads ( H ) for receiving the digital signals for the n channels,
storage means ( 72 ) for storing the information contained in the digital signals picked up by the n playback heads,
an access device ( 70 ) for accessing the storage device using a predetermined amount of the digital information as a unit for pre-processing the predetermined amount of the digital information stored in the storage device, the predetermined amount of the digital information on i adjacent tracks ( Tr) is recorded,
detection means ( 48 ) for determining which track of the i adjacent tracks corresponds to the signals picked up by the n playback heads, and for outputting detection data, and
a control device ( 70 ) for relatively setting an access time of the access device on the storage device with respect to a playback time for the acceptance of the digital information by means of the n playback heads in accordance with the identification data. 24. Einrichtung nach Anspruch 23, gekennzeichnet durch eine Nachführsteuereinrichtung (38) zum Steuern der Relativ­ lage zwischen dem Aufzeichnungsträger (T) und den n Wieder­ gabeköpfen (H), die einen der n Wiedergabeköpfe derart steuert, daß er eine von m Spuren der Vielzahl von Spuren überstreicht, wobei m kleiner als i ist.24. The device according to claim 23, characterized by a tracking control device ( 38 ) for controlling the relative position between the recording medium ( T ) and the n playback heads ( H ), which controls one of the n playback heads so that it one of m tracks of the plurality covered by traces, where m is less than i . 25. Einrichtung zur Wiedergabe digitaler Informationen von einem Aufzeichnungsträger, der eine Vielzahl paralleler Spuren hat, auf denen digitale Informationen als digitale Signale für n Kanäle aufgezeichnet sind, wobei n gleich oder größer als 2 ist, gekennzeichnet durch
n Wiedergabeköpfe (H) zur Abnahme der digitalen Signale für die n Kanäle,
eine Speichereinrichtung (204) zum Speichern der in den mittels der n Wiedergabeköpfe abgenommenen digitalen Signalen enthaltenen digitalen Informationen,
eine erste Zugriffeinrichtung (206) für den Zugriff zur Speichereinrichtung zum Ausführen einer vorbestimmten ersten Verarbeitung der in der Speichereinrichtung gespei­ cherten digitalen Informationen,
eine zweite Zugriffeinrichtung (202) für den Zugriff zur Speichereinrichtung zum Ausführen einer vorbestimmten zweiten Verarbeitung der in der Speichereinrichtung gespei­ cherten digitalen Informationen,
eine Vergleichseinrichtung (208) zum Vergleichen von Schreibadressen bei dem Einschreiben der mittels der n Wiedergabeköpfe abgenommenen digitalen Informationen in die Speichereinrichtung mit Zugriffadressen für den Zugriff zur Speichereinrichtung durch die zweite Zugriffeinrichtung und
eine Adressenverschiebeeinrichtung (232, 265) zum Versetzen der Zugriffadressen für den Zugriff zur Speicher­ einrichtung durch die Zugriffeinrichtung entsprechend einem Ausgangssignal der Vergleichseinrichtung, wobei die Adressen­ verschiebeeinrichtung die Zugriffadressen unter Ansetzen einer den digitalen Informationen von n Spuren entsprechenden Größe als Einheit versetzt. 25. Device for reproducing digital information from a recording medium having a plurality of parallel tracks on which digital information is recorded as digital signals for n channels, n being equal to or greater than 2, characterized by
n playback heads ( H ) for receiving the digital signals for the n channels,
storage means ( 204 ) for storing the digital information contained in the digital signals picked up by the n playback heads,
a first access device ( 206 ) for access to the storage device for executing a predetermined first processing of the digital information stored in the storage device,
a second access device ( 202 ) for access to the storage device for executing a predetermined second processing of the digital information stored in the storage device,
a comparison device ( 208 ) for comparing write addresses when the digital information taken off by means of the n playback heads is written into the storage device with access addresses for access to the storage device by the second access device and
an address shifter ( 232 , 265 ) for shifting the access addresses for access to the memory device by the access device in accordance with an output signal of the comparison device, the address shifting device shifting the access addresses using a size corresponding to the digital information of n tracks as a unit. 26. Einrichtung nach Anspruch 25, dadurch gekennzeichnet, daß die erste Zugriffeinrichtung eine Fehlerkorrekturschal­ tung (206) zum Ausführen einer Fehlerkorrektur an den in der Speichereinrichtung (204) gespeicherten digitalen Infor­ mationen enthält und daß die zweite Zugriffeinrichtung (202) eine Schnittstelle zur Ausgabe der in der Speicher­ einrichtung gespeicherten digitalen Informationen an eine Gegenstelle enthält.26. The device according to claim 25, characterized in that the first access device contains an error correction circuit ( 206 ) for performing an error correction on the digital information stored in the memory device ( 204 ) and that the second access device ( 202 ) has an interface for outputting the contains digital information stored in the memory device to a remote station. 27. Einrichtung nach Anspruch 25 oder 26, dadurch gekenn­ zeichnet, daß die erste Zugriffeinrichtung (206) die Spei­ chereinrichtung (204) unter Ansetzen einer den digitalen Informationen von (n, x, j) Spuren entsprechenden Größe als eine Einheit abfrägt, wobei j eine ganze Zahl ist, die mindestens gleich 2 ist, und daß die Adressenverschiebe­ einrichtung (232, 265) die Zugriffadressen für den Zugriff zur Speichereinrichtung unter Ansetzen der den digitalen Informationen von den (n, x, j) Spuren entsprechenden Größe als eine Einheit versetzt.27. The device according to claim 25 or 26, characterized in that the first access device ( 206 ) queries the storage device ( 204 ) using a size corresponding to the digital information of (n, x, j) tracks as a unit, j is an integer at least equal to 2 and that the address shifter ( 232 , 265 ) offsets the access addresses for access to the memory device as a unit using the size corresponding to the digital information from the (n, x, j) tracks .