DE3901298A1 - Push-pull circuit - Google Patents
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Abstract
Description
Die Erfindung betrifft eine Gegentaktschaltung mit ei ner Logikschaltung, die einen ersten und einen zweiten Transistor ansteuert.The invention relates to a push-pull circuit with egg ner logic circuit that a first and a second Activates transistor.
Bei Gegentaktschaltungen, die im allgemeinen als Gegen taktendstufen Anwendung finden, wird bekanntlich der eine Gegentakttransistor leitend geschaltet, wenn der andere Gegentakttransistor sperrend geschaltet wird. Geschieht dies gleichzeitig, so fließt ein Strom von demjenigen Gegentakttransistor, der gerade ausgeschal tet wurde, zu demjenigen Gegentakttransistor, der gera de eingeschaltet wurde. Dieser unerwünschte Strom ist durch überschüssige Ladungsträger im Basisgebiet des jenigen Transistors bedingt, der gerade ausgeschaltet wurde.In push-pull circuits, which are generally counter clock stages are used, as is well known a push-pull transistor turned on when the other push-pull transistor is turned off. If this happens at the same time, a current flows from the push-pull transistor that was just stripped tet was to the push-pull transistor that gera de was switched on. This unwanted stream is due to excess charge carriers in the base area of the conditional on that transistor that just turned off has been.
Vermeiden kann man den unerwünschten Stromfluß von ei nem Gegentakttransistor zum anderen im Zeitpunkt des Funktionswechsels der beiden Gegentakttransistoren nur dadurch, daß der eine Gegentakttransistor nicht gleich zeitig mit dem Abschalten des anderen Gegentakttransi stors eingeschaltet wird, sondern erst nach einer War tezeit, während der eine Ausräumung unerwünschter La dungsträger in der Basiszone des gerade abgeschalteten Gegentakttransistors erfolgt. Diese Lösung erfordert zwei Zeitglieder, die gegenläufige Forderungen erfüllen müssen.One can avoid the undesired current flow of egg nem push-pull transistor to the other at the time of Function change of the two push-pull transistors only in that the one push-pull transistor is not the same in time with switching off the other push-pull transi stors is switched on, but only after a war te time, during which an evacuation of undesired La manure carrier in the base zone of the just switched off Push-pull transistor takes place. This solution requires two timers that meet opposite requirements have to.
Der Erfindung liegt die Aufgabe zugrunde, eine Gegen taktschaltung anzugeben, die durch einen einfachen Auf bau einen unerwünschten Stromfluß von Gegentakttransi stor zu Gegentakttransistor in der Umschaltphase ver meidet. Diese Aufgabe wird bei einer Gegentaktschaltung der eingangs erwähnten Art nach der Erfindung durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.The invention has for its object a counter Specify clock circuit by a simple on build an unwanted current flow from push-pull transi stor to push-pull transistor in the switching phase ver avoids. This task is done with a push-pull circuit of the type mentioned according to the invention by the characterizing features of claim 1 solved.
Die Erfindung wird im folgenden an Ausführungsbeispie len erläutert.The invention is based on exemplary embodiments len explained.
Die Fig. 1 zeigt eine allgemeine Schaltung der Erfin dung und die Fig. 2 zeigt eine Ausführungsform der Erfindung. Fig. 1 shows a general circuit of the inven tion and Fig. 2 shows an embodiment of the invention.
Die Schaltung der Fig. 1 ist eine Gegentaktendstufe. Am Eingang der Gegentaktendstufe der Fig. 1 befinden sich der erste Transistor T 1 und der zweite Transistor T 2, die von einem Flip Flop 1 und damit von einer Logik schaltung angesteuert werden. Das Flip Flop 1 steuert die Basen der Transistoren T 1 und T 2. Der Q-Ausgang des Flip Flop 1 ist mit der Basis des Transistors T 1 ver bunden und der -Ausgang des Flip Flop 1 ist mit der Basis des Transistors T 2 verbunden. Für den Fall, daß an der Basis des Transistors T 1 eine logische 1 anliegt, liegt an der Basis des Transistors T 2 eine logische 0 an, und umgekehrt. Die Emitter der beiden Transistoren T 1 und T 2 sind mit dem Bezugspunkt verbunden. Zwischen die Ausgangsleitungen 2 und 3 der Transistoren T 1 und T 2 ist ein Kondensator C geschaltet. Im Ausführungsbei spiel der Fig. 1 sind die Ausgangsleitungen 2 und 3 die Kollektorleitungen der Transistoren T 1 und T 2. Eine Stromquelle IQ 1 ist mit der einen Elektrode (4) des Kondensators C und eine Stromquelle IQ 2 ist mit der anderen Elektrode (5) des Kondensators C verbunden. Die Stromquellen IQ 1 und IQ 2 dienen zur Umladung des Kon densators C.The circuit of theFig. 1 is a push-pull output stage. At the entrance of the push-pull output stage of theFig. 1 are located the first transistorT 1 and the second transistor T 2ndby a flip flop1 and therefore of a logic circuit can be controlled. The flip flop1 controls the bases of the transistorsT 1 andT 2nd. TheQ- Exit of the Flip flop1 is with the base of the transistorT 1 ver bound and the -Output of the flip-flop1 is with the Base of the transistorT 2nd connected. In case that at the base of the transistorT 1 there is a logical 1, lies at the base of the transistorT 2nd a logical 0 and vice versa. The emitters of the two transistors T 1 andT 2nd are connected to the reference point. Between the output lines2nd and3rd of the transistorsT 1 and T 2nd is a capacitorC. switched. In execution play theFig. 1 are the output lines2nd and3rd the collector lines of the transistorsT 1 andT 2nd. A Power sourceIQ 1 is with one electrode (4th) of CapacitorC. and a power sourceIQ 2nd is with the other electrode (5) of the capacitorC. connected. The Power sourcesIQ 1 andIQ 2nd serve to reload the con sensorsC..
Der Komparator K 1 der Fig. 1 vergleicht das Potential an der Elektrode 4 des Kondensators C mit einer Refe renzspannung U Ref 1 und der Komparator K 2 vergleicht das Potential an der Elektrode 5 des Kondensators C mit der Referenzspannung U Ref 2. Das Ausgangssignal des Kompara tors K 1 wird dem einen Eingang des NAND-Gatters G 1 so wie dem einen Eingang eines UND-Gatters G 2 zugeführt, während das Ausgangssignal des Komparators K 2 dem ande ren Eingang des NAND-Gatters G 1 sowie dem einen Eingang eines UND-Gatters G 3 zugeführt wird. Das Ausgangssignal des NAND-Gatters G 1 steuert die anderen Eingänge der UND-Gatter G 2 und G 3. Das UND-Gatter G 2 steuert eine Stromquelle IQ 3 und das UND-Gatter G 3 steuert eine Stromquelle IQ 4. Die Stromquelle IQ 3 steuert den Strom spiegeltransistor T 6 und die Stromquelle IQ 4 steuert den Stromspiegeltransistor T 5.The comparator K 1 of FIG. 1 compares the potential at the electrode 4 of the capacitor C with a reference voltage U Ref 1 and the comparator K 2 compares the potential at the electrode 5 of the capacitor C with the reference voltage U Ref 2 . The output signal of the comparator K 1 is fed to one input of the NAND gate G 1 and to the one input of an AND gate G 2 , while the output signal of the comparator K 2 to the other input of the NAND gate G 1 and one Input of an AND gate G 3 is supplied. The output signal of the NAND gate G 1 controls the other inputs of the AND gates G 2 and G 3 . The AND gate G 2 controls a current source IQ 3 and the AND gate G 3 controls a current source IQ 4 . The current source IQ 3 controls the current mirror transistor T 6 and the current source IQ 4 controls the current mirror transistor T 5 .
In der Umschaltphase sind beide Komparator-Ausgänge "1", weil beide Elektroden von C negativer sind als U Ref 2. In der Folge sieht das Gatter G 1 an beiden Eingängen "1", so daß der Ausgang von G 1 "0" ist. Das bedeutet, daß in der Umschaltphase die beiden UND-Gatter G 2 und G 3 grundsätzlich eine "0" am Ausgang zeigen und dadurch beide Gegentakttransistoren (T 7, T 8) stromlos schalten. Erst wenn ein Komparator am Ausgang "0" wird, kann die entsprechende Stromquelle (IQ 3 oder IQ 4) angesteuert werden.In the switchover phase, both comparator outputs are "1" because both electrodes of C are more negative than U Ref 2 . As a result, gate G 1 sees "1" at both inputs, so that the output of G 1 is "0". This means that in the switching phase, the two AND gates G 2 and G 3 always show a "0" at the output and thereby switch both push-pull transistors ( T 7 , T 8 ) off. The corresponding current source ( IQ 3 or IQ 4 ) can only be controlled when a comparator becomes "0" at the output.
Im Ausführungsbeispiel der Fig. 2 wird die Funktion des Komparators K 1, des Komparators K 2 und der Gatter G 1 bis G 3 der Fig. 1 durch die beiden Transistoren T 3 und T 4 realisiert. Die Stromquellen IQ 3 und IQ 4 der Fig. 1 sind im Ausführungsbeispiel der Fig. 2 durch den Widerstand R und die beiden Transistoren T 3 und T 4 realisiert.In the exemplary embodiment in FIG. 2, the function of the comparator K 1 , the comparator K 2 and the gates G 1 to G 3 of FIG. 1 is realized by the two transistors T 3 and T 4 . The current sources IQ 3 and IQ 4 of FIG. 1 are implemented in the exemplary embodiment of FIG. 2 by the resistor R and the two transistors T 3 and T 4 .
In der Schaltung nach der Fig. 2 werden die Kompara toren K 1 und K 2 lediglich aus den Transistoren T 3 und T 4 gebildet. Die beiden Emitter der Transistoren T 3 und T 4 sind außerdem mit dem Bezugspunkt verbunden.In the circuit according to FIG. 2, the comparators K 1 and K 2 are only formed from the transistors T 3 and T 4 . The two emitters of transistors T 3 and T 4 are also connected to the reference point.
Der Transistor T 3 steuert einen Stromspiegel T 5 an und der Transistor T 4 steuert einen Stromspiegel T 6 an. Der Stromspiegeltransistor T 6 steuert die Basis des Gegen takttransistors T 7 und der Stromspiegeltransistor T 5 steuert die Basis des Gegentakttransistors T 8. Zwischen den Transistoren T 7 und T 8 liegt der Ausgang Q der Ge gentaktendstufe.The transistor T 3 drives a current mirror T 5 and the transistor T 4 drives a current mirror T 6 . The current mirror transistor T 6 controls the base of the counter clock transistor T 7 and the current mirror transistor T 5 controls the base of the push-pull transistor T 8 . Between the transistors T 7 and T 8 is the output Q of the Ge gentakendstufe.
Die Schaltung der Fig. 2 arbeitet wie folgt. Im Aus gangszustand (Q=1) ist der erste Transistor T 1 lei tend. Dadurch wird die obere Elektrode 4 des Kondensa tors C auf Masse gezogen. Da der Transistor T 2 in die ser Phase gesperrt ist, wird die untere Elektrode 5 des Kondensators C mittels der Stromquelle IQ 2 auf die Re ferenzspannung U Ref gebracht, die beispielsweise 2V beträgt. Die Referenzspannung U Ref liegt in diesem Zeit punkt auch an der Basis des Transistors T 4 an. Da die Basis des Transistors T 3 zu diesem Zeitpunkt an Masse liegt, ist der Transistor T 3 in dieser Phase gesperrt. Unter diesen Umständen fließt über den Widerstand R ein Strom der Größe (U Ref-U BE)/R. Dieser Strom wird im Stromspiegeltransistor T 6 gespiegelt und an den Gegen takttransistor T 7 weitergeleitet, so daß der Gegentakt transistor T 7 leitend wird. Wenn der Transistor T 7 lei tend ist, erhält der Ausgang Q ein Potential, welches vom "+"-Potential um die Spannung U BE des Transistors T 7 abweicht.The circuit of Fig. 2 operates as follows. In the initial state ( Q = 1), the first transistor T 1 is conductive. As a result, the upper electrode 4 of the capacitor C is pulled to ground. Since the transistor T 2 is blocked in this phase, the lower electrode 5 of the capacitor C is brought to the reference voltage U Ref by means of the current source IQ 2 , which is, for example, 2V. The reference voltage U Ref is also at this point in time at the base of the transistor T 4 . Since the base of transistor T 3 is grounded at this time, transistor T 3 is blocked in this phase. Under these circumstances, a current of the size ( U Ref - U BE ) / R flows through the resistor R. This current is mirrored in the current mirror and transistor T 6 forwarded to the push-pull transistor T 7, so that the push-pull transistor T 7 is conductive. If the transistor T 7 is conductive, the output Q receives a potential which deviates from the "+" potential by the voltage U BE of the transistor T 7 .
Liefert die logische Schaltung 1 (Flip Flop) ein =1, so wird die untere Elektrode 5 des Kondensators C auf Masse geschaltet. Vor dem Umschalten von Q=1 auf =1 war das Potential der oberen Elektrode 4 des Kondensa tors C um 2V negativer als das Potential der unteren Elektrode 5 des Kondensators C. Wenn der Transistor T 2 schaltet und die untere Elektrode 5 des Kondensators C auf Masse liegt, kann sich die Spannung am Kondensator C nicht schlagartig ändern, so daß das Potential der oberen Elektrode 4 des Kondensators C zwangsläufig ne gativer als Masse wird. Die Stromquelle IQ 1 lädt die obere Elektrode 4 des Kondensators C in der Umschalt phase langsam auf positivere Werte um, weil ja jetzt der Transistor T 1 gesperrt ist. Das bedeutet, daß in der Umschaltphase zunächst für eine bestimmte Wartezeit beide Transistoren T 3 und T 4 sperren, weil ihre Basis potentiale in dieser Phase kleiner als die Schleusen spannungen dieser beiden Transistoren sind. Denn die Basis des Transistors T 4 liegt in dieser Phase über den leitenden Transistor T 2 auf Masse, während die Basis des Transistors T 3, wie oben beschrieben, sogar negati veres Potential als Masse besitzt.Returns the logic circuit1 (Flip flop) on = 1, so the bottom electrode5 of the capacitorC. on Ground switched. Before switching fromQ= 1 on = 1 was the potential of the top electrode4th of the condenser torsC. 2V more negative than the potential of the lower one electrode5 of the capacitorC.. If the transistorT 2nd switches and the lower electrode5 of the capacitorC. is at ground, the voltage across the capacitor C. do not change suddenly, so that the potential of the upper electrode4th of the capacitorC. inevitably ne becomes more positive than mass. The power sourceIQ 1 loads the upper electrode4th of the capacitorC. in the shift phase slowly to more positive values, because yes now the transistorT 1 Is blocked. That means that in the switchover phase initially for a certain waiting time both transistorsT 3rd andT 4th lock because of their base potentials in this phase are smaller than the locks voltages of these two transistors are. Because the Base of the transistorT 4th is in this phase above the conductive transistorT 2nd on ground while the base of the transistorT 3rd, as described above, even negati veres potential as a mass.
In der Folgezeit lädt die Stromquelle IQ 1 die obere Elektrode des Kondensators C auf positivere Potential werte um. Dabei wird die Schleusenspannung des Transi stors T 3 erreicht und letztlich die Referenzspannung U Ref. Erreicht das Potential an der Basis des Transi stors T 3 die Schleusenspannung, so beginnt über den Widerstand R ein Strom durch den Transistor T 3 in Rich tung zum Stromspiegel T 5 zu fließen. Das Basispotential am Transistor T 5 ist gleich dem Kollektorpotential des Transistors T 3. Wenn der Transistor T 3 gesperrt ist und somit kein Strom vom Transistor T 3 zum Stromspiegel T 5 fließt, dann ist an der Basis des Transistors T 5 das gleiche Potential wie am Emitter des Transistors T 5, d. h. die Spannung "+". Ist der Transistor T 3 dagegen leitend, so fließt ein Strom vom Transistor T 3 zum Stromspiegel T 5. In diesem Fall ist die Basisspannung am Transistor T 5 nicht mehr "+", sondern gegenüber der Spannung "+" um U BE reduziert. Wenn in die Basis des Transistors T 5 ein Strom fließt, dann wird der Transi stor T 5 leitend, und zwar so lange, bis der vom Kollek tor II des Transistors T 5 gelieferte Kollektorstrom gleich dem vom Transistor T 3 zugeführten Basisstrom ist. Ein gleich großer Kollektorstrom wird vom Kollek tor I des Transistors T 5 der Basis des Gegentakttransi stors T 8 zugeführt, der dadurch leitend wird. In analo ger Weise wird der andere Gegentakttransistor T 7 lei tend gesteuert, und zwar dann, wenn der Transistor T 4 leitend wird und die Basis des Stromspiegeltransistors T 6 ansteuert, da durch diese Basisansteuerung der Tran sistor T 6 leitend wird und Kollektorstrom an die Basis des Transistors T 7 liefert, wodurch der Gegentakttran sistor T 7 leitend wird.Subsequently, the current source IQ 1 charges the upper electrode of the capacitor C to more positive potential values. The lock voltage of the transistor T 3 is reached and ultimately the reference voltage U Ref . Reaches the potential at the base of the transistor T 3, the lock voltage, a current begins to flow through the resistor R 3 through the transistor T 3 in the direction of the current mirror T 5 . The base potential at transistor T 5 is equal to the collector potential of transistor T 3 . If the transistor T 3 is blocked and thus no current flows from the transistor T 3 to the current mirror T 5 , then the base of the transistor T 5 has the same potential as the emitter of the transistor T 5 , ie the voltage "+". In contrast, if the transistor T 3 is conductive, a current flows from the transistor T 3 to the current mirror T 5 . In this case, the base voltage at transistor T 5 is no longer "+", but is reduced by U BE compared to voltage "+". When a current flows into the base of the transistor T 5, the transi stor T 5 is rendered conductive, and as long until the the collector-gate II of the transistor T 5 supplied collector current is equal to the signal supplied from transistor T 3 base current. An equal collector current is supplied from collector I of transistor T 5 to the base of push-pull transistor T 8 , which thereby becomes conductive. In an analogous manner, the other push-pull transistor T 7 is controlled lei tend, when the transistor T 4 becomes conductive and drives the base of the current mirror transistor T 6 , because by this basic control of the transistor T 6 becomes conductive and collector current to the base of the transistor T 7 supplies, whereby the push-pull transistor T 7 becomes conductive.
Da bei einem Umschalten von einem Gegentakttransistor auf den anderen zur Ausräumung von Ladungsträgern in der Basiszone des abgeschalteten Transistors Zeit ver gehen soll, müssen während dieser Umschaltphase (Warte zeit) die beiden Gegentakttransistoren T 7 und T 8 und damit auch die Transistoren T 3 und T 4 gesperrt bleiben. As should go ver at a switching from a push-pull transistor to the other for the depletion of charge carriers in the base region of the turned-off transistor time during this switching phase (waiting time) have the two push-pull transistors T 7 and T 8 and therefore the transistors T 3 and T 4 remain locked.
Denn die Gegentakttransistoren T 7 und T 8 bleiben, wie oben beschrieben, nur dann gesperrt, wenn auch die Tran sistoren T 3 und T 4 gesperrt sind.Because the push-pull transistors T 7 and T 8 remain, as described above, only blocked when the transistors T 3 and T 4 are blocked.
Folgende Punkte machen das Wesen der Schaltung der Fig. 2 aus. Eine logische Schaltung 1 steuert die beiden Ankoppeltransistoren T 1 und T 2 an. An die beiden Ankop peltransistoren T 1 und T 2 ist ein Kondensator C so an geschaltet, daß die beiden Elektroden (4, 5) des Kon densators C wechselweise an den Bezugspunkt geschaltet werden können, und zwar die eine Elektrode (4) bei Q=1 und die andere Elektrode (5) des Kondensators C bei =1. An die eine Elektrode (4) des Kondensators C ist eine Stromquelle (IQ 1) und an die andere Elektrode (5) des Kondensators C ist ebenfalls eine Stromquelle (IQ 2) angeschlossen. Beide Stromquellen (IQ 1, IQ 2) dienen zur Umladung des Kondensators C beim Wechsel von Q=1 auf =1 bzw. beim Wechsel von Q=0 auf =0. Die Umla dungsdauer des Kondensators C entspricht der gewünsch ten Wartezeit zwischen dem Funktionswechsel der beiden Gegentakttransistoren T 7 und T 8. Die Umladezeit hängt von der Kapazität des Kondensators C sowie von den Strö men ab, die die Stromquellen IQ 1 und IQ 2 liefern. Das Potential an der einen Elektrode (4) des Kondensators C steuert den einen Steuertransistor (T 3) und das Poten tial an der anderen Elektrode (5) des Kondensators C steuert den anderen Steuertransistor (T 4). Im Ausfüh rungsbeispiel werden die Basen der Transistoren T 3 und T 4 gesteuert.The following points make up the essence of the circuit of theFig. 2 out. A logical circuit1 controls the two Coupling transistorsT 1 andT 2nd at. To the two Ankop pel transistorsT 1 andT 2nd is a capacitorC. so on switched that the two electrodes (4th,5) of the con sensorsC. alternately switched to the reference point the one electrode (4th) atQ= 1 and the other electrode (5) of the capacitorC. at = 1. To one electrode (4th) of the capacitorC. is a power source (IQ 1) and to the other electrode (5) of the capacitorC. is also a power source (IQ 2nd) connected. Both power sources (IQ 1,IQ 2nd) are used for Reloading the capacitorC. when changing fromQ= 1 on = 1 or when changing fromQ= 0 on = 0. The umla duration of the capacitorC. corresponds to the desired waiting time between the change of function of the two Push-pull transistorsT 7 andT 8th. The transfer time depends on the capacitance of the capacitorC. as well as from the currents from the power sourcesIQ 1 andIQ 2nd deliver. The Potential at one electrode (4th) of the capacitorC. controls the one control transistor (T 3rd) and potting tial on the other electrode (5) of the capacitorC. controls the other control transistor (T 4th). In execution Example of the bases of the transistorsT 3rd and T 4th controlled.
Claims (8)
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- 1989-01-18 DE DE19893901298 patent/DE3901298A1/en active Granted
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