DE3888699T2 - Nachrichten-vermittlungselement. - Google Patents

Description

• Die folgende Erfindung bezieht sich auf ein Nachrichtenvermittlungs-Element mit einer Vielzahl von Eingangsschaltungen, einer Vielzahl von Ausgangsschaltungen, mindestens einem Satz von Speicherschaltungen, der jeweils der entsprechenden der genannten Ausgangsschaltungen zugeordnet ist und mindestens einer Steuerschaltung mit einem Bus zum Einschreiben von Daten, an den Daten-Ausgänge der genannten Eingangsschaltung und ebenso Daten-Eingänge des genannten Satzes von Speicherschaltungen angeschlossen sind, wobei der genannte Satz von Speicherschaltungen Daten-Ausgänge hat, die an die genannten Ausgangsschaltungen angeschlossen sind.
• Solch ein Nachrichtenvermittlungs-Element ist bereits in der Internationalen Patentanmeldung Nr. PCT/EP88/00212 beschrieben. Dieses bekannte Vermittlungs-Element enthält eine Vielzahl von Sets von Speicherschaltungen, wobei die Daten-Eingänge und -Ausgänge jedes Sets von Speicherschaltungen mit einem gemeinsamen Ausgang auf den Bus zum Einschreiben von Daten bzw. über einen Bus zum Auslesen von Daten mit den Ausgangs- oder Übertragungsschaltungen verbunden sind. Die Eingangs- oder Empfangsschaltungen sind darüberhinaus mit einer Lese- und Schreibsteuerschaltung verbunden, die gemeinsam für alle Speicherschaltungen bereitgestellt wird und mit diesen Speicherschaltungen über einen Adress-Bus verbunden ist. Ein Folge davon ist, daß zu einem Zeitpunkt nur eine Speicherschaltung von einem Set ausgewählt werden darf, um Daten von einer Empfangsschaltung einzugeben oder Daten an die ausgewählten Ausgang- oder Übertragungsschaltung auszugeben. Dies bedeutet, daß dieselben Daten nicht in zwei oder mehr Übertragungsschaltungen eingeschrieben werden können, wie es z. B. gefordert wird, wenn eine Punkt-zu-Mehrpunkt-Verbindung eingerichtet werden muß. Da auch die Leseoperation der verschiedenen Speicherschaltungen der Reihe nach für diese Schaltungen ausgeführt werden muß, benötigt diese Operation relativ viel Zeit.
• Eine Aufgabe der vorliegenden Erfindung ist es, ein Nachrichtenvermittlungs-Element des oben beschriebenen Typs zur Verfügung zu stellen, das aber nicht diese Nachteile aufweist.
• Im Bezug auf die Erfindung wird diese Aufgabe dadurch gelöst, daß die genannten Daten-Eingänge und -Ausgänge des genannten Satzes von Speicherschaltungen einzeln mit dem genannten Bus zum Einschreiben von Daten und mit den entsprechenden Ausgangsschaltungen verbunden sind.
• Daten dürfen so durch dieselbe Schreiboperation gleichzeitig in zwei oder mehr Speicherschaltungen eingeschrieben werden und Daten dürfen durch dieselbe Leseoperation zu den zugeordneten Ausgangsschaltungen übertragen werden.
• In einem Artikel, der auf dem International Symposium on Subscriber Loops and Services, Boston, September 11-16, 1988, präsentiert wurde und mit "A flexible customer premises network concept based on ATM principles" betitelt wurde, hat B. Pauwels ein ATM-2-Koordinaten-Vermittlungselement (ATM = Asynchronous Transfer Mode) vorgestellt, in dem die Daten-Eingänge jedes von einer Vielzahl von N Sets von M Speicherschaltungen jeweils mit einem von einer Vielzahl von N Bussen zum Einschreiben von Daten verbunden sind. Jedoch sind die N Eingangs- oder Empfangsschaltungen nur mit jeweils einem dieser Busse verbunden. Darüber hinaus sind die M Sets von N Speicherschaltungen, die jeweils einer von einer Vielzahl von M Ausgangsschaltungen zugeordnet sind, dort über M Busse zum Auslesen von Daten so verbunden, daß das Auslesen der Speicherschaltungen in jedem der M Sets von N Speicherschaltungen der Reihe nach zu geschehen hat.
• Ein anderes charakteristisches Merkmal des vorliegenden Nachrichtenvermittlungs-Elements ist, daß die Speicherschaltungen des genannten Sets einen gemeinsamen Schreibsignal-Eingang und ebenso einen gemeinsamen Lesesignal-Eingang haben.
• Noch ein anderes charakteristisches Merkmal des vorliegenden Nachrichtenvermittlungs-Elements ist, daß jede der genannten Eingangsschaltungen über Datenpuffer-Mittel an den genannten Daten-Bus angeschlossen ist und sie fähig sind, Gruppen von Daten in den genannten Datenpuffer-Mitteln versetzt abzuspeichern, wobei jede Gruppe während eines ersten Zeit-Intervalls abgespeichert wird, die genannten Datenpuffer-Mittel fähig sind, ihre jeweiligen Gruppen von Daten der Reihe nach auf den genannten Daten-Bus während eines zweiten Zeit-Intervalls zu legen, das sich von dem ersten Zeit-Intervall durch ein drittes Zeit-Intervall unterscheidet, und daß das Vermittlungs-Element desweiteren eine Takt-Schaltung enthält, die Schreib-Signale und Lese-Signale zur Verfügung stellt, die die genannten Schreibsignal-Eingänge und Lesesignal-Eingänge der genannten Speicherschaltungen während des genannten zweiten bzw. dritten Zeit-Intervalls aktivieren.
• Noch ein anderes Merkmal des vorliegenden Nachrichtenvermittlungs-Element ist, daß die genannten Speicherschaltungen Single-Port-RAMs sind.
• Random Access Memories (RAMs) werden gegenüber FIFO's vorgezogen, da letztere relativ große Verzögerungen einbringen. Andererseits haben Single-Port-RAMs, wenn sie auf einem Chip integriert werden, den Vorteil, daß sie weniger Oberfläche als Dual-Port-RAMs belegen und deshalb billiger sind.
• Das oben erklärte und andere Aufgaben und Merkmale der Erfindung werden klarer und die Erfindung an sich wird besser verstanden durch die Bezugnahme auf die folgende Beschreibung eines Ausführungsbeispiels in Verbindung mit den begleitenden Zeichnungen.
• Fig. 1 stellt ein erfindungsgemäßes Nachrichtenvermittlungs-Element SE dar;
• Fig. 2 zeigt eine erste Ausführungsform des Datenpuffers DB0101 von Fig. 1;
• Fig. 3 stellt die Impulsdiagramme dar, die den Ablauf an dem Datenpuffer DB0101 von Fig. 2 verdeutlichen;
• Fig. 4 zeigt eine zweite Ausführungsform des Datenpuffers DB0101 von Fig. 1;
• Fig. 5 stellt Impulsdiagramme dar, die den Ablauf an dem Datenpuffer von
• Fig. 4 verdeutlichen;
• Fig. 6 zeigt den Random Access Memory RAM0101 von Fig. 1 mehr im Detail;
• Fig. 7 stellt Impulsdiagramme dar, die den Ablauf an dem Speicher RAM0101 von Fig. 1 verdeutlichen;
• Fig. 8 zeigt den Schreibzeiger WP von Fig. 7 mehr im Detail.
• Das in Fig. 1 gezeigte Nachrichtenvermittlungs-Element SE bildet einen Teil eines Nachrichtenvermittlungsnetzwerks, in dem eine Vielzahl von solchen Elementen auf modulare Art miteinander verbunden sind. Das Vermittlungs-Element SE ist fähig, digitalen Signalen in Form von Paketen fester Länge oder Zellen zu vermitteln, die gemäß Asynchronous Transfer Mode (ATM) Techniken, die auch Asynchronous Time Devision Techniken genannt werden, von einer Vielzahl von 16 Signal-Eingängen R01 bis R16 zu einer Vielzahl von Signal-Ausgängen T01 bis T17 übertragen werden. Jede Zelle enthält z. B. 36 Bytes, von denen 4 Bytes als Kopf verwendet werden und von denen die verbleibenden 32 Bytes Daten sind.
• Das Vermittlungs-Element SE enthält 16 Empfangsschaltungen RC01/16, 17 Übertragungsschaltungen TC01/17, 8 Steuer- oder Zentralspeicherschaltungen CMC01/08, eine Vermittlungs-Element-Steuerschaltung SEC und eine Taktschaltung CLC. Diese Schaltungen, von denen nur CLC, SEC, RC01, RC16, TC01, TC16, TC17, CMC01 und CMC08 gezeigt sind, sind, wie gezeigt und wie es durch das Folgende deutlich wird, miteinander verbunden.
• Die Empfangsschaltungen RC01/16 sind teilweise, aber nicht vollständig, von dem Typ, wie er in der internationalen Patentanmeldung Nr. PCT/EP88/00273 beschrieben ist, die sich auf das oben erwähnte 2-Koordinaten-Vermittlungs-Element bezieht. Jede dieser Empfangsschaltungen hat jeweils einen Eindraht-Daten-Eingang R01/16, jeweils einen Eindraht-Adress-Ausgang A01/16 und jeweils einen Achtdraht-Daten-Ausgang D01/16, dessen Ausgangsleitungen mit D0101 bis D0108 bzw. D1601 bis D1608 bezeichnet sind. Jede Empfangsschaltung hat weiter einen zusätzlichen Daten-Eingang, der mit einem Auswahl-Bus SB und zwei Takt-Eingängen CL1 und CL2 verbunden ist, die alle Empfangsschaltungen gemeinsam haben. Angenommen es werden RC01/16 Daten mit 600 Megabits/sec zugeführt, hat das Taktsignal CL1 eine Bytefrequenz von 600/8 oder 75 MHz, wohingegen das Taktsignal CL2 eine Zellfrequenz = 600/288 MHz hat, da jede Zelle 36 Bytes oder 288 Bits enthält.
• Jede der zentralen Speicherschaltungen CMC01 bis CMC08 enthält 16 Adresspuffer AB0101/1601 bis AB0108/1608 die jeweils den Empfangsschaltungen RC01 bis RC16 zugeteilt sind, 16 Datenpuffer DB0101/1601 bis DB0108/1608 die ebenso diesen Empfangsschaltungen zugeordnet sind, 17 Single-Port-RAMs RAM0101/1701 bis RAM0108/1708, die jeweils den Übertragungsschaltungen TC01 bis TC17 zugeordnet sind, 17 Multiplexer MUX0101/1701 bis MUX0108/1708, die mit diesen RAMs verknüpft sind, einen 17-Draht Adress-Bus AB01 bis AB08 und einen 36-Draht Daten-Bus DB01 bis DB08.
• Die 16 Adress-Ausgänge A01 bis A16 der jeweiligen Empfangsschaltung RC01 bis RC16 sind mit den parallel verschalteten Eingänge der Sets von 8 Adresspuffern AB0101/0108 bis AB1601/1608 verbunden und die Daten-Ausgänge D0101/0108 bis D1601/1608 dieser Empfangsschaltungen sind einzeln mit den Eingängen der Datenpuffer DB0101/0108 bzw. DB1601/1608 verbunden.
• Jeder der Adresspuffer hat einen 17-Draht Adress-Ausgang und die Ausgänge der Adresspuffer derselben zentralen Speicherschaltung sind mit dem 17-Draht Adress-Bus verbunden, der dieser Speicherschaltung zugeordnet ist. Genauso hat jeder der Datenpuffer einen 36-Draht Daten-Ausgang und die Ausgänge derselben zentralen Speicherschaltung sind mit dem 36-Draht Daten-Bus verbunden, der dieser Speicherschaltung zugeordnet ist. Zum Beispiel sind die Ausgänge der Adress- und Datenpuffer von CMC01 und CMC08 mit den Adress-Bussen AB01 bzw. AB08 und mit den Daten-Bussen DB01 bzw. DB08 verbunden.
• Jeder der 17 RAMs RAM0101/1701 bis RAM0108/1708 der zentralen Speicherschaltungen CMC01 bis CMC08 hat einen Eindraht Adress-Eingang, der jeweils mit einem einzelnen der 17 Drähte des zugeordneten Adress-Busses verbunden ist, und hat darüberhinaus einen 36-Draht Daten-Eingang, der mit dem zugeordneten Daten-Bus verbunden ist. Zum Beispiel sind die Adress-Eingänge der RAMs RAM0101 bis RAM1701, die im CMC01 enthalten sind, mit den jeweiligen Drähten des 17-Draht Adress-Busses AB01 verbunden und die Daten-Eingänge dieser RAMs sind alle parallel mit dem 36-Draht Daten-Bus DB01 verbunden. Jede der RAMs hat auch einen 36-Draht-Ausgang, der mit dem 36-Draht-Eingang des zugeordneten Multiplexers verbunden ist, der einen Eindraht-Ausgang hat. Alle RAMs des Vermittlungs-Elementes SE haben darüberhinaus einen gemeinsamen Schreibsignal-Eingang W und einen gemeinsamen Lesesignal-Eingang R. Die Ausgänge des Sets von 8 Multiplexern DMUX0101/0108 bis DMUX1701/1708 sind mit den 8 Eingängen der Übertragungsschaltungen TC01 bzw. TC17 verbunden.
• Diese Übertragungsschaltungen TC01 bis TC17 haben Signal-Ausgänge T01 bzw. T17. T01 bis 116 sind mit einem weiteren Vermittlungs-Element (nicht gezeigt) verbunden, wohingegen 117 mit der Vermittlungs-Element-Steuerschaltung SEC und von dort aus über den Auswahl-Bus SB mit einem Daten-Eingang von jedem der Empfängerschaltungen RC01 bis RC16 verbunden ist, derart wie in der internationalen PCT Patentanmeldung No PCT/EP88/00482 beschrieben.
• Die Taktschaltung CLC stellt schließlich, als Antwort auf die Takt-Signale CL1 und CL2, die an ihr angelegt werden, die folgenden Ausgangs-Signale bereit, die in den Fig. 3, 5 und 7 gezeigt sind:
• - Ein Takt-Signal CL3 (Fig. 3, 5), das eine Frequenz von 37,5 MHz, d. h. die Hälfte der Frequenz von CL1, und eine Periode T3 hat;
• - Versetzte Takt-Signale CS01 bis CS18 (Fig. 3, 5), von denen jedes eine Frequenz gleich 18 mal der von CL3 hat und von denen jedes einen negativ gerichteten Puls enthält, der auch CS01/18 genannt wird und der eine Dauer gleich der von 13 hat;
• - Schreib- und Lese-Signale W und R (Fig. 7). w enthält eine Vielzahl von negativ gerichteten Pulsen die sich während CS01/16 ereignen, wohingegen R einen negativ gerichteten Puls enthält, der sich während CS17 ereignet. Die Schreib- und Lese-Signale W und R sind mit den genauso bezeichneten Eingängen der RAMs verbunden.
• Da alle Daten-Puffer gleich sind, ist nur einer von ihnen, d. h., DB0101 im Detail in Fig. 2 gezeigt. Diese Datenpufferschaltung DB0101 enthält 4 D-Flip-Flops DF1 bis DF4, 38 Signalspeicherschaltungen L01 bis L38, und 36 Tristate-Puffer TB37/38/03/04/ . . . /35/36. Der Daten-Eingang D0101 des Puffers DB0101 ist mit dem D-Eingang von DF1 verbunden, dessen Daten-Ausgang Q1 mit dem D-Eingang von DF2 bzw. DF3 verbunden ist. Der Daten-Ausgang Q2 von DF2 ist mit dem D-Eingang von DF4 verbunden. Die Daten-Ausgänge Q3 und Q4 von DF3 bzw. DF4 sind mit den Daten-Eingängen der Signalspeicherschaltungen L02/04/ . . . /36 bzw. L01/03/ . . . /35 verbunden und die Daten-Ausgänge von L01 und L02 sind mit den Daten-Eingängen von L37 bzw. L38 verbunden. Die Daten-Ausgänge L37, L38, L03, L04, . . . , L35, L36 der Signalspeicherschaltungen sind mit den Eingängen der jeweiligen Tristate-Puffer TB37; TB38; TB03; TB04; . . . ; TB35; TB36 verbunden, deren Ausgänge M37/38/03/ . . . /35/36 den 36-Draht-Ausgang des Puffers DB0101 bilden. Die Takt-Eingänge von DF½, DF3/4, L01/02, L037/38/03/04, L35/36 werden von den Takt-Signalen CL1, CL3, CS01, CS02, . . . , bzw. CS18 gesteuert, wohingegen alle Tristate-Puffer von CS01 gesteuert werden.
• Es muß angemerkt werden, daß die Tristate-Puffer der anderen Daten-Puffer DB0201 bis DB1601 der zentralen Speicherschaltung CMC01 ebenso von den Takt-Signalen CS02 bzw. CS16 gesteuert werden. Im allgemeinen werden die Puffer DB0101/0108 bis DB1601/1608 von den Takt-Signalen CS01 bzw. CS16 gesteuert.
• Eine andere Ausführungsform des Datenpuffers DSB0101 wird in Fig. 3 aufgezeigt. Sie enthält zwei D-Flip-Flops DF1 und DF2 und 35 Signalspeicherschaltungen L01 bis L35. Der Daten-Eingang D0101 des Puffers DB0101 ist mit dem Eingang von DF1 verbunden, dessen Daten-Ausgang Q1 mit dem Daten-Eingang von DF2 und L35 verbunden ist. Die Daten-Eingänge Q3 und Q4 von DF2 und L35 sind mit den Daten-Eingängen der Signalspeicherschaltungen L01/03/ . . . /33 bzw. L02/04/ . . . /34 verbunden. Die Daten-Ausgänge L01, L02, . . . L33, L34, Q3, Q4 von diesen Schaltungen L01/35 und DF2 sind mit den Eingängen der jeweiligen Tristate-Puffer (nicht gezeigt) auf eine ähnliche Art wie in Fig. 2 verbunden und die Ausgänge dieser Tristate-Puffer bilden den 36-Draht-Ausgang M0101 des Puffer DB0101. Die Takt-Eingänge von DF1; DF2/L35; L01/02; . . . und L33/34 werden von den Takt-Signalen CL1, CL3, CS01, . . . , bzw. CS17 gesteuert.
• Da alle RAMs gleich sind ist nur eines von ihnen, d. h. RAM0101, im Detail in Fig. 6 dargestellt. Dieses Single-Port-RAM hat einen Adress-Eingang AB01, einen Schreibsignal-Eingang W, einen Lesesignal-Eingang R und einen Daten-Ausgang MUX0101 und enthält ein Speicher MEM, einen Schreib-Zeiger WP, einen Lese-Zeiger RP, einen Vergleicher COMP, einen Multiplexer MUX, ein Register REG, einen Tristate-Puffer TB und Logik-Schaltungen GC1 und GC2. Der 36-Draht Daten-Eingang DB01 ist mit dem 36-Draht Daten-Ein/-Ausgang DIO des Speichers MEM sowie mit dem 36-Draht-Eingang des Registers REG verbunden, dessen 36-Draht-Ausgang den Ausgang MUX0101 des Puffers bildet. Die Schreibe- und Lese-Zeiger WP und RP haben 6-Draht-Adress-Ausgänge, die mit korrespondierenden Eingängen des Multiplexer MUX verbunden sind, dessen 6-Draht-Ausgang mit dem Adress-Eingang AI des Speichers MEM verbunden ist. Der Adress-Ausgang von WP und RP ist ebenso mit dem Vergleicher COMP verbunden, der "voll" und "leer" Ausgänge F und E hat, die aktiviert werden, wenn der Speicher voll bzw. leer ist und die die Logik-Schaltungen GC1 bzw. GC2 steuern. Andere Eingänge von GC1 sind W und AB01 und der Ausgang von GC1 steuert den Tristate-Puffer TB sowie den Schreib-Zeiger WP und den Vergleicher COMP. Ein anderer Eingang von GC2 ist R und der Ausgang von GC2 steuert das Register REG, den Multiplexer MUX, den Lesezeiger RP und den Vergleicher COMP. Die Ausgangs-Signale GC1 und GC2, die von diesen Logik-Schaltungen zur Verfügung gestellt werden, können von den Booleanschen Funktionen (1) und (2) dargestellt werden, die am Ende der Beschreibung angegeben sind und in denen AB'01 das Kompliment von AB01 bedeutet.
• Die Schreib- und Lese-Zeiger von Fig. 6 sind Schieberegister, die als geschlossener Ring geschaltet sind, von dem Typ, wie er in Fig. 8 gezeigt ist. Die letztere Figur zeigt den Schreib-Zeiger WP teilweise mehr im Detail. Dieser Schreib-Zeiger enthält ein Schieberegister, daß als geschlossener Ring verschaltet ist, mit drei Stufen DA1 bis DA6, von denen jede von einem D-Flip-Flop gebildet wird. Die Daten-Ausgänge A1/5 dieser Flip-Flops DA1/5 sind mit den Daten-Eingängen des DA2/6 über erste Eingänge von UND-Gattern GA2/6 verbunden und die Ausgänge A1/6 sind ebenso mit einer Logik-Schaltung GC verbunden, deren Ausgang direkt mit einem ersten Eingang eines ODER-Gatter OR und über einen Inverter INV mit den zweiten Eingängen der UND-Gatter GA2/6 verbunden ist. Die Daten-Ausgänge AS und A6 sind mit dem zweiten Eingang des ODER-Gatters OR über ein Exclusiv-ODER-Gatter verbunden. Die Logik-Schaltung GC stellt an ihrem Ausgang ein Steuer-Signal GC zur Verfügung, das von der Booleanschen Funktion (3) dargestellt werden kann, die am Ende der Beschreibung gegeben ist und in der A'1/6 das Komplement von A1/6 bedeutet. Die Takt-Eingänge der Stufen DA1/6 sind mit den gemeinsamen Schreibsignal-Eingang W verbunden.
• Wenn die Ausgänge von A1/6 auf 0 liegen, ist der Ausgang der Logik-Schaltung GC aktiviert, wodurch die Stufe DA1 durch das ODER-Gatter OR in den 1-Zustand gebracht wird. Jedesmal, wenn das Schreib-Signal W dann aktiviert wird, wird das als geschlossener Ring geschaltete Schieberegister um eine von den 52 möglichen Positionen weitergeschaltet. Wenn die letzte Position erreicht wird, in der die Signale A'1, A2, A'3, A4, A'5 und A6 alle aktiviert sind, wird der Ausgang von GC auch aktiviert, wodurch das Register zurück in seinen Ausgangszustand gebracht wird.
• Das oben beschriebene Vermittlungs-Element SE arbeitet wie folgt, wenn z. B. angenommen wird, daß Datenzellen von 288 Bits oder 36 Bytes in den Signal-Eingang R01/16 der Empfangsschaltungen RC01/16 mit einer Bittaktrate von 600 MHz eingespeist werden. In diesen Empfangsschaltungen wird das Abarbeiten der Zellen auf versetzte Weise mit einer Versetzungsverzögerung durchgeführt, die gleich der Periode T3 von CL3 ist.
• Auf eine Weise, die ähnlich der ist, die in der obigen internationalen Patentanmeldung No PCT/EP88/00273 beschrieben ist, stellen die Empfangsschaltungen RC01/16 an ihrem 8-Draht Daten-Ausgang D01/16 die 36 Bytes einer anliegenden Datenzelle mit einer Byte-Taktfrequenz CL1 = 75 MHz nacheinander zur Verfügung. Dies bedeutet, daß die ersten, zweiten, achten Bits der 36 Datenbytes der an RC01/16 anliegenden Zellen nacheinander jeweils an den Drähten D0101, . . . , D0108/D1601, . . . , D1608 der Ausgänge D01/D16 erscheinen. Verursacht durch die Abstufungsoperation der Empfangsschaltungen RC01/16 werden homologe Bits der an ihnen anliegenden Zellen auf homologen Ausgangsdrähten mit einer Abstufungsverzögerung nacheinander erzeugt, die gleich T3 ist. Zum Beispiel werden in der Empfangsschaltung RC01 die Gruppe der ersten Bits der 36 Bytes jeder dort anliegenden Zelle, die B01, B02, . . . , B36 genannt werden, auf dem Ausgangsdraht D0101 nacheinander erzeugt. Und wie in Fig. 3 gezeigt, wird die Gruppe der ersten Bits der 36 Bytes jeder Zelle, die an RC16 anliegt, ein Zeitintervall, das gleich 15 Abstufungsverzögerungen T3 ist, nach der Erzeugung von B01, B02, . . . , B36 durch RC01, auf dem Ausgangsdraht D1601 nacheinander erzeugt.
• Die 17 Adressbits, die die eine oder mehrere Übertragungschaltungen TC01/17 definieren, an die eine in einer Empfangsschaltung RC01/16 empfangenen Zelle übertragen werden muß, erscheinen mit der Taktfrequenz CL3, d. h. mit einer Periode T3, an dem ein Adress-Ausgang A01/16 dieser Empfängerschaltung RC01/16. Dies unterscheidet sich geringfügig von dem, was in der als letztes angeführten PCT Patentanmeldung beschrieben ist, wo die Adressbits parallel zur Verfügung gestellt werden. Wieder verursacht durch die Abstufungsoperation der Empfängerschaltungen, werden homologe Adressbits mit einer Abstufungsverzögerung, an den Ausgängen A01/16 erzeugt, die gleich einer Periode T3 ist.
• Auf dieselbe Art, wie sie in der oben angeführten internationalen Patentanmeldung No PCT/EP88/00212 beschrieben ist, werden die Bytes jeder Zelle, die von RC01/16 bearbeitet wird, in acht Bits aufgesplittet und diese jeweils einer der acht Steuer- oder Zentralspeicherschaltungen zugeführt.
• Wenn nur die Zentralspeicherschaltung CMC01 in Betracht gezogen wird, folgt aus dem obigen und aus Fig. 1, daß die Gruppe von ersten Datenbits der 36 Bytes der Zellen, die RC01/16 zugeführt werden, mit einer Byte Taktrate CL1 = 75 MHz und auf eine versetzte Weise mit einer Versetzungsverzögerung, die gleich einer Periode T3 ist, nacheinander an die Datenpufferschaltungen DB0101/1601 angelegt werden. Auf eine ähnliche Weise werden die Gruppen der Adressbits, die von RC01/16 erzeugt werden, mit einer Taktrate CL3 = 37.5 MHz und auch auf eine versetzte Weise an die Adresspufferschaltungen AB0101/1601 nacheinander angelegt. So wird jeder Daten-Bitstrom, der an eine Speicherschaltung angelegt wird, von einem korrespondierenden Adress-Bitstrom begleitet. Zum Beispiel wird der Daten-Bitstrom, der an DB0101 anliegt, von dem Adress-Bitstrom, der AB0101 zugeführt wird, begleitet und dasselbe trifft für DB1601 und AB1601 zu.
• Der versetzte Daten-Bitstrom, der an DB0101/1601 anliegt, und der versetzte Adress-Bitstrom, der an AB0101/1601 anliegt, werden in diese eingegeben und dann auf versetzte Weise auf den Daten-Bus DB01 bzw. auf den Adress-Bus AB01 gelegt. Dies ist hier später für den Adresspuffer AB0101 und für den Datenpuffer DB0101 von Fig. 2 beschrieben.
• In dem Adresspuffer AB0101 findet eine Serien/Parallelwandlung statt, so daß die Gruppe von 17 Adressbits, die den Datenbits einer Zelle zugeordnet sind, an dem 17-Draht-Ausgang dieses Puffers und somit auch auf dem Adress-Bus AB01 erscheinen. Als Ergebnis wird einer oder mehrere der Adressdrähte, die den Bus AB01 mit den RAMs RAM0101/1701 verbinden, aktiviert.
• In dem Datenpuffer DB0101 von Fig. 2 wird der Daten-Bitstrom D010, der die Datenbits B01 bis B36 enthält, die jede Zelle dem Puffer zuführt, auf die Art bearbeitet, wie sie in Fig. 2 und 3, auf die Bezug genommen wird, gezeigt ist.
• Von dem Byttakt CL1 gesteuert, wird dieser Daten-Bitstrom in die Flip-Flops DF1 und DF2 eingegeben und erscheint mit einer Verzögerung, die gleich T1 bzw. T3 ist, wobei T1 die Periode von CL1 ist, an deren Ausgängen Q1 bzw. Q2. Diese zwei wechselseitig verzögerten Datenströme werden dann in den Flipflops DF3 und DF5, welche Abtast-Mittel bilden, unter der Steuerung des langsameren Taktes CL3 abgetastet, so daß zwei abgetastete Daten-Bitströme, die die Datenbits B02, B04, . . . , und B01, B03, . . . enthalten, von denen jede eine Dauer von 13 hat, an den Ausgängen Q3 bzw. Q4 von DF3 bzw. DF4 erscheinen. Schließlich werden die Paare von Bits B01, B02; . . . ; B35, B36 von den Taktimpulsen CS01 bis CS18 gesteuert der Reihe nach in den Paaren von Signalspeicherschaltungen L01, L02, . . . , bzw. L35, L36 abgespeichert und die Bits B01 und B02 werden unter der Steuerung von CS02 in den Signalspeicherschaltungen L37 und L38 abgespeichert. Anders ausgedrückt werden die 38 abgetasteten Bits B01/02/03/04; B05/B06; . . . ; B37/38 in den jeweiligen Signalspeicherregistern L37/38/03/04; L05/06; . . . ; L37/L38 durch Takt-Signale CS02; CS03; . . . ; CS18 abgespeichert. Dies bedeutet, daß all diese 38 Bits an den Signalspeicher-Ausgängen während des Takt-Signals CS01, das CS18 folgt, verfügbar sind. Dies ist der Grund dafür, daß diese Ausgänge mit den Ausgängen M37/38/03/04/ . . . /35/36 des Puffers DB0101 durch Tristate-Puffer TB37/38/03/04/ . . . /35/36 verbunden sind, die durch CS01 gesteuert werden. In der Tat werden auf diese Art die Ausgangsdaten, die M0101 genannt werden und in DB0101 verfügbar sind, während CS01 auf den Bus DB01 gelegt.
• Die Notwendigkeit, die Verwendung der zusätzlichen Signalspeicherschaltungen L37 und L38 bereit zu stellen, ergibt sich aus Fig. 3, wo die Teilstücke, die mit NS markiert sind, Zeitintervalle darstellen, während denen die Information nicht sehr stabil ist. Ohne L37 und L38 wäre die Information während CS01 bis CS18 nie voll stabil. Aber dadurch, daß L37 und L38 bereitgestellt wird, werden die Daten, die M0101 genannt werden und während CS01 zur Verfügung stehen, stabil und dürfen deshalb durch CS01 auf den Daten-Bus DB01 gelegt werden.
• Ebenfalls werden die Daten, die M0201 (Fig. 7) bis M1601 (nicht gezeigt) genannt werden, und die in den Datenpuffern DB0201 bis DB1601 der zentralen Speicherschaltung CMC01 verfügbar sind, auf den Daten-Bus DB01 durch die jeweiligen Takt-Signale CS01 bis CS16 (nicht gezeigt) gelegt.
• Im allgemeinen werden die Daten, die in den Datenpuffern DB0101/1601 bis DB0108/DB1608 verfügbar sind, auf den jeweiligen Datenbus DB01 bis DB06 durch die jeweiligen Taktsignale CS01 bis CS16 gelegt.
• In Verbindung mit Fig. 2 sollte angemerkt werden, daß der Puffer, der darin gezeigt ist, einen relativ niedrigen Stromverbrauch hat, wenn man ihn mit einer Lösung vergleicht, die ähnlich der in der oben erwähnten internationalen Patentanmeldung No PCT/EP88/00212 gezeigten ist, und welche ein 36-Bit Schieberegister enthalten würde, welches von CL1 getaktet wird und welches mit einem 36-Bit Signalspeicherregister verbunden ist. Anstatt mit der Frequenz CL1 zu arbeiten, arbeitet in der Schaltung nach Fig. 2 in der Tat nur DF1/DF2 mit dieser Frequenz, wohingegen DF3/DF4 mit einer niedrigeren Frequenz CL3 arbeitet und die Signalspeicherschaltungen durch die niederfrequenten Pulse CS01/18 gesteuert werden. Darüberhinaus werden dieselben Steuerpulse CL1, CL3 und CS01/18 verwendet, um alle Pufferschaltungen zu steuern.
• Die Funktionsweise des Datenpuffer DB0101, der in Fig. 4 gezeigt ist, unterscheidet sich wenig und ist sehr ähnlich der, die gerade für DB0101 von Fig. 2 beschrieben worden ist. In der Tat, wie aus Fig. 5 folgert, wird der Eingangsdaten-Bitstrom DB01 in den Flip-Flop DF1 unter der Steuerung des Bytetaktes CL1 in den flip-Flop DF1 eingegeben und der Bitstrom, der so am Ausgang Q1 dieses Flip-Flops erzeugt wird, wird in DF2 und L35 unter der Steuerung des Taktes CL3 abgetastet. So erscheinen zwei abgetastete Daten-Bitströme Q3 und Q4, die die Datenbits B01/03/05, . . . und B02/04/06 enthalten, die eine Dauer T3, haben an den Ausgängen von DF2 bzw. L35, die wie Q3 bzw. Q4 genannt werden. Schließlich werden die Paare von Bits B01, B02; . . . ; B35, B36 von den Taktpulsen CS01 bis CS17 gesteuert, der Reihe nach in den Paaren von Signalspeicherschaltungen L01, L02, . . . , bzw. L33, L34 abgespeichert. Da nachdem CS17 abgelaufen ist, DF2 und L35 die Bits B35 bzw. B36 abspeichern, sind ihre Ausgänge Q3 und Q4 zusammen mit den Ausgängen von . . . . . . . /L34 mit den oben erwähnten Tristate-Pufferschaltungen verbunden.
• Die Daten, die auf die oben beschriebene Art auf den zuletzt erwähnten Daten-Bus DB01 gelegt werden, können in eines oder mehrere der zugeordneten RAMs geschrieben werden, abhängig von dem Zustand des Ausgangs GC1 der Logik-Schaltung GC1, d. h. von dem Schreib-Eingang W, dem Adress-Eingang AB01 und dem "voll" Ausgang F des Vergleichers COMP. Umgekehrt können Daten, die in maximal 16 Datenpuffern abgespeichert sind, nacheinander in jedes RAM geschrieben werden, ebenfalls in Abhängigkeit von dem Zustand des Ausgangs GC1.
• Zum Beispiel hat das Ausgangssignal GC1 zwei negativ gerichtete Schreibpulse 01 und 16, wenn W, AB01 und F so sind, wie in Fig. 7 dargestellt. Durch jedes dieser Pulse werden die Daten M0101 und M1601, die dann an dem Daten-Eingang DB01 anliegen, dem Daten-Ein/-Ausgang DIO des Speichers MEM über TB zugeführt und in diesem an die Adresse über den Multiplexer MUX geschrieben, die dann an dem Adress-Eingang AI dieses Speichers anliegt. Die Adresse die durch WP und nicht die, die von RP zur Verfügung gestellt wird, wird an AI angelegt, da der Ausgang der Logik-Schaltung GC2 dann aktiviert ist. Durch die Hinterflanke jedes der Pulse 01 und 16 wird der Schreib-Zeiger WP um einen Schritt weitergeschaltet und der Vergleicher COMP wird von der Tatsache informiert, daß eine Schreiboperation stattgefunden hat. Diese Information ist notwendig, wenn der Vergleicher COMP feststellt, daß WP und RP in der selben Stellung sind und er zu entscheiden hat, ob dies mit einem vollen oder einem leeren Speicher korrespondiert. Wenn in diesem Fall die letzte Operation eine Schreiboperation war, ist der Speicher MEM voll, wohingegen das Gegenteil zutrifft, wenn die letzte Operation eine Leseoperation war.
• Aus der obigen Beschreibung von Fig. 2 folgt, daß in jedem Datenpuffer Daten, gesteuert von 18 Takt-Signalen CS01 bis CS18, abgespeichert werden, und daß Daten, die in den 16 Puffern abgespeichert sind, die demselben Daten-Bus zugeordnet sind, der Reihe nach auf diesen Daten-Bus, gesteuert von 16 Takt-Signalen CS01 bis CS16, abgelegt werden und dann der Reihe nach in eines oder mehrere RAMs geschrieben werden können. Dies bedeutet, daß ein drittes Zeitintervall, daß gleich zwei T3 ist und mit dem Takt-Signalen CS17 und CS18 korrespondiert, verfügbar bleibt, um Daten aus einem RAM mittels eines Lese-Signales R zu lesen.
• Genauer betrachtet können die Daten, die in dem Speicher MEM des in Fig. 8 gezeigten RAMs abgespeichert sind, von der Adresse, in Abhängigkeit von dem Zustand des Ausgangs GC2 der Logik-Schaltung GC2 ausgelesen werden, die von dem Lese-Zeiger RP zur Verfügung gestellt werden, d. h. in Abhängigkeit von dem Lese-Eingang R und von dem "leer" Eingang E des Vergleichers COMP. Wenn z. B. R und E so wie in Fig. 7 gezeigt sind, dann hat das Ausgangs-Signal GC2 einen negativ gerichteten Lesepuls während CS17. Durch diesen Puls werden die Daten dem Daten-Ein/-Ausgang DIO von MEM zur Verfügung gestellt und an das Register REG angelegt, die in dem Speicher MEM auf der Adresse liegen, die dann durch den Lese-Zeiger RP an den Adress-Eingang AI dieses Speichers MEM über den Multiplexer MUX angelegt werden, an dem Datenein/ausgang DIO von MEM zur Verfügung gestellt und an das Register REG angelegt. Durch die Rückflanke dieses Pulses werden die gelesenen Daten dann in das Register REG eingegeben. Diese Daten werden von diesem Register über den Ausgang MUX0101 an den zugeordneten Multiplexer MUX0101 angelegt, der eine parallel seriell Wandlung dieser Daten durchführt, gesteuert von einem 6-Bit Auswahlsignal (nicht gezeigt). Der sich ergebende serielle Bitstrom wird an die zugeordnete Übertragungsschaltung TC01 angelegt und wird in dieser mit den 7 anderen Bitströmen kombiniert, die dort von MUX0102 bis MUX0108 angelegt werden, und wird dann an dem Ausgang 101 erzeugt.
• Es kann angemerkt werden, daß, wenn Daten an die Übertragungsschaltung TC17 übertragen werden, sie in der Steuerschaltung SEC bearbeitet werden und über den Auswahl-Bus SB an eine der Empfängerschaltungen RC01/IC auf die Art angelegt werden, wie sie in der oben erwähnten internationalen Patentanmeldung PCT/EP88/00482 beschrieben ist.
• Auf Grund der Tatsache, daß in jedem RAM die Schreib- und Leseoperationen der Reihe nach stattfinden, kann dieses RAM ein Single-Port-RAM anstelle eines Dual-Port-RAMs sein. Das letztere erlaubt gleichzeitiges Lesen und Schreiben, belegt aber auf einem Chip eine Oberfläche, die ungefähr 1,6 mal der ist, die durch ein Single-Port-RAM belegt wird, und ist deshalb teuerer.
• Da daselbe Schreibsignal W sowie daselbe Lesesignal R von allen RAMs des Vermittlungs-Elementes SE benützt wird, ist die Schreib- und Lesesteuerung dieser RAMs einfach. Da die gelesenen Daten gleichzeitig an den Ausgängen dieser RAMs verfügbar sind, können darüberhinaus alle die Multiplexer von denselben Auswahl-Signalen gesteuert werden, die mit diesen Ausgängen verbunden sind.
• In Verbindung mit dem oben beschriebenen Vermittlungs-Element SE kann schließlich angemerkt werden, daß jeder Verlust der Synchronisation der Operationen der RAMs, genauer betrachtet derjenigen Operationen, die die Bits einer gleichen Zelle bearbeiten, d. h. Verluste, die durch einen nicht permanenten Fehler der Pointer verursacht werden, automatisch beseitigt wird. Wenn z. B. die nach draußen gehenden Verbindungen, die mit den Ausgängen 101/16 des Vermittlungs-Elements SE verbunden sind, z. B. nur während 80% der Zeit belegt sind, reicht die 20% verbleibende Zeit im allgemeinen aus, die nicht synchronisierten Schreib- und Lese-Zeiger der obigen RAMs in eine Position zu bringen, die anzeigt, daß diese RAMs leer sind. Von diesem Moment an arbeitet das RAM synchronisiert.
• GC1 = W + F + AB'01 (1)
• GC2 = R + E (2)
• GC = A'1.A2.A'3.A4.A'5.A6+A'1.A'2.A'3.A'4.A'5.A'6 (3)
• Während die Prinzipien der Erfindung oben in Verbindung mit einer speziellen Vorrichtung beschrieben worden sind, muß klar verstanden werden, daß diese Beschreibung nur als ein Beispiel und nicht als Einschränkung des Anwendungsgebietes der Erfindung dient.

Claims (18)

1. Nachrichtenvermittlungs-Element mit einer Vielzahl von Eingangsschaltungen (RC01/16), einer Vielzahl von Ausgangsschaltungen (TC01/17), mindestens einem Satz von Speicherschaltungen (RAM0101/1701; RAM0108/1708), der jeweils der entsprechenden der genannten Ausgangsschaltungen (TC01/17) zugeordnet ist und mindestens einer Steuerschaltung (CMC01/08) mit einem Bus zum Einschreiben von Daten (DB01/08), an den Daten-Ausgänge der genannten Eingangsschaltungen (RC01/16) und ebenso Daten-Eingänge des genannten Satzes von Speicherschaltungen (RAM0101/1708) angeschlossen sind, wobei der genannte Satz von Speicherschaltungen Daten-Ausgänge hat, die an die genannten Ausgangsschaltungen (TC01/17) angeschlossen sind, dadurch gekennzeichnet, daß die genannten Daten-Eingänge und -Ausgänge des genannten Satzes von Speicherschaltungen (RAM0101/1701; RAM0108/1708) einzeln mit dem genannten Bus zum Einschreiben von Daten und mit den entsprechenden Ausgangsschaltungen (TC01/17) verbunden sind.

2. Nachrichtenvermittlungs-Element nach Anspruch 1, dadurch gekennzeichnet, daß die genannten Speicherschaltungen Single-Port-RAMs sind.

3. Nachrichtenvermittlungs-Element nach Anspruch 1, dadurch gekennzeichnet, daß jede der genannten Eingangsschaltungen (RC01/16) einen parallelen Daten-Ausgang (D01/D16) hat, dessen Anschlußleitungen jeweils mit der entsprechenden aus einer Vielzahl der genannten Steuerschaltungen (CMC01/08) verbunden ist.

4. Nachrichtenvermittlungs-Element nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherschaltungen (RAM0101/1701; RAM0108/1708) des genannten Satzes einen gemeinsamen Schreibsignal-Eingang (W) und ebenso einen gemeinsamen Lesesignal-Eingang (R) haben.

5. Nachrichtenvermittlungs-Element nach Anspruch 1, dadurch gekennzeichnet, daß sie eine Vielzahl der genannten Sätze von Speicherschaltungen enthält, die alle einen gemeinsamen Schreibsignal-Eingang (W) und ebenso einen gemeinsamen Lesesignal-Eingang (R) haben.

6. Nachrichtenvermittlungs-Element nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß jede der genannten Eingangsschaltungen (RC01/16) über Datenpuffer-Mittel (DB0101/1601; DB0108/1608) an den genannten Daten-Bus angeschlossen ist und sie fähig sind, Gruppen von Daten (B01/36) in den genannten Datenpuffer-Mitteln versetzt abzuspeichern, wobei jede Gruppe während eines ersten Zeit-Intervalls abgespeichert wird, die genannten Datenpuffer-Mittel fähig sind, ihre jeweiligen Gruppen von Daten der Reihe nach auf den genannten Daten-Bus während eines zweiten Zeit-Intervalls zu legen, das sich von dem ersten Zeit-Intervall durch ein drittes Zeit-Intervall unterscheidet, und daß das Vermittlungs-Element desweiteren eine Takt-Schaltung (CLC) enthält, die Schreib-Signale (W) und Lese-Signale (R) zur Verfügung stellt, die die genannten Schreibsignal-Eingänge (W) und Lesesignal-Eingänge (R) der genannten Speicherschaltungen während des genannten zweiten bzw. dritten Zeit-Intervalls aktivieren.

7. Nachrichtenvermittlungs-Element nach Anspruch 6, dadurch gekennzeichnet, daß jeder der Adress-Ausgänge (A01/16) der genannten Eingangsschaltungen an einen Adress-Bus (AB01/08) in der genannten Steuerschaltung (CMC01/08) über Adresspuffer-Mittel (AB0101/1601; AB0108/1608) angeschlossen ist, und die Adresspuffer-Mittel es ermöglichen, Adressen von Speicherschaltungen, die von den genannten Eingangsschaltungen (RC01/16) zur Verfügung gestellt werden, der Reihe nach, in zeitlicher Übereinstimmung mit den entsprechenden Gruppen von Daten auf dem genannten Daten-Bus (DB01/08) auf den genannten Adress-Bus zu legen.

8. Nachrichtenvermittlungs-Element nach Anspruch 7, dadurch gekennzeichnet, daß jeder der Anschlußleitungen des genannten Adress-Busses (DB01/08) mit einem Adress-Eingang eines entsprechenden der genannten Speicherschaltungen (RAM0101/1601; RAM0108/1608) verbunden ist, und daß jedes der genannten Adresspuffer-Mittel (AB0101/1601; AB0108/1608) fähig ist, gleichzeitig einen oder mehrere Adress-Eingänge der genannten Speicherschaltung, gesteuert durch die Adresse, die dann auf den genannten Adress-Bus (DB01/08) gelegt wird, zu aktivieren.

9. Nachrichtenvermittlungs-Element nach Anspruch 6, dadurch gekennzeichnet, daß jedes der genannten Datenpuffer-Mittel (DB0101; Fig. 2, 3) Verzögerungsmittel (DF½), Abtastmittel (DF3/4), Signalspeicher-Mittel und Ausgabe-Mittel (TB03/04) aufweist, wobei die Verzögerungsmittel (DF½) einen ankommenden Daten-Bitstrom (B01, B02, . . . ), der durch eine Eingangsschaltung (RC01) mit einer ersten Frequenz (CL1) erzeugt wird, einer Vielzahl von Verzögerungen unterwirft, so daß m gegenseitig verzögerte Daten-Bitströme (Q½) zur Verfügung stehen, die Abtastmittel (DF3/4), jeden der genannten verzögerten Daten-Bitströme (Q½) mit einer Abtastfrequenz, die gleich 1/m mal der genannten ersten Frequenz ist, abtasten, so daß m abgetastete Bitströme zur Verfügung stehen, die unterschiedliche Bits des genannten ankommenden Daten-Bitstroms enthalten, die Signalspeicher-Mittel, die Bits der genannten m abgetasteten Bitströme jeweils in einem entsprechenden von m Signalspeicher-Registern (L01/03, . . . ,L02/04, . . . ), die mit der genannten Abtastfrequenz arbeiten, abspeichern und die Ausgabe-Mittel (TB03/04 . . . ) den Inhalt der genannten Signalspeicher-Register gleichzeitig auf den genannten Daten-Bus (DB01) legen.

10. Nachrichtenvermittlungs-Element nach Anspruch 9, dadurch gekennzeichnet, daß die genannten Verzögerungs-Mittel (DF1/2) von einem ersten D-Flip-Flop (DF1) und einem zweiten (DF2) D-Flip-Flop gebildet werden, die beide mit der genannten ersten Frequenz angesteuert werden, wobei der Ausgang (Q1) des genannten ersten Flip-flops (DF1) mit dem Daten-Eingang des genannten zweiten Flip-Flops (DF2) verbunden ist und die Ausgänge (Q3/4) des genannten ersten und zweiten Flip-Flops die Ausgänge der Verzögerungs-Mittel bilden.

11. Nachrichtenvermittlungs-Element nach Anspruch 10, dadurch gekennzeichnet, daß die genannten Abtast-Mittel von dritten (DF3) und vierten (DF4) D-Flip-Flops gebildet werden, die beide mit der genannten zweiten Frequenz (CL3) angesteuert werden und Daten-Eingänge, die mit den Daten-Ausgängen des genannten ersten (DF1) bzw. zweiten (DF2) Flip-Flops verbunden sind und Daten-Ausgänge (Q3/4) haben, die an die genannten Signalspeicher-Mittel (L01/36) angeschlossen sind.

12. Nachrichtenvermittlungs-Element nach Anspruch 6, dadurch gekennzeichnet, daß jede der genannten Datenpuffer-Mittel (DB0101, Fig. 4, 5) Abtastmittel (DF2/L35), um einen ankommenden Daten-Bitstrom (Q1), der eine erste Frequenz (CL1) hat, mit einer Abtastfrequenz abzutasten, die gleich 1/m mal der genannten ersten Frequenz ist, so daß eine Vielzahl von Bitströmen zur Verfügung steht, die unterschiedliche Bits des genannten ankommenden Daten-Bitstroms enthält, Signalspeicher-Mittel (L01/34), um die Bits der genannten Bitströme jeweils in einem entsprechenden von einer Vielzahl von Signalspeicher-Registern (L01/03 . . . , L02/04, . . . ), die mit der genannten Abtastfrequenz arbeiten, abzuspeichern, und Ausgabe-Mittel enthält, um den Inhalt der genannten Signalspeicher-Register gleichzeitig auf den genannten Daten-Bus (DB01) zu legen.

13. Nachrichtenvermittlungs-Element nach Anspruch 12, dadurch gekennzeichnet, daß die genannten Abtast-Mittel von einem ersten D-Flip-Flop (DF2) und von einer Signalspeicherschaltung (L35) gebildet werden, die einen gemeinsamen Daten-Eingang (Q1) an den der genannte ankommende Daten-Bitstrom angelegt wird und ebenso Daten-Ausgänge (Q3/4) haben, an die die genannten Signalspeicher-Mittel (L01/34) angeschlossen sind, wobei die Ausgänge (L01/34, Q3/4) der genannten Signalspeicher-Mittel (L01/34) und des genannten ersten Flip-Flops (DF2), und die genannte Signalspeicher-Schaltung (L35) an den Ausgang (M0101) der Puffer-Mittel angeschlossen sind.

14. Nachrichtenvermittlungs-Element nach Anspruch 1, dadurch gekennzeichnet, daß jede der genannten Speicher-Schaltungen (RAM0101, Fig. 6) eine eigene Steuerschaltung für Schreiben und Lesen hat.

15. Nachrichtenvermittlungs-Element nach Anspruch 14, dadurch gekennzeichnet, daß die genannte eigene Steuerschaltung für Schreiben und Lesen einen Schreib-Zeiger (WP) und einen Lese-Zeiger (RP) für einen Speicher (MEM) enthält, wobei mindestens einer der genannten Zeiger von einem Schiebe-Register (Fig. 8), das als geschlossener Ring verschaltet ist, gebildet wird.

16. Nachrichtenvermittlungs-Element nach Anspruch 15, dadurch gekennzeichnet, daß in dem genannten Schieberegister, das als geschlossener Ring verschaltet ist, die Ausgänge von dessen Stufenbestandteilen (DA1/6) an eine Logik-Schaltung (GC) angeschlossen sind, um mindestens eine erste, vorher festgelegte Position des genannten Schieberegisters anzuzeigen und es dann in eine entsprechende zweite, vorher festgelegte, Position zu bringen.

17. Nachrichtenvermittlungs-Element nach Anspruch 2, dadurch gekennzeichnet, daß der genannte Single-Port-RAM (RAM0101, Fig. 6) einen Daten-Eingang (DB01), einen Daten-Ausgang (MUX0101), einen Adress-Eingang (AB01), einen Schreibsignal-Eingang (W) und einen Lesesignal-Eingang (R) hat, und einen Speicher (MEM) mit einem gemeinsamen Daten-Ein und- Ausgang (DIO), an den der genannte Daten-Eingang (DB01) über einen Schalter (TB) angeschlossen ist und der an den genannten Daten-Ausgang (MUX0101) durch ein Register (REG) angeschlossen ist, eine erste Logik-Schaltung (GC1), die mindestens durch die genannten Schreib-Eingänge (W) und Adress-Eingänge (AB01) gesteuert wird und den genannten Schalter (TB) steuert, und eine zweite Logik-Schaltung (GC2) enthält, die mindestens durch den genannten Lese-Eingang (R) gesteuert wird und das genannte Register (REG) steuert.

18. Nachrichtenvermittlungs-Element nach Anspruch 17, dadurch gekennzeichnet, daß der genannte Dirket-Zugriffs-Speicher (RAM0101) desweiteren einen Schreib-Zeiger (WR) und einen Lese-Zeiger (RP) enthält, die beide an einen Adress-Eingang (AI) des genannten Speichers (MEM) und ebenso an einen Vergleicher (COMP) angeschlossen sind, der ein erstes Ausgangssignal (F) zur Verfügung stellt, wenn der genannte Speicher (MEM1) voll ist, und ein zweites Ausgangssignal (E), wenn der genannte Speicher leer ist, wobei die genannten ersten und zweiten Signale die genannte erste (GC1) bzw. zweite (GC2) Logik-Schaltung steuern.