DE3884101T2

DE3884101T2 - Abholung von Operanden in Unordnung.

Info

Publication number: DE3884101T2
Application number: DE88106390T
Authority: DE
Inventors: Philip George Emma; Iii Joshua Wilson Knight; James Herbert Pomerene; Rudolph Nathan Rechtschaffen; Frank John Sparacio
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1987-05-18
Filing date: 1988-04-21
Publication date: 1994-04-21
Anticipated expiration: 2008-04-22
Also published as: EP0302999B1; US4991090A; JPS63293639A; EP0302999A3; DE3884101D1; EP0302999A2; JPH0552968B2

Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf gespeicherte Programme in digitalen Computern und im besonderen auf ein Gerät, das die Abholung von Operanden in Unordnung ermöglicht, während gleichzeitig das Aussehen der ordnungsgemäßen Abholung in den Prozessor innerhalb einer Computer-Architektur, in der die ordnungsgemäße Abholung erforderlich ist, erhalten bleibt. Die Erfindung ist besonders in einem Pipeline- Multiprozessorsystem nützlich und ermöglicht für eine gegebene Auslegung einer Prozessor-Hardware eine höhere Prozessorleistung.
In manchen Prozessor-Auslegungen läßt sich bei der Durchführung mancher Operationen in Unordnung ein Leistungsvorteil erzielen. In vielen Fällen kann der Programmierer aus diesen Operationsneuanordnungen keinen Nutzen ziehen, da in der Semantik des Befehlssatzes und in den Befehlen Beschränkungen vorliegen, die dazu führen, daß eine nicht überwachte Operationsneuanordnung keine korrekten Ergebnisse liefert.
In eng gekoppelten Multiprozessorsystemen ist die Möglichkeit einer Verklemmung oder fehlerhafter Ergebnisse aufgrund von willkürlichen Aktionen in Unordnung sehr verbreitet. In der IBM 5/370 Architektur beispielsweise ist es erforderlich, daß die Operationen in der Programmsequenz ablaufen oder in Sequenz abzulaufen scheinen. Insbesondere müssen Abholungen von Operanden in Sequenz abgeholt zu werden scheinen; gängige Prozessoren beachten diese Regel, indem sie Operationen in Sequenz ausführen.
In Pipeline-Prozessoren ist es bereits eine standardmäßige Vorgehensweise, nach einer bestimmten Bedingung in Unordnung zu suchen, die dann auftreten kann, wenn eine Abholung kurze Zeit nach einer Speicheranweisung erfolgt. In diesem Fall erfolgt die Abholung nicht in Unordnung, sondern die Speicherung wird innerhalb der Pipeline an späterer Stelle vervollständigt. Daher kann das Ergebnis der Speicherung noch nicht im Speicher oder im Cache erkennbar sein, wenn die nachfolgende Abholung durchgeführt wird. Diese Bedingung wird durch Speicherung der Adressen gestarteter, jedoch noch nicht vollständiger Speicherungen, und Vergleich nachfolgender Abholungsadressen mit diesen Speicheradressen überprüft. Dieser Mechanismus wird OPERAND STORE COMPARE genannt. Verglichene Abholungen werden aufgehalten, bis die Speicherung vollständig ist.
OPERAND STORE COMPARE läßt sich auf ein begrenztes Zeitintervall anwenden. Dieses Zeitintervall wird durch die Länge der Pipeline bestimmt. Wenn eine Speicherung den Punkt in der Pipeline erreicht, an dem sie vollständig ist, dann wird die Adresse dieser Speicherung aus OPERAND STORE COMPARE entfernt.
Auf dem bisherigen Stand der Technik beschreibt das U.S.-Patent Nr. 4,484,267 an Fletcher einen Hybrid-Cache, in dem einige Cache-Leitungen als Speicher-ein, das heißt, die Hauptspeicheraktualisierung wird verschoben, und die restlichen Cache- Leitungen als Speicher-durch, das heißt, die Hauptspeicheraktualisierung erfolgt sofort, behandelt werden. Demgemäß waren bisher Cache-Speicher entweder alle Speicher-ein oder alle Speicher-durch. Die Frage, wie jede Leitung zu behandeln ist, wird dynamisch festgelegt und durch ein Flag-Bit im Cache- Verzeichnis gekennzeichnet. Das Bit kann beispielsweise durch eine Querabfrage neu eingestellt werden.
Das U.S.-Patent Nr. 4,189,770 an Gannon et al. beschreibt eine Umleitungsanordnung, in der bei einer Cache-Verfehlung für einen Operanden variabler Feldlänge der Operand direkt an die Anweisungseinheit gesendet wird, ohne darauf zu warten, daß die gesamte Leitung vom Hauptspeicher in den Cache gesendet wird. Gannon et al beschäftigen sich nicht mit der Operation des Caches und liefern keine Beschreibung zu Abholungen in Unordnung.
Das U.S.-Patent Nr. 4,435,759 an Baum et al. beschreibt ein Überwachungssystem zur Erfassung und Aufzeichnung von Ereignissen bei der Operation eines Prozessors. Unter den erfaßten Ereignissen sind die Adressen der Anweisungen und die Cache- Verfehlungen enthalten.
Das U.S.-Patent Nr. 4,400,770 an Chan et al. untersucht Mittel zur Erkennung und Behandlung von Cache-Synonymen. Cache-Synonyme treten auf, weil Caches normalerweise aus Gründen der Schnelligkeit und Einfachheit teils direkt und teils assoziativ adressiert sind. Caches sind in Leitungssätze unterteilt, das heißt, vier Leitungen pro Satz; diese Sätze werden, wie ein herkömmlicher Speicher, direkt adressiert. Die Auswahl der richtigen Leitung innerhalb des Satzes erfolgt assoziativ, das heißt, durch Vergleich der vorliegenden Adresse mit den Leitungsadressen,die im Cache-Verzeichnis gespeichert sind. In der S/370- Architektur werden die unübersetzten Bits niedriger Ordnung (12 Bits) der vorliegenden Adresse verwendet, um den Satz direkt auszuwählen, während ein Teil der übersetzten Bits höherer Ordnung verwendet wird, um die Leitung innerhalb des Satzes assoziativ auszuwählen. Mit steigender Anzahl an Sätzen im Cache zur Vergrößerung des Caches sind nicht mehr ausreichend unübersetzte Bits niedriger Ordnung vorhanden, um den Satz auszuwählen; dann ist es erforderlich, einige der übersetzten Bits höherer Ordnung zu verwenden. Nun kann es Synonyme geben, das heißt, zwei oder mehr übersetzte Adressen, die zur selben realen Speicherposition führen können. Solche Synonyme müssen aus mehreren Gründen erkannt und entsprechend behandelt werden. Chan et al. beschreiben, wie diese Synonyme gefunden werden können. Im Fall einer Cache-Verfehlung stellen Chan et al. ein Mittel zur Erzeugung aller möglichen Synonyme, das heißt, Herstellung aller möglichen Kombinationen der übersetzten Bits, sowie zur Überprüfung des Cache-Verzeichnisses auf Vorhandensein eines der Synonyme zur Verfügung. Bei der Erkennung eines Synonyms sind mehrere Schritte möglich.
Ein Ziel der vorliegenden Erfindung besteht darin, ein Mittel anzubieten, das die Erzielung eines bedeutenden Leistungsvorteils in einigen Prozessorauslegungen dadurch ermöglicht, daß Operationen auch in Unordnung ausgeführt werden können.
Ein weiteres Ziel der vorliegenden Erfindung besteht darin, einen einfachen Mechanismus anzubieten, der die Zufallsereignisse identifizieren kann, die bei der Abholung von Operanden in Unordnung auftreten.
Ein weiteres und spezifischeres Ziel der vorliegenden Erfindung besteht darin, einen Mechanismus anzubieten, der eine effizientere Identifikation der Zufallsereignisse bei Abholungen in der normalen Sequenz ermöglicht; hierbei wird eine erhöhte Leistung in einem Multiprozessorsystem erleichtert.
Durch Überwachung der relevanten Prozessoraktivität, die zwischen der tatsächlichen Abholung des Operanden und dem Punkt, an dem der Operand normalerweise abgeholt würde, einschließlich Speicherungen, die vom Prozessor erzeugt werden, Cross-Invalidates (XIs), die von anderen Prozessoren und Elementen erzeugt werden, Prozessor-Cache-Verfehlungen und Serialisierungsereignisse innerhalb des Prozessors, auftritt, werden die Zufallsereignisse entdeckt. Auf diese Weise kann der beschriebene Mechanismus die Überwachung von Zufallsereignissen auf die Abholung von Operanden in Unordnung erweitern.
Die vorliegende Erfindung läßt sich auf ein willkürliches Zeitintervall anwenden, das von der Größe des Stapels abhängig ist, der vom Programmierer zur Verfügung gestellt wird. Sie läßt sich auf Abholungen in Unordnung anwenden und behandelt nicht nur die Auswirkungen von Speicherungen, sondern auch alle anderen Ereignisse, die dazu führen könnten, daß eine Abholung in Unordnung zu beobachten ist. Eine Abholung kann auf zwei verschiedene Arten in Unordnung sein. Sie kann vor oder nach ihrer eigentlichen Position innerhalb des Programms erfolgen. Eine Abholung vor der eigentlichen Position kann zu einer Erhöhung der Leistung führen. Diese Situation ist Gegenstand der vorliegenden Beschreibung.
Das zentrale Element der vorliegenden Erfindung ist ein Stapel, der die Adressen der Abholungen enthält, die in Unordnung erfolgten. Diese Adressen bleiben im Stapel erhalten, bis die Anweisung, die die Abholung ausgelöst hat, in der richtigen Sequenz behandelt wird. Ein weiteres Element der Erfindung besteht in einem Vergleichsmittel, mit dem alle gültigen Adressen im Stapel mit einer Testadresse verglichen werden, und einem Signal, das Compare oder No Compare anzeigt. Die Adressen aller Speicheranweisungen sowie alle Querabfrageadressen anderer Prozessoren (in einem Multiprozessorsystem) werden als Testadressen verwendet. Wenn eine dieser Adressen das Signal "compare" abgeben, dann wird die dazugehörige Abholadresse als ungültig gekennzeichnet.
Zwei andere Ereignisse, eine Cache-Verfehlung oder eine Serialisierungsanweisung, weisen auf die Möglichkeit hin, daß viele der Abholungen in Unordnung ungültig sein können. Für diese Ereignisse wird der gesamte Stapel als ungültig gekennzeichnet. Die vom Prozessor durchgeführte Maßnahme für als ungültig gekennzeichnete Adressen hängt davon ab, auf welche Weise der Prozessor die Abholung in Unordnung nutzt. Das Ziel der vorliegenden Erfindung liegt darin, ein Warnsignal an den Prozessor zu liefern, wenn eine Korrekturmaßnahme erforderlich wird. Ist kein Warnsignal vorhanden, das heißt, keine Adresse ist als ungültig gekennzeichnet, dann weiß der Prozessor, daß die dazugehörigen Abholungen nicht in Unordnung sein können und daß die erzielten Ergebnisse genau so korrekt sind wie wenn die Abholungen in Sequenz wären.
Die einzelnen Elemente der Erfindung sind wie folgt:
1. Ein Stapel aus N Einträgen, die die Adressen des letzten M enthalten, wobei M kleiner oder gleich N Abholungen in Unordnung ist.
2. Vergleichsmittel für den Vergleich von Adressen im Stapel mit einer Testadresse.
3. Mittel für die Markierung als ungültig derjenigen Adressen, die mit der Testadresse übereinstimmen.
4. Mittel zur Auswahl von Speicheradressen und Querinvalidierungsadressen als Testadressen.
5. Mittel zur Markierung aller Adressen im Abholstapel als ungültig bei Auftauchen einer Cache-Verfehlung oder einer Serialisierungsanweisung.
6. Mittel, um eine Adresse im Stapel mit der Anweisung in Verbindung zu bringen, für die sie steht, sowie für das Löschen dem Adresse, wenn die Anweisung in der richtigen Sequenz behandelt wird.
Unter erneutem Bezug auf den bisherigen Stand der Technik stellt man fest, daß es eine oberflächliche Ähnlichkeit zwischen dem Verzeichnis eines beliebigen Caches (siehe beispielsweise das bereits angeführte Patent an Fletcher) und dem oben genannten Schlüsselement (1) gibt, dem Stapel aus M Adressen; diese Ähnlichkeit besteht darin, daß beide in ihren Einträgen Adressen besitzen und beide gültige Bits haben. Die Adressen im Cache- Verzeichnis sind jedoch Leitungsadressen, die in der Cache- Anordnung gespeichert werden, während die Adressen im Stapel die Adressen der Abholungen in Unordnung sind. In anderen Worten, der Zweck unterscheidet sich erheblich. Schlüsselelement (2), das Vergleichsmittel, ist in jedem Cache vorhanden; in einem herkömmlichen Cache wird jedoch vom Vergleich erwartet, daß für die meisten Testadressen ein "compare" gefunden wird, das heißt, Cache-Verweise, während in der vorliegenden Erfindung der Vergleich nur unregelmäßig ein "compare" findet. Auch hieb sind die Nutzungsmöglichkeiten unterschiedlich. Die Schlüsselelemente (3) und (4), die solche Adressen im Stapel als ungültig kennzeichnen, die mit den Speicher- und Querinvalidierungsadressen übereinstimmen, besitzen ein Gegenstück in den Caches von Multiprozessorsystemen. In solchen Systemen können Speicherungen und Querinvalidierungen anderer Prozessoren im System zur Invalidierung von Verzeichniseinträgen führen. Das Schlüsselelement (5), ein Mittel zur Invalidierung des gesamten Stapels bei Auftauchen einer Cache-Verfehlung oder einer Serialisierungsanweisung, befindet sich in keinem Cache des bisherigen Stands der Technik, insbesondere nicht in den von Fletcher und Chan et al. beschriebenen, da ein Cache, in dem dies der Fall wäre, nur selten viele gültige Einträge hätte und daher nutzlos wäre. Das Schlüsselelement (6), ein Mittel zur Herstellung einer Verbindung zwischen einer Adresse im Stapel und der Anweisung, für die sie steht, befindet sich in keinem Cache des bisherigen Stands der Technik, insbesondere nicht in den von Fletcher und Chan et al. beschriebenen.
Die bisherigen Ausführungen sowie weitere Ziele, Aspekte und Vorteile der Erfindung werden leichter verständlich durch die nachfolgende ausführliche Beschreibung anhand der beiliegenden Zeichnungen
Fig. 1 ist ein Blockdiagramm eines Mechanismus für die Aufstellung und Überwachung von Abholungen in Unordnung gemäß der vorliegenden Erfindung;
Fig. 2 ist ein Blockdiagramm, das etwas ausführlicher die Verteilungs-, Vergleichs- und Stapelstruktur des Mechanismus in Fig. 1 zeigt;
Fig. 3 ist ein Blockdiagramm, das etwas ausführlicher die Eingangsüberprüfungsfunktion und die Stapelstruktur des Mechanismus in Fig. 1 zeigt; und
Fig. 4 ist ein Logikdiagramm, das die Logik der in Fig. 3 dargestellten Eingangsüberprüfung darstellt.
Unter Bezugnahme auf die Zeichnungen, und insbesondere auf Fig. 1, wird ein Mechanismus für die Aufstellung und Überwachung von Abholungen in Unordnung aufgestellt. Für jede Abholung in Unordnung wird der Stapel 119 um einen Eintrag erweitert. Jeder Eintrag 101 besteht aus der Adresse, an der die Abholung erfolgte, einer Kennzeichnung für die mit der Abholung in Zusammenhang stehenden Anweisung, einem voll/leer-Bit (zur Bezeichnung des Vorhandenseins eines Eintrags), und einem gültigen Bit. Wenn der Stapel um einen Eintrag erweitert wird, wird das voll/leer-Bit auf Voll gesetzt und das gültige Bit wird auf Gültig gesetzt. Der Stapel besteht aus einer bestimmten Anzahl an Hardware-Registern. Zu einem gegebenen Zeitpunkt kann es vorkommen, daß einige Register keine Einträge haben. In diesen Registern wird das voll/leer-Bit auf Leer gesetzt. Andererseits gilt, daß, wenn der Stapel um einen Eintrag erweitert wird und alle Register bereits voll sind, eine Überflußbedingung auftritt und die Überflußleitung 121 aktiviert wird; hierdurch wird ein Datenverlust signalisiert. Das Überflußsignal auf der Leitung 121 wird als eine Eingabe an das OR-Gatter 109 geliefert.
Neben dem Überfluß gibt es vier Ereignisse, die zu überwachen sind, da sie bewirken können, daß eine Abholung in Unordnung inkorrekt ist oder zumindest die Möglichkeit besteht, daß diese Abholungen inkorrekt sind. Das erste Ereignis ist eine Speicherung, die vor der ersten Abholung logisch ist. Wenn eine solche Speicherung an einer Adresse erfolgt, an der eine Abholung in Unordnung erfolgte, dann erhielt eindeutig die Abholung nicht den korrekten neuen Wert, das heißt, die Abholung erfolgte vor der Speicherung, obwohl nach der Logik die Abholung erst nach der Speicherung hätte erfolgen dürfen. Die Adressen solcher Speicherungen werden an das OR-Gatter 107 und anschließend an den Verteiler 105 geliefert, um vom Komparator 103 mit allen Adressen im Stapel 119 verglichen zu werden. Stimmt eine Adresse im Stapel mit einer Speicheradresse überein und ist das dazugehörige voll/leer-Bit voll, dann wird das dazugehörige gültige Bit auf Ungültig gesetzt. Wie an späterer Stelle noch ersichtlich werden wird, kann ein Eintrag, der sowohl Voll und Ungültig ist, eine nachträgliche Korrekturmaßnahme erfordern.
Fig. 2 zeigt etwas ausführlicher die Struktur, die nach einer Speicherung sucht, die logisch gesehen vor der entsprechenden Abholung eintritt. Abholadressen werden in einer Mehrzahl von Registern 122 gespeichert, die den Stapel 119 bilden. An die Adresse für jedes Register wird eine entsprechende Komparatorschaltung 124 des Komparators 103 geliefert. Jeder Komparator 124 empfängt die Speicheradresse über den Verteiler 105 und das OR-Gatter 107. Erfolgt von einer der Komparatorschaltungen 124 eine "compare" Ausgabe, das heißt, die Abholadresse in einem der Register 122 stimmt mit der Speicheradresse überein, dann wird über ein OR-Gatter eine Invalidierungsausgabe geliefert, um das gültige Bit 128 für dieses Register auf ungültig zu setzen.
Die zweite Art von Ereignis ist eine Querabfrage eines anderen Prozessors. Diese Adressen werden ebenfalls an das OR-Gatter 107 und anschließend an den Verteiler 105 geliefert. Die ergriffenen Maßnahmen gleichen denen für Speicheradressen. Die dritte Art an Ereignis ist die Serialisierung von Anweisungen, für die die Architektur erfordert, daß alle vorherigen Anweisungen vollständig sind, bevor die Serialisierungsanweisung vervollständigt wird. Für dieses Ereignis müssen alle Einträge im Stapel 119 als ungültig gekennzeichnet werden. Das Auftreten einer Serialisierungsanweisung wird an das OR-Gatter 109 geliefert, das in Fig. 1 dargestellt ist, und die Ausgabe, auf Leitung 123, wird an die OR-Gatter 126 geliefert, um zu bewirken, daß alle gültigen Bits 128 auf ungültig gesetzt werden, wie dies in Fig. 2 dargestellt ist.
Die vierte Art eines Ereignisses ist eine Cache-Verfehlung. Es wurde beschlossen, bei einer Cache-Verfehlung alle Einträge als ungültig zu kennzeichnen, indem die Anzeige der Cache-Verfehlung an das OR-Gatter 109 geliefert wird. Streng genommen ist es nicht sicher, ob eine Cache-Verfehlung bei Abholungen in Unordnung Schwierigkeiten bereitet, und es sollte möglich sein, zu entscheiden, ob eine gegebene Verfehlung die Anwendung einer Korrekturmaßnahme erforderlich macht. Aus Gründen der Leistungsfähigkeit wurde jedoch versucht, Cache-Verfehlungen möglichst selten auftreten zu lassen, so daß bei der Invalidierung aller Verfehlungen keine allzu großen Datenverluste auftreten. Wenn schließlich im Stapel 119 eine Überflußbedingung auftritt, wird die Invalidierung aller Einträge gewählt.
Die Einträge in den Stapel erfolgen zu dem Zeitpunkt, zu dem die Abholungen in Unordnung erfolgen. Die Einträge werden vom Stapel entfernt, wenn die dazugehörige Anweisung "in Sequenz" erfolgt; das heißt, wenn diese zur derzeit dekodierten Anweisung wird. Es ist zu beachten, daß die Definition darüber, wann sich eine Anweisung in Sequenz befindet, davon abhängig ist, wie der Prozessor organisiert ist. Da der Prozessor nicht Gegenstand der vorliegenden Erfindung ist, wird lediglich auf die "derzeitige" Anweisung Bezug genommen. Die Kennzeichnung der aktuellen Anweisung 111 wird auf die Funktion 113 Eintrag Auswählen und Überprüfen angewandt. Der Eintrag mit der entsprechenden Kennzeichnung wird ausgewählt und dessen voll/leer-Bit und gültiges Bit werden gelesen. Wenn der Eintrag sowohl Voll als auch Gültig ist, dann treten bei der Abholung in Unordnung keine Schwierigkeiten auf und es ist keine Korrektur erforderlich. Diese Tatsache wird auf Leitung 115 signalisiert. Wenn der Eintrag Voll und Ungültig ist, dann tritt bei der Abholung in Unordnung ein Problem auf und am Prozessor ist eine Korrekturmaßnahme erforderlich. Diese Tatsache wird auf Leitung 117 signalisiert. Die Art der durchzuführenden Korrekturmaßnahme ist von der Auslegung des Prozessors abhängig und soll nicht Gegenstand der vorliegenden Beschreibung sein.
In Fig. 3 ist ausführlich dargestellt, wie die Signale auf den Leitungen 115 und 117 erzeugt werden. Auch hier enthält der Stapel 119 eine Mehrzahl an Registern 122, die die Abholadressen enthalten. Zu jeder Abholadresse gehören ein gültiges Bit 128, ein voll/leer-Bit 120 und eine Kennzeichnung 118. Selbstverständlich können sich die Abholadresse, das gültige Bit, das voll/leer-Bit und die Kennzeichnung alle in einem Register befinden. Die in Fig. 3 dargestellte Trennung ist lediglich eine Hilfe zum Verständnis der in jedem der Register gespeicherten Datenart. Das voll/leer-Bit 120 liefert ein Signal, welches anzeigt, ob sein dazugehöriges Register voll oder leer ist, und das gültige Bit 128 zeigt an, ob die Abholadresse im Register gültig oder ungültig ist. Diese Signale werden zur Überprüfung der Eingangslogik 125 geliefert. Die Kennzeichnung 118 für jede Adresse wird an eine dazugehörige Vergleichsschaltung 130 geliefert. Alle Vergleichsschaltungen 130 empfangen die Kennzeichnung 111 der derzeitigen Anweisung, und je nachdem, welche Vergleichsschaltung eine Ausgabe liefert, das heißt, die Kennzeichnung der derzeitigen Anweisung ist gleich der Kennzeichnung einer der Abholadressen, die in einem Register 122 des Stapels 119 gespeichert sind, wird die entsprechendem Eingangsüberprüfungslogik 125 aktiviert, um entweder auf Leitung 115 oder 117 eine Ausgabe zu liefern.
Fig. 4 zeigt die Eingangsüberprüfungslogik 125, die die AND- Gatter 132, 134 und 136 sowie ein OR-Gatter 138 umfaßt. Das AND- Gatter 132 empfängt vom gültigen Bit 128 ein Signal auf Leitung 129, welches anzeigt, daß die Adresse ungültig ist; ein Signal auf Leitung 127 vom voll/leer-Bit 120 zeigt an, daß das Abholadreßregister voll ist und ein Aktivierungssignal auf Leitung 131 von der Vergleichsschaltung 130 zur Erzeugung einer Ausgabe auf Leitung 117 zeigt an, daß das Abholadreßregister voll und ungültig ist. Das AND-Gatter 134 wird ebenfalls durch ein Signal auf Leitung 131 aktiviert und empfängt dasselbe volle Signal auf Leitung 127, empfängt jedoch ein gültiges Signal auf Leitung 129 zur Erzeugung einer Ausgabe, die anzeigt, daß das Abholadreßregister voll und gültig ist. Das AND-Gatter 136 wird ebenfalls durch ein Signal auf Leitung 131 aktiviert, empfängt jedoch vom voll/leer-Bit 120 ein leeres Signal auf Leitung 127 zur Erzeugung eines Signals, welches anzeigt, daß das Abholadreßregister leer ist. Die Ausgänge der AND-Gatter 134 und 136 werden im OR-Gatter 138 kombiniert, um auf Leitung 115 ein Signal zu erzeugen, welches anzeigt, daß das Abholadreßregister entweder leer oder voll und gültig ist.
Natürlich gibt es auch Anweisungen, die keine Abholungen miteinschließen, so beispielsweise die Register-zu-Register-Anweisungen der S/370-Architektur. Für diese Anweisungen gehen wir von der Annahme aus, daß der Stapel 119 um einen Eintrag erweitert wird, wobei das Kennzeichen der dazugehörigen Anweisung und das voll/leer-Bit auf Leer gesetzt sind. Wenn diese Anweisung zur derzeitigen Anweisung wird, gibt die Funktion Eintrag Auswählen und Überprüfen auf Leitung 115 ein Signal ab, welches anzeigt, daß keine Korrektur erforderlich ist. Ebenso kann festgelegt werden, daß für solche Anweisungen in Stapel 119 keine Einträge erfolgen und daß auf Leitung 115 ein Signal ausgegeben wird, wenn die Funktion Eintrag Auswählen und Überprüfen kein passendes Kennzeichen im Stapel findet.
Zusammenfassend läßt sich sagen, daß aus der Abholung in Unordnung zwei Arten von Zufallsereignissen resultieren können. Das erste betrifft die Richtigkeit des ausgeführten Programms, das zweite betrifft das, was ein anderer Prozessor feststellt. Um die Richtigkeit des ausgeführten Programms aufrechtzuerhalten, müssen alle Speicheroperationen überwacht werden, um festzustellen, ob diese irgendwelche Änderungen in den zuvor abgeholten Daten bewirken, die jedoch gemäß dem Programm erst nach der Speicherung hätten abgeholt werden sollen.
In einem System, in dem zwei oder mehr Prozessoren an denselben Speicher angeschlossen sind, können die vom einen Prozessor durchgeführten Maßnahmen vom anderen Prozessor als Änderungen im Speicher, das heißt, Speicheroperationen, identifiziert werden; wenn beispielsweise Prozessor 1 einen neuen Wert in Position A speichert, dann erkennt Prozessor 2 bei der Abholung von Position A entweder einen alten oder einen neuen Wert, je nachdem, ob die Abholung vor oder nach der Speicherung geschah. Entsprechend kann der Prozessor 2 in Position B speichern, und Prozessor 1 kann von Position B abholen. Wenn Abholungen und Speicherungen nicht in Folge bleiben, kann es passieren, daß einer der Prozessoren eine logisch unmögliche Situation identifiziert, nämlich daß A vor B auftrat und daß gleichzeitig B vor A auftrat. Dieses Ereignis wird dadurch vermieden, indem die Bedingungen, die zu diesem Ereignis führen können, nämlich insbesondere Querabfragen und Cache-Verfehlungen, überwacht werden.
Die vorliegende Erfindung bieten einen Vorteil in der Leistungsfähigkeit einiger Prozessoren, indem Abholungen in Unordnung ermöglicht wenden. Durch Überwachung der entsprechenden Prozessoraktivität, die zwischen der tatsächlichen Abholung des Operanden und dem Punkt, an dem der Operand normalerweise abgeholt würde, auftritt, können die Zufallsereignisse der Abholung in Unordnung identifiziert und geeignete Korrekturmaßnahmen ergriffen werden. Das zentrale Element der vorliegenden Erfindung besteht im Stapel, der die Adressen der Abholungen enthält, die in Unordnung erfolgten. Ein Vergleichsmittel vergleicht alle Adressen im Stapel mit einer Testadresse und gibt ein Signal ab, welches "compare" oder "no compare" anzeigt. Wenn eine dieser Adressen "compare" signalisiert, dann wird die dazugehörige Adresse als ungültig markiert. Eine Cache-Verfehlung oder eine Serialisierungsanweisung bergen ebenfalls die Möglichkeit, daß viele der Abholungen in Unordnung ungültig sind; bei einem solchen Ereignis wird der gesamte Stapel als ungültig markiert.

Claims

1. Gerät zur Überwachung von Abholungen in Unordnung in einem Computer, der ein Mittel zur Abholung von Operanden und zur Ausführung von Anweisungen in Übereinstimmung damit enthält, bestehend aus:

einem Stapel mit N Einträgen zur Speicherung der Adressen des letzten M der Sequenzabholungen, wobei M kleiner oder gleich N ist, wobei jede dieser Adressen ein dazugehöriges gültiges Bit aufweist;

ein Vergleichsmittel für den Vergleich von Adressen in diesem Stapel mit einer vorbestimmten Testadresse;

ein Mittel zur Einstellung der gültigen Bits der Adressen, die mit der Testadresse übereinstimmen, auf ungültig;

ein Mittel zur Auswahl von Speicheradressen und Querinvalidierungsadressen zur Verwendung als vorbestimmte Testadressen; und

ein Mittel zur Herstellung einer Verbindung zwischen einer Adresse im Stapel und einer Anweisung sowie für das Löschen einer Adresse, wenn die Anweisung in der richtigen Sequenz behandelt wird.

2. Ein Gerät zur Überwachung von Abholungen in Unordnung gemäß Anspruch 1, des weiteren bestehend aus einem Mittel zur Einstellung der gültigen Bits für alle Adressen im Abholstapel auf ungültig, wenn eine Cache-Verfehlung auftritt.

3. Ein Gerät zur Überwachung von Abholungen in Unordnung gemäß Anspruch 1, des weiteren bestehend aus einem Mittel zur Einstellung der gültigen Bits für alle Adressen im Abholstapel auf ungültig, wenn eine Serialisierungsansweisung aufritt.

4. Ein Gerät zur Überwachung von Abholungen in Unordnung gemäß Anspruch 1, des weiteren bestehend aus einem Mittel zur Einstellung der gültigen Bits für alle Adressen im Abholstapel auf ungültig, wenn mindestens eine Cache-Verfehlung oder eine Serialisierungsanweisung auftritt.

5. Ein Gerät zur Überwachung von Abholungen in Unordnung gemäß Anspruch 1, wobei jede dem im Stapel befindlichen Adressen des weiteren ein dazugehöriges voll/leer-Bit aufweist; dieses voll/leer-Bit wird auf voll gesetzt, wenn für die Adresse im Stapel ein Eintrag vorhanden ist, und wenn das Mittel zur Herstellung einer Verbindung der Adresse im Stapel mit einer Anweisung folgendes enthält:

ein Mittel zur Auswahl eines Eintrags in diesem Stapel, der einer aktuellen Anweisung entspricht; und

ein Mittel zur Überprüfung des voll/leer-Bits und des gültigen Bits für den ausgewählten Eintrag und Signalisierung, daß eine Korrekturmaßnahme erforderlich ist, wenn das voll/leer-Bit auf voll und das gültige Bit auf ungültig gesetzt ist.

6. Ein Gerät zur Überwachung von Abholungen in Unordnung gemäß Anspruch s, des weiteren bestehend aus:

einem Mittel zur Erkennung und Signalisierung einer Überflußbedingung im Stapel; und

einem Mittel zur Einstellung der gültigen Bits aller Adressen im Stapel auf ungültig als Reaktion auf die Signalisierung einer Überflußbedingung.