DE3832641C2

DE3832641C2 -

Info

Publication number: DE3832641C2
Application number: DE3832641A
Authority: DE
Inventors: Kenji Kohda; Tsuyoshi Toyama; Nobuaki Andoh; Kenji Noguchi; Shinichi Itami Hyogo Jp Kobayashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-10-21
Filing date: 1988-09-26
Publication date: 1990-12-06
Also published as: US5107313A; JPH0712063B2; JPH01108777A; DE3832641A1

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruchs 1 und ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Speicherzellen vom Floating-Gate-Typ nach dem Oberbegriff des Patentanspruchs 9.

Eine derartige Halbleiterspeichereinrichtung ist aus Electronic Design, 17. Oktober 1985, Seiten 41 bis 42 bekannt. Die ersten Leitungsschichten, auf einer Gateoxidschicht, einer Feldoxidschicht und einer dünnen Oxidschicht gebildet sind, sind nebeneinander angeordnet. Daher müssen die ersten Leitungsschichten einen Abstand voneinander aufweisen, der die Isolierung zwischen ihnen sicherstellt. Durch diesen notwendigen Abstand wird die Miniaturisierung der Halbleiterspeichereinrichtung schwierig.

Aus der DE 32 36 469 A1 ist eine nichtflüchtige Halbleiterspeichereinrichtung mit einer Floating-Gate-Elektrode bekannt. Bei dieser Halbleiterspeichereinrichtung ist eine erste Leitungsschicht auf einer Isolierschicht gebildet, die auf einer Hauptoberfläche eines Halbleitersubstrates gebildet ist. Auf der ersten Leitungsschicht ist eine zweite Isolierschicht gebildet und darüber eine zweite Leitungsschicht. Zur Verbesserung der Elektroneninjektion aus dem Kanal in die erste Leitungsschicht wird die erste (und zweite) Leitungsschicht stufenförmig ausgebildet, so daß der Wirkungsquerschnitt zum Einfangen von Elektronen verbessert wird. Wenn mehrere dieser Speicherelemente nebeneinander angeordnet sind, sind auch die ersten Leitungsschichten nebeneinander angeordnet. Sie müssen also einen Abstand voneinander angeordnet. Sie müssen also einen Abstand voneinander aufweisen, dadurch wird der Integrationsgrad verschlechtert.

EPROMs als nichtflüchtige Halbleiterspeichereinrichtungen sind wohlbekannt, wobei der Aufbau der EPROM-Zelle, die Anordnung von EPROM-Zellen in einem Speicherfeld und andere dazugehörige grundlegende Konzepte zum Beispiel in einem Aufsatz mit dem Titel "EPROMs graduate to 256-K density with scaled n-channel process" von M. Van Buskirk et. al., Electronics, 24. Feb. 1983, beschrieben sind. Fig. 1 zeigt in einem Blockdiagramm den allgemeinen Aufbau eines typischen EPROMs. Wie gezeigt umfaßt das EPROM ein aus einer Mehrzahl von Speicherzellen zum Speichern von Daten gebildetes Speicherfeld, einen Adreßpuffer zum Auswählen der Eingangsadressen, sowie mit dem Adreßpuffer verbundene X- und Y- Dekoder. Das EPROM umfaßt ebenfalls einen Schnittstellenabschnitt mit einem Leseverstärker und einer Programmschaltung, die mit den Eingangs- und Ausgangspuffern verbunden sind.

Fig. 2 zeigt eine Anordnung des Speicherfeldes aus Fig. 1. Eine Mehrzahl von Speicherzellen zum Speichern von Daten sind bei den Schnittpunkten bzw. Übergängen von Wortleitungen WL ₁-WL _n und Bitleitungen BL ₁-BL _m vorgesehen. Wie man aus der Fig. 2 sehen kann, sind die Wortleitungen WL ₁-WL _n mit dem X-Dekoder verbunden, während die Bitleitungen BL ₁-BL _m mit den Y-Gate- Transistoren verbunden sind. Y-Gate-Transistoren sind mit dem Y- Dekoder verbunden. Die so bei den Schnittpunkten der Wortleitungen und Bitleitungen vorgesehenen Speicherzellen bilden das Speicherfeld.

Um kurz die Betriebsweise zu beschreiben, werden Eingansadreß signale, die Zeilenadreßsignale und Spaltenadreßsignale aufwei sen, über den Adreßpuffer an die X- und Y-Dekoder angelegt, wo die Adreßsignale zum Vorsehen geeigneter Wortleitungsauswahl signale und Bitleitungsauswahlsignale dekodiert werden. Das Wort leitungsauswahlsignal definiert eine auszuwählende Wortleitung, während das Bitleitungsauswahlsignal eine auszuwählende Bitleitung definiert. Wenn eine der Wortleitungen und eine der Bitleitungen ausgewählt sind, werden Daten, die in der Speicherzelle beim Schnittpunkt der ausgewählten Wortleitung und der ausgewählten Bitleitung gespeichert waren, erkannte bzw. ausgelesen und durch den Leseverstärker verstärkt, wonach die ausgelesenen Daten über den Puffer zurückgeholt werden.

Fig. 3 zeigt in einer teilweisen Draufsicht den Aufbau eines typischen EPROM-Zellenfeldes. Fig. 4 ist ein entlang der Linie IV-IV aus Fig. 3 genommener Querschnitt, und Fig. 5 entlang der Linie V-V aus Fig. 3 genommener Querschnitt. Unter Bezugnahme auf diese Figuren sind auf einem Halbleitersubstrat 1 eine Mehrzahl von Feldoxidschichten 2, die voneinnder räumlich getrennt sind, gebildet. Ebenso sind Gateoxidschichten 3 gebildet, die in einer Richtung entlang der Linie IV-IV angeordnet sind. Floatinggates 4 sind räumlich getrennt voneinander auf der Gateoxidschicht 3 vorgesehen. Weitere Gateoxidschichten 6 bedecken die Floatinggates 4 über dem Halbleitersubstrat 1. Auf jedem der Gateoxidschichten 6 erstreckt sich ein Steuergatestreifen 5 in Zeilenrichtung des Speicherfeldes, d. h., in einer Richtung entlang der Linie IV-IV. Jeder Steuergatestreifen 5 umfaßt eine Mehrzahl von Steuergates und verbindet diese untereinander. Eine auf dem Halbleitersubstrat 1 abgeschiedene Isolierschicht 7 bedeckt die ausgestreckten Steuergatestreifen 5. Eine Mehrzahl von Metall- Leitungsstreifen oder -Leitungen 11 sind räumlich getrennt voneinander entlang der Linie V-V auf der Isolierschicht 7 gebildet. Wie aus der Fig. 5 zu ersehen, werden Draingebiete und Sourcegebiete 9 der Speicherzelle abwechselnd in den Oberflächen des Halbleitersubstrates 1 zwischen benachbarten Floatinggates 4 gebildet. Das Draingebiet 8 ist elektrisch mit dem Metall- Leitungsstreifen 11 bei einem Kontaktloch 10 verbunden. Wie in Fig. 3 gezeigt, ist das Draingebiet 8 in der von den Feldoxidschichten 2 und den Steuergatestreifen 5 umgebenden Oberfläche hergestellt. Auf der anderen Seite ist das Sourcege biet 9 entlang der Linie IV-IV gebildet und erstreckt sich zwischen benachbarten Steuergatestreifen 5. Ein Überzug 12 aus Glas (Oxidschicht) bedeckt die Metall-Leitungsstreifen 11.

Die Fig. 6A-6D und die Fig. 7A-7D veranschaulichen in teilweisen Schnittansichten aufeinanderfolgende Stufen des Herstellungsprozesses des in en Fig. 3, 4 und 5 gezeigten EPROMs. Die Fig. 6A-6D sind entlang der Linie IV-IV aus Fig. 3 genommene Schnittansichten, und die Fig. 7A-7D sind entlang der Linie V-V aus Fig. 3 genommene Schnittansichten.

Unter Bezugnahme auf die Fig. 6A und 7A werden zuerst Feldoxidschichten 2 auf einem P-Typ Halbleitersubstrat 1 in einer Reihe entlang der Linie IV-IV aus Fig. 3 gebildet und sind lateral entlang der Linie IV-IV aus Fig. 3 durch Benutzen selektiver thermischer Oxidationsmethoden getrennt. Anschließend wird eine Gateoxidschicht 3 zum Bedecken der ganzen Oberfläche des Halbleitersubstrates 1, einschließlich der Feldoxidschichten 2, aufgetragen. Eine Schicht aus polykristallinem Silizium (nicht gezeigt) wird über die Gateoxidschicht 3, zum Beispiel durch chemische Dampf-Abscheidung (CVD) abgeschieden und die Polysili ziumschicht wird selektiv durch Trockenätzen in den Flächen über den Feldoxidschichten 2 entfernt, wobei Abschnitte 4, die in dem nachfolgenden Schritt in Floatinggates umgebildet werden, ste henbleiben.

In dem Schritt nach den Fig. 6B und 7B wird zuerst eine zweite Gateoxidschicht 6 durch CVD aufgewachsen, und anschließend wird eine Polysiliziumschicht (nicht gezeigt) auf dieser Gateoxidschicht abgeschieden. Eine Fotolackschicht 13 mit einer vorbestimmten Strukturierung wird über die Polysiliziumschicht aufgetragen, und unter Benutzen der Fotolackschicht als Maske wird selektives Ätzen zur Bildung von Steuergatestreifen 5 durchgeführt. Gleichzeitig werden getrennte Floatinggates 4 in selbstjustierender Art und Weise gebildet (dies kann deutlicher in Fig. 7C gesehen werden).

Nach den Fig. 6C und 7C werden nach Abstreifen der Fotolackschicht 13 Arsenionen in der durch die Pfeile angedeuteten Richtung implantiert, wobei die Steuergatestreifen 5 das Implantat maskieren, wodurch N-Typ Draingebiete 8 und N-Typ Sourcegebiete 9 in der Oberfläche des Halbleitesubstrates 1 gebildet weden.

Nach den Fig. 6D und 7D wird eine Isolierschicht 7 durch chemische Dampfabscheidung aufgewachsen und Kontaktlöcher 10 in der Isolierschicht an den Stellen oberhalb von Draingebieten 8 durch Trockenätzen gebildet. Eine metallische Leitungsschicht 11 wird auf der Isolierschicht 7 gebildet und strukturiert, wobei diese die Draingebiete 8 über Kontaktlöcher 10 verbindet. Abschließend wird der Substrataufbau mit dem Glasüberzug 12 bedeckt, so daß eine EPROM-Zelle wie in den Fig. 3-5 gezeigt hergestellt ist.

Wenn die Draingebiete 8 und die Steuergatestreifen 5 auf einem hohen Potentialpegel gehalten sind, und das Sourcegebiet 9 auf einem Massepotentialpegel gehalten ist, werden in der so hergestellten EPROM-Zelle heiße Elektronen, die in dem Kanalgebiet zwischen den Draingebieten 8 und dem Sourcegebiet 9 erzeugt werden, in das Floatinggate 4 injiziert. Als Ergebnis wird ein Wert "0" eingeschrieben und in der Zelle gespeichert. Wenn die Speicherzelle UV-Licht ausgesetzt ist, werden in dem Floatinggate 4 angesammelte Elektronen angeregt und entladen. Als Ergebnis werden die gespeicherten Werte "0" gelöscht (der Wert "1" wird gespeichert).

Wie in der graphischen Darstellung nach Fig. 8 gezeigt, unterscheidet sich die Schwellenspannung V _TH des Speichertransistors in der EPROM-Zelle während dem Daten-Schreibzyklus von der Schwellenspannung während dem Löschzyklus. Durch Setzen der Steuergatespannung V _R für das Auslesen der Daten auf einen Wert, der in der Mitte zwischen der Schwellenspannung während dem Schreibzyklus und der Schwellenspannung während dem Löschzyklus liegt, kann ein nichtflüchtiges Auslesen von Daten durchgeführt werden. In Fig. 8 bezeichnet I _D einen Drainstrom und V _G eine Steuergatespannung.

Wie oben beschrieben werde in dem EPROM die Floatinggates 4 so gebildet, daß sie Seite an Seite direkt unter dem Steuergatestreifen 5 durch selektives Wegätzen der Polysiliziumschicht liegen. In diesem Zusammenhang sollte bemerkt werden, daß die benachbarten Floatinggates 4 horizontal und seitlich räumlich getrennt über der Feldoxidschicht 2 angeordnet sein müssen, um diese elektrisch voneinander zu isolieren. Dies wurde durch Benutzen von Fotolackmaskierung und Ätzen ausgeführt. Eine Fotolackschicht ist über die Polysiliziumschicht überzogen und hinterläßt freigelegte Flächen zwischen benachbarten Floatinggates. Dann werden die freigelegten Flächen des Polysiliziums weggeätzt, wobei ein geeigneter horizontaler Abstand bzw. eine Lücke zwischen den benachbarten Floatinggates vorgesehen wird. Die Länge bzw. Größe dieses horizontalen Abstandes zwischen den Gates hängt von der Auflösung sowohl des Fotolackes als auch der Ätzung ab, wobei der Abstand nicht kleiner als diese Auflösung gemacht werden kann. Bei auf der Grundlage der Massenproduktion laufend hergestellten Speichereinrichtungen liegt der Abstand innerhalb der Gates in der Größen ordnung von 1,5 µm. Zur elektrischen Isolierung benachbarter Floatinggates war es notwendig, diesen Abstand zwischen den Gates vorzusehen, wobei aber im Hinblick auf den bestehenden Bedarf nach einer Speichereinrichtung mit hoher Dichte und hoher Integrität das Vorliegen solch eines Abstandes zwischen den Gates nicht wünschenswert ist. Daher wird es vorgezogen, daß die Abstände innerhalb der Gates erfolgreich beseitigt werden können, ohne die Leistungsfähigkeit der Speichereinrichtung zu beeinträchtigen.

Es ist daher Aufgabe dieser Erfindung, eine Halbleiterspeichereinrichtung der eingangs genannten Art mit einem Aufbau vorzusehen, der eine verbesserte Speicherzellendichte erlaubt, und ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung zu schaffen.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung mit den Merkmalen des Patentanspruches 1 und durch ein Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit den Merkmalen des Patentanspruches 9.

Bevorzugte Weiterbildungen der Erfindung sind in den Untersansprüchen gekennzeichnet.

In der Halbleiterspeichereinrichtung entsprechend dieser Erfindung wird eine Mehrzahl von unter der zweiten Leitungsschicht gebildeten ersten Leitungsschichten so angeordnet, daß diese zumindest teilweise sich überlappen, und einigen vertikalen Raum oder eine Lücke zwischen den überlappenden Abschnitten der Leitungsschichten beibehalten. Ein isolierendes Material füllt die vertikalen Abstände auf und stellt die elektrische Isolation zwischen benachbarten ersten Leitungsschichten sicher. Daher werden entsprechend dieser Erfindung horizontale Abstände, wie sie in der Speichereinrichtung nach dem Stand der Technik zu finden sind, wirkungsvoll eliminiert. Die Eliminierung der horizontalen Abstände verringert die komplette Größe bzw. Fläche der Speicherzellen, so daß eine höhere Zellendichte in der Speicher einrichtung erlaubt wird.

Es folgt die Beschreibung eines Ausführungsbeispieles der Erfindung anhand der Figuren. Von den Figuren zeigt

Fig. 1 in einem schematischen Blockdiagramm den kompletten Aufbau eines typischen EPROMs als eine nichtflüchtige Halbleiter speichereinrichtung;

Fig. 2 als schematische Darstellung den Aufbau des Speicherzel lenfeldes des EPROMs aus Fig. 1;

Fig. 3 eine ausschnittweise Draufsicht des EPROMs;

Fig. 4 eine Schnittansicht, genommen entlang der Linie IV-IV aus Fig. 3;

Fig. 5 eine Schnittansicht, genommen entlang der Linie V-V aus Fig. 3;

Fig. 6A, 6B und 6D entlang der Linie IV-IV aus Fig. 3 genom mene Schnittansichten, die einen Prozeßablauf für das Her stellungsverfahren des EPROMs zeigen;

Fig. 7A, 7B, 7C und 7D entlang der Linie V-V aus Fig. 3 genommene Schnittansichten, die einen Prozeßablauf für das Herstellungsverfahren des EPROMs zeigen;

Fig. 8 eine graphische Darstellung, die die Beziehung zwischen dem Drainstrom I _D und der Steuergatespannung V _G während dem Auslesen des EPROMs zeigt;

Fig. 9 eine ausschnittweise Draufsicht eines EPROMs entsprechend einer Ausführungsform dieser Erfindung;

Fig. 10 eine Schnittansicht, genommen entlang der Linie X-X aus Fig. 9;

Fig. 11 eine Schnittansicht, genommen entlang der Linie XI-XI aus Fig. 9;

Fig. 12A, 12B, 12C, 12D und 12E entlang der Linien X-X aus Fig. 9 genommene Teilschnittansichten, die einen Prozeßablauf für das Herstellungsverfahren des EPROMs entsprechend einer Ausführungsform dieser Erfindung zeigen;

Fig. 13A, 13B, 13C, 13D und 13E entlang der Linie XI-XI aus Fig. 9 genommene Teilschnittansichten, die einen Prozeßablauf für das Herstellungsverfahren des EPROMs entsprechend der Ausführungsform nach Fig. 12A-12E zeigen;

Fig. 14 eine schematische Draufsicht des EPROMs bei dem in den Fig. 12B und 13B gezeigten Herstel lungsschritt.

In den Fig. 9 bis 11 ist ein EPROM entsprechend eines bevorzugten Ausführungsbeispieles dieser Erfindung gezeigt. Die EPROM-Zelle umfaßt eine Mehrzahl von Feldoxidschichten 2, die auf einem Halbleitersubstrat 1 gebildet sind und zur Isolierung von zu bildenden Speicherzellen voneinander räumlich getrennt sind. Gateoxidschichten 3 sind auf dem Halbleitersubstrat 1 vorgesehen und erstrecken sich entlang der Linie X-X und über die räumlich getrennten Feldoxidschichten 2. Eine Mehrzahl von Floatinggates 4 a und 4 b werden auf jeder Gateoxidschicht 3 in einem abwechselnden Aufbau gebildet. Ein wichtiges Merkmal ergibt sich aus der Tatsache, daß benachbarte Floatinggates 4 a und 4b so angeordnet sind, daß diese Floatinggates 4 a und 4 b sich gegenseitig bei dessen entgegengesetzten Enden überlappen, wobei zwichen den entgegengesetzten Enden eine Gateoxidschicht 14 angeordnet ist. Steuergatestreifen 5 sind über den Floatinggates 4 a und 4 b gebildet und erstrecken sich entlang der Linie X-X. Weitere Gateoxidschichten 6 bedecken die Floatinggates 4 a und 4 b. Die Steuergatestreifen 5 umfassen eine Mehrzahl von Steuergates, die untereinander durch die Steuergatestreifen verbunden sind. Eine Isolierschicht 7 bedeckt das gesamte Substrat einschließlich der Steuergatestreifen 5. Metallische Leitungsstreifen 11 werden auf der Isolierschicht 7 abgeschieden und erstrecken sich entlang der Linie XI-XI und haben räumlichen Abstand voneinander. Wie aus der Schnittansicht aus Fig. 11 ersichtlich, sind Draingebiete 8 und Sourcegebiete 9 der Speicherzelle abwechselnd entlang der Linie X-X in der Oberfläche des Halbleitersubstrates 1 zwischen benachbarten Floatinggates 4 a (oder 4 b) gebildet. Die Drainge biete 8 haben elektrische Verbindungen mit metallischen Lei tungsstreifen 11 über Kontaktlöcher 10, die in der Isolierschicht 7 gebildet sind. In der Draufsicht aus Fig. 9 liegen die Draingebiete 8 in der von benachbarten Feldoxidschichten 2 und benachbarten Steuergatestreifen 5 umgebenen Oberfläche, während das Sourcegebiet 9 sich entlang der Linie X-X zwischen benachbar ten Steuergatestreifen 5 erstreckt und einer Mehrzahl von Spei cherzellen anteilig ist. Die metallischen Leitungsstreifen 11 auf der Isolierschicht 7 sind durch einen Glasüberzug (Oxidations schicht) 12 bedeckt und geschützt.

Wie oben kurz dargestellt, sind die unterhalb der Steuergate streifen 5 vorgesehenen Floatinggates 4 a und 4 b Seite in Seite so angeordnet, daß sich benachbarte Floatinggates 4 a und 4 b teil weise überlappen. Wie in der Schnittansicht aus Fig. 10 gezeigt, sind benachbarte Floatinggates 4 a und 4 b so angeordnet, daß sie sich insbesondere bei ihren entgegengesetzten Enden überlappen, wobei die verbleibende Gateoxidschicht 14 dazwischen angeordnet ist. Zu diesem Zweck werden in dem dargestellten Ausführungsbei spiel Abschnitte der entgegengesetzten Enden des Floatinggates 4 b nach oben weg von den entsprechenden Endabschnitten des benach barten Floatinggates 4 a gebogen bzw. gedreht, wobei ein gewisser vertikaler Abstand bzw. eine Lücke zwischen den überlappenden Endabschnitten der Floatinggates 4 a und 4 b sichergestellt wird. Die restliche Gateoxidschicht 14 verbleibt und füllt die vertika len Abstände zwischen den überlappenden Enden, wodurch die benachbarten Floatinggates 4 a und 4 b voneinander elektrisch isoliert werden. Als Ergebnis dieser überlappenden Anordnung ergibt sich, daß keine horizontalen bzw. lateralen Abstände zwi schen benachbarten Floatinggates 4 a und 4 b so wie im Stand der Technik vorliegen. Die notwendige elektrische Isolierung zwischen dem Floatinggate 4 a und dem Floatinggate 4 b ist durch den vertikalen Abstand bzw. Lücke vorgesehen. Die Beseitigung des horizontalen Abstandes zwischen den Floatinggates ergibt sich aus der verringerten Fläche bzw. Größe einer Zelle im Ganzen und führt zu einer höheren Zellendichte der Speichereinrichtung.

Wie in Fig. 10 gezeigt, ist die Querschnittsform und -größe der Floatinggates 4 a und 4 b voneinander verschieden. So auch deren komplette Form und Größe, wodurch unerwünschte Abweichungen in den Betriebseigenschaften der Speichertransistoren mit unter schiedlichen Floatinggates entstehen könnten. Diese Möglichkeit kann zum Beispiel vermieden werden durch gleichförmiges Einhalten der Kontaktfläche zwischen dem Steuergatestreifen 5 und dem Floatinggate 4 a oder 4 b über die Gateoxidschicht 6 für alle Floatinggates 4 a und 4 b.

Unter Bezugnahme auf die Fig. 12A-12E und Fig. 13A-13E erfolgt nun die genaue Beschreibung des Herstellungsverfahrens der EPROM-Zelle entspechend dieser Erfindung.

Nach den Fig. 12A und 13B wird zuerst eine Mehrzahl von Feldoxidschichten 2 auf einem P-Typ Halbleitersubstrat 1 durch thermische Oxydation so gebildet, daß sie sich in der Richtung entlang der Linie XI-XI aus Fig. 9 erstrecken und räumlichen Abstand voneinander in der Richtung entlang X-X nach Fig. 9 aufweisen. Dann wird die ganze obere Oberfläche des Halbleiter substrates einschließlich der Feldoxidschichten 2 mit einer Gateoxidschicht 3 bedeckt, auf die eine polykristalline Sili ziumschicht (nicht gezeigt) durch chemische Dampf-Abscheidung aufgewachsen wird. Diese polykristalline Siliziumschicht wird mittels Masken- und Ätzprozessen zur Bildung eines Floatinggates 4 a abwechselnd zwischen den Feldoxidschichten 2 selektiv ent fernt.

Nach Bedecken des Halbleitersubstrates 1 mit einer Gateoxid schicht 14 wird nach den Fig. 12B und Fig. 13B eine weitere polykristalline Siliziumschicht (nicht gezeigt) auf der Gateoxid schicht 14 abgeschieden. Die polykristalline Siliziumschicht wird mittels Masken- und Ätzprozessen zum Bilden von Floatinggates 4 b zwischen benachbarten Floatinggates 4 a selektiv derart entfernt, daß die entgegengesetzten Enden jedes Floatinggates 4 b mit den Enden der benachbarten Floatinggates 4 a in der oben beschriebenen Art und Weise überlappen. Daran anschließend wird die Gateoxid schicht 14 von oberhalb der Floatinggates 4 a weggeätzt, wodurch lediglich Abschnitte davon unter den Floatinggates 4 b verbleiben.

Nach den Fig. 12C und 13C wird eine Gateoxidschicht 6 unter Benutzung von chemischen Dampfabscheideprozessen aufgewachsen, und auf diese Gateoxidschicht 6 noch eine weitere Schicht aus polykristallinem Silizium (nicht gezeigt) abgeschieden. Ein Foto lack 13 wird auf die Polysiliziumschicht mit einer vorbestimmten Strukturierung aufgetragen, und, unter Benutzung dieses Foto lackes als Maske, die Polysiliziumschicht selektiv weggeätzt, wobei Steuergatestreifen 5 auf der Gateoxidschicht 6 verbleiben. Gleichzeitig mit der Bildung der Steuergatestreifen 5 werden die unterhalb der Steuergatestreifen 5 gelegenen Floatinggates 4 a und 4 b in einer selbstjustierenden Art und Weise strukturiert, wobei der Steuergatestreifen 5 als Maske gegen das Ätzmittel dient. In diesem Zusammenhang sollte bemerkt werden, daß das Floatinggate 4 b so entworfen wurde, daß es eine ebene Gestalt mit vier abgeschnittenen Ecken, wie in Fig. 9 gezeigt, aufweist. Mit dieser Gestalt erstrecken die überlappenden Enden 4 ab der Floatinggates 4 a und 4 b nicht lateral auswärts von dem darunterliegenden Steuergatestreifen 5 in die Fläche zwischen den Steuergatestrei fen 5. Als Folge davon werden drei Schichten aus polykristallinem Silizium (die den Steuergatestreifen 5 und die Floatinggates 4 a und 4 b aufweisen) nicht gegenseitig während des Herstellungsver fahrens entfernt. Daher müssen, wenn die Floatinggates 4 a und 4 b in selbstjustierender Weise unter Benutzung der Steuergatestrei fen 5 als Maske strukturiert werden und Abschnitte der Floating gateschichten außerhalb der Steuergatestreifen 5 entfernt werden, lediglich zwei Schichten aus Polysilizium weggeätzt werden, wodurch kein zusätzlicher Schritt bzw. Prozeß dafür benötigt wird.

Insbesondere wird, wie in Fig. 14 gezeigt, die schematisch die Draufsicht des EPROMs in dem Herstellungsschritt der Fig. 12B und 13B veranschaulicht, eine erste Polysiliziumschicht auf dem Substrat abgeschieden und mittels Masken- und Ätzprozessen zur Bildung einer Floatinggateschicht bzw. -streifen wie durch 4 a angedeutet, selektiv entfernt. Dann wird eine zweite Polysili ziumschicht abgeschieden und zur Bildung einer Floatinggate siliziumschicht wird ähnlich abgeschieden und zur Bildung von Steuergatestreifen 5 geätzt. Während diesem Ätzprozeß der dritten Polysiliziumschicht werden ebenso die ersten und zweiten Poly siliziumschichten, die die Floatinggateschichten 4 a und 4 b auf weisen, selektiv weggeätzt, wobei die Steuerstreifen 5 als Maske dienen. Dadurch werden die außerhalb der Steuergatestreifen 5 freiliegenden Abschnitte der ersten und zweiten Polysilisium schichten entfernt, so daß die ersten und zweiten Polysilizium schichten unter den Steuergatestreifen zur Bildung einzelner Floatinggates 4 a und 4 b intakt bleiben. Es sollte ausgeführt werden, daß es möglich und leicht ist, zwei Filme bzw. Schichten aus Polysilizium in einem einzigen Prozeßschritt selektiv zu ätzen. Für das selektive Ätzen von drei übereinanderliegenden Polysiliziumschichten werden jedoch zusätzliche Schritte benö tigt. In diesem Zusammenhang bilden die ersten, zweiten und dritten Polysiliziumschichten in der Speicherzelle dieser Erfin dung einen dreilagigen Aufbau, wobei sich die entgegengesetzten Enden der benachbarten Floatinggates gegenseitig überlappen, wie durch die gestrichelten Abschnitte in Fig. 14 angedeutet. Ein dreilagiger Aufbau liegt jedoch unterhalb des Steuergatestreifens 5 und wird durch diesen wirkungsvoll maskiert. Daher wird ein dreilagiger Abschnitt während der Ätzung des Steuergatestreifens nicht entfernt. Mit anderen Worten, die neue Anordnung der Floatinggates entsprechend dieser Erfindung, bei der die benach barten Ende überlappend angeordnet sind, führt nicht zu einer komplizierten Modifikation des üblichen Herstellungsprozesses der Speicherzelle.

Nach den Fig. 12D und 13D wird nach Entfernen des Fotolackes 13 eine Arsen-Ionenimplantation in der durch die Pfeile angedeu teten Richtung unter Benutzung der Steuergatestreifen 5 als Maske durchgeführt. Diese Ionenimplantation bildet N-Typ Draingebiete 8, N-Typ Sourcegebiete 9 in der Hauptoberfläche des Substrates 1.

Nach den Fig. 12E und 13E ist eine Isolierschicht 7 auf dem Substrat durch chemische Dampfabscheidung aufgewachsen, daran anschließend werden Kontaktlöcher 10, die sich zum Draingebiet 8 erstrecken, mittels Trockenätzprozessen hergestellt. Eine metal lische Leitungsschicht 11 mit gewünschter vorbestimmter Schal tungsstrukturierung wird auf der Isolierschicht 7 gebildet, und diese verbindet elektrisch das Draingebeit 8 über das Kontaktloch 10. Als abschließender Schritt wird ein Glasüberzug hergestellt, der die gesamte Oberfläche bedeckt und ein EPROM-Zellenfeld wie in den Fig. 9-11 gezeigt, vervollständigt.

Wie oben im Detail beschrieben, werden in dem entsprechend dieser Erfindung hergestellten EPROM Floatinggates 4 a und 4 b gebildet und Seite an Seite unter dem Steuergatestreifen 5 derart angeord net, daß benachbarte Floatinggates sich gegenseitig bei entgegen gesetzten Enden überlappen, und einigen vertikalen Abstand bzw. eine Lücke zwischen den überlappenden Enden der Floatinggates beibehalten. Die Gateoxidschicht 14 füllt den vertikalen Abstand. Mit dieser einheitlichen Anordnung der Floatinggates wurden die horizontalen Abstände zwischen benachbarten Floatinggates, die beim Stand der Technik gefunden wurden, wirkungsvoll beseitigt, ohne irgendeinen elektrischen Kontakt zwischen diesen aufgrund der vorhandenen Gateoxidschicht 14 zu verursachen. Die Abwesen heit der horizontalen Lücke bzw. Abstandes zwischen den Floating gates bewirkt eine Verringerung der kompletten Fläche bzw. Größe der individuellen Speicherzelle, was wiederum eine wesentlich verbesserte Zellendichte in dem EPROM dieser Erfindung erlaubt, ohne dessen Betriebseigenschaften zu beeinträchtigen.

Während diese Erfindung anhand einer Ausführung in dem EPROM als nichtflüchtige Halbleiterspeichereinrichtung beschrieben wurde, kann diese Erfindung ebenso wirkungsvoll in anderen Typen von Speichereinrichtungen mit Floatinggates, wie zum Beispiel elek trisch löschbaren programmierbaren Nur-Lese-Speichern (EPROMs) ausgeführt werden.

Claims

1. Halbleiterspeichereinrichtung mit
auf einer Hauptoberfläche eines Halbleitersubstrats (1) eines Leitfähigkeitstypes gebildeten Speicherzellen vom Floating-Gate-Typ,
einer ersten Isolierschicht (3), die auf der Hauptoberfläche des Halbleitersubstrates (1) gebildet ist,
einer Mehrzahl von Floating-Gates bildenden ersten Leitungsschichten (4 a) und (4 b), die auf der ersten Isolierschicht (3) gebildet sind,
eine zweite Isolierschicht (6), die auf den ersten Leitungs schichten (4 a) und (4 b) gebildet ist, und
einer zweite Leitungsschicht (5), die auf der zweiten Isolier schicht (6) gebildet ist,
dadurch gekennzeichnet, daß sich Abschnitte (4 ab) benachbarter erster Leitungsschichten (4 a, 4 b) mit einem dazwischen angeordneten Isoliermaterial (14) überlappen.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht (3) räumlich getrennte isolierende Abschnitte (2) aufweist, Halbleitergebiete (8) und (9) vorgesehen sind, die in dem Halbleitersubstrat (1) zwischen den isolierenden Abschnitten (2) gebildet sind und einen zweiten Leitfähigkeitstyp aufweisen, der zu dem des Halbleitersubstrates (1) entgegengesetzt ist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sich die Abschnitte (4 ab) der ersten Leitungsschichten (4 a) und (4 b)über den isolierenden Abschnitten (2) überlappen.

4. Halbleiterspeichereinrichtung nach Anspruch 2 oder 3 gekennzeichnet durch eine Mehrzahl von Halbleiterelementen, die auf der Hauptoberfläche des Halbleitersubstrates (1) gebildet sind und durch die isolierenden Abschnitte (2) getrennt sind.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Halbleiterelemente die Halbleitergebiete (8) und (9) enthalten.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet,
daß die zweite Leitungsschicht (5) als isoliertes Gate (5) gebildet ist, und erste und zweite Elektroden in der Hauptoberfläche des Halbleitersubstrates (1) unter dem isolierenden Gate (5) mit räumlichem Abstand vorgesehen sind,
daß die Halbleitergebiete (8) und (9) die ersten und zweiten Elektroden enthalten, und der Abschnitt des Halbleitersubstrates (1) zwischen den ersten und zweiten Elektroden ein Kanalgebiet definiert.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die ersten Leitungsschichten (4 a) und (4 b) und die zweite Leitungsschicht (5) Polyisiliziumschichten aufweisen.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die erste Isolierschicht (3) eine Feldoxidschicht aufweist.

9. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung, mit Speicherzellen vom Floating-Gate-Typ, mit den Schritten:
Vorbereiten eines Halbleitersubstrates (1) eines Leitfähigkeitstypes mit einer Hauptoberfläche,
Bilden einer ersten Isolierschicht (3) auf der Hauptoberfläche des Halbleitesubstrates (1),
Bilden einer Mehrzahl von Floating-Gates bildenden ersten Leitungsschichten (4 a) und (4 b) auf der ersten Isolierschicht (3), so daß sich benachbarte Leitungsschichten (4 a, 4 b) an Abschnitten (4 a) überlappen, mit einem Isoliermaterial (14), das zwischen den überlappenden Abschnitten (4 ab) angeordnet wird,
Bilden einer zweiten Isolierschicht (6) auf den ersten Leitungs schichten (4 a) und (4 b) und
Bilden einer zweiten Leitungsschicht (5) auf der zweiten Isolierschicht (6).

10. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Schritt des Bildens der ersten Leitungsschichten (4 a) und (4 b) die Schritte aufweist:
Bilden der räumlich voneinander getrennten Leitungsschichten (4 a) auf der ersten Isolierschicht (3), und
Bilden der Leitungsschichten (4 b) bis zur zumindest teilweisen Überlappung der Leitungsschichten (4 a) mit dem Isoliermaterial (14), das zwischen den überlappenden Abschnitten (4 ab) der Leitungsschichten (4 a) und (4 b) angeordnet ist.

11. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß der Schritt des Bildens der ersten Isolierschicht (3) den Schritt zum Bilden räumlich getrennter isolierender Abschnitte aufweist, wobei das Verfahren den Schritt des Bildens von Halbleitergebieten (8) und (9) zwischen den räumlich getrennten isolierenden Abschnitten (2) in dem Halbleitersubstrat (1) aufweist, wobei die Halbleitergebiete (8, 9) einen zweiten Leitfähigkeitstyp aufweisen, der zu dem des Halbleitersubstrates (1) entgegengesetzt ist.

12. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt des Bildens der ersten Leitungsschichten (4 a) und (4 b) den Schritt des Bildens von Leitungsschichten mit Abschnitten (4 ab), die sich über den isolierenden Abschnitten (2) überlappen, aufweist.

13. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung nach Anspruch 11 oder 12, gekennzeichnet durch den Schritt des Bildens einer Mehrzahl von Halbleiterelementen auf der Hauptoberfläche des Halbleitersubstrates (1), die durch die isolierenden Abschnitte (2) isoliert sind.

14. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß der Schritt des Bildens der Halbleiterelemente den Schritt des Bildens der Halbleitergebiete (8) und (9) aufweist.

15. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß die zweite Leitungsschicht (5) als isoliertes Gate (5) gebildet wird, eine erste und eine zweite Elektrode in der Hauptoberfläche des Halbleitersubstrates (1) unter dem isolierten Gate (5) gebildet wird, wobei die Halbleitergebiete (8) und (9) die erste bzw. zweite Elektrode aufweisen, und der Abschnitt des Halbleitersubstrates (1) zwischen den ersten und zweiten Elektroden ein Kanalgebiet definiert.