DE3787153T2

DE3787153T2 - Vermittlungselement für selbstsuchende, mehrstufige Paketvermittlungsnetze.

Info

Publication number: DE3787153T2
Application number: DE87116945T
Authority: DE
Inventors: Gian Paolo Balboni; Giuseppe Giandonato; Riccardo Melen; Vinicio Vercellone
Original assignee: CSELT Centro Studi e Laboratori Telecomunicazioni SpA
Current assignee: Telecom Italia SpA
Priority date: 1986-11-18
Filing date: 1987-11-17
Publication date: 1994-01-27
Anticipated expiration: 2007-11-18
Also published as: DE268259T1; IT1196791B; DE3787153D1; IT8667854A0; JPH0630520B2; JPS63136860A; EP0268259A3; US4890281A; EP0268259B1; EP0268259A2

Description

Die vorliegende Erfindung bezieht sich auf Paketvermittlungsnetze und betrifft speziell ein Paketschaltelement für ein mehrstufiges Koppelfeld mit selbständiger Leitwegewahl.
Bekanntlich enthält eine große Gruppe von mehrstufigen Paket- Koppelfeldern Schaltungen, die eine Vielzahl identischer Elemente enthalten, die so geschaltet sind, daß von jedem beliebigen Eingang jeder beliebige Ausgang des Koppelfelds erreicht werden kann. Beispiele solcher Koppelfelder sind die sogenannten Omega-, Delta-, Benes-, . . . Koppelfelder. Im Falle von Koppelfeldern mit selbständiger Leitwegewahl müssen diese Elemente:
- das Leitweg-Kennzeichen analysieren, das eine Paketadresse identifiziert, und folglich den Weg des Pakets zum entsprechenden Ausgang legen; - eventuelle Leitwege-Konflikte lösen;
- Pakete, die wegen Leitwege-Konflikten oder wegen Nichtverfügbarkeit der nachfolgenden Koppelfeldstufe oder der Zieladressen-Vorrichtung nicht sofort befördert werden können, puffern.
Die letztere Funktion wird allgemein durchgeführt, um so eine obere Grenze für die Paketverweilzeit im Koppelfeld zu setzen: dies erhöht die Effizienz des Koppelfelds.
Bei bestimmten Anwendungen, beispielsweise innerhalb paralleler Verarbeitungsstrukturen, die verteilte Algorithmen verwirklichen, oder in Fernmeldenetzen erscheinen andere Funktionen wünschenswert, beispielsweise die Möglichkeit, eine selbe Nachricht an eine Vielzahl von Zieladressen zu senden, also sie sendezuverteilen, so daß eine Verbindung eines Elementeneingangs mit einer Mehrzahl von Ausgängen möglich sein muß.
Ein Koppelfeld, das aus Elementen besteht, die auch diese weitere Möglichkeit aufweisen, ist von H.J. Siegel und R.J. McMillen im Artikel "The multistage cube: a versatile interconnection network", IEEE Computer, Dezember 1991, Seiten 65 bis 76 beschrieben. Dieses Koppelfeld besteht aus Elementen mit zwei Eingängen und zwei Ausgängen. Sie weisen jeweils einen Schalter mit einer Steuereinheit auf, der aufgrund der Information im Leitweg- Kennzeichen die zweckmäßigen Verbindungen für einen Eingang mit einem oder vielen Ausgängen herstellt. Im letzteren Fall kann die Verbindung entweder mit zwei Ausgängen, deren Adresse in gegebener Beziehung stehen, oder mit einer größeren Zahl von Ausgängen, sofern diese Zahl eine Potenz von 2 ist, hergestellt werden. Dies bringt mit sich, daß in jeder Koppelfeldstufe alle von einer Nachricht durchlaufenen Elemente die selbe Konfiguration haben müssen. Dies begrenzt die Koppelfeld-Effizienz, da eine Anzahl von Zielvorrichtungen keine Information oder eine uninteressante Information, die dann beseitigt werden muß, empfangen kann.
Außerdem gibt der Artikel nicht an, wie eine interne Blockierung des Koppelfelds im Fall der Informations-Rundsendeverteilung vermieden werden kann oder wie eine obere Grenze der Verweilzeit im Koppelfeld festgesetzt werden kann.
Aus PROCEEDINGS OF IEEE 5TH ANNUAL CONFERENCE "Computers and Communications Integration Design, Analysis, Management", 8. bis 10. April 1986, Seiten 667 bis 675, Miami (USA), J.S. Turner "Design of a Broadcast Packet Network" ist ein modulares Paketschalt-Koppelnetz mit einem Schaltmodul (Fig. 5) bekannt, in dem von einer Quelle kommende Information zu einer beliebigen Anzahl von Verwendern gesendet werden kann und bei der der Information ein Steuerkode für die Fehlerkorrektur zugeordnet ist. Die Struktur eines Schaltermoduls ist eher komplex, und zwar insofern, als das Schaltermodul (und speziell das Schalternetz) außer anderen Blöcken, die jeder Verbindung zwischen dem Kopiernetz und dem Verteilungsnetz zugeordnet sind, drei selbstsuchende Koppelfelder hat, von denen jedes eine Mehrzahl von Schaltelementen umfaßt. Es werden keine Einzelheiten des Aufbaus der einzelnen Elemente angegeben. Außerdem werden die Rundsendeverteil-Anforderungen durch das Schaltermodul insgesamt gehandhabt und nicht durch die einzelnen Elemente einer der das Netz zusammensetzenden Schaltungen. Das Dokument stellt klar dar, daß das Schaltermodul die Basis- Schaltfähigkeit ergibt. Über die Fehlerüberprüfung ist nichts im Detail beschrieben und selbst unter der Annahme, daß ein zyklischer Redundanzkode ausgewertet wird, läßt die Angabe, daß das Schaltermodul die Grundkomponente eines Paketschalters ist, erkennen, daß auch diese Funktion vom gesamten Modul und nicht durch einen elementaren Schalter durchgeführt wird. Außerdem enthält das Dokument keine Angaben über das Vorhandensein eines Algorithmus zum in jedem beteiligten Element stattfindenden Verwerten der Möglichkeit, die Rundsendeverteilaufforderung zu akzeptieren, es wird nur ein Wegesuch-Algorithmus beschrieben.
Diese Probleme werden vom erfindungsgemäßen Vermittlungselement gelöst, das das Bewirken eines verteilenden Rundsendens ermöglicht, ohne eine ständige innere Blockierung des Koppelfelds zu verursachen, so daß eine beliebige Zahl von Zieladressen erreicht werden kann (selbst eine Zahl, die ungleich einer Potenz der Zahl der Ausgänge des Elements ist), und das eine Einrichtung zum Lösen von Leitweg-Konflikten in der Weise umfaßt, daß der Paketverweilzeit im Koppelfeld eine obere Grenze gesetzt wird.
Gemäß der Erfindung wird ein Paketvermittlungselement für mehrstufige Koppelfelder mit selbständiger Leitwegwahl geschaffen, das die Rundsendeverteilung der durch das Koppelfeld beförderten Pakete ermöglicht, gemäß der Definition nach Anspruch 1.
Die Rundsendeverteilung eines Pakets durch eine Mehrzahl aufeinanderfolgender Lesungen des Pakets ist die Eigenschaft, durch die die interne Blockierung des Koppelfelds vermieden wird.
Zum besseren Verständnis wird nun auf die anliegenden Zeichnungen Bezug genommen, in denen:
- Fig. 1 eine schematische Darstellung eines parallel verarbeitenden Aufbaus ist, der ein Koppelfeld verwendet, das aus Paketvermittlungselementen gemäß der Erfindung besteht;
- Fig. 2 ein Blockschaltplan eines Paketvermittlungselements ist;
- Fig. 3 ein den Nachrichten-Rundsendeverteilungs-Algorithmus veranschaulichendes Diagramm ist;
- Fig. 4 ein Diagramm des Betriebs einer logischen Schaltung der Eingangseinheit ist;
- Fig. 5 ein ins einzelne gehender Schaltplan einer logischen Schaltung der Ausgangseinheit des Elements ist;
- Fig. 6 ein Betriebsdiagramm der Steuereinheit der logischen Schaltung von Fig. 5 ist;
- Fig. 7 ein Aufbauplan eines der FIFO-Speicher ist;
- Fig. 8 und 9 Betriebsdiagramme zweier logischer Schaltungen des FIFO-Speichers von Fig. 7 sind;
- Fig. 10 ein Blockschaltplan der Schaltersteuereinheit ist;
- Fig. 11 ein Blockschaltplan der die Leitweg-Kennzeichen verarbeitenden Schaltung in der Schaltersteuereinheit ist;
- Fig. 12 bis 15 detaillierte Schaltpläne einiger Schaltungen von Fig. 11 sind.
Fig. 1 zeigt beispielhaft die Anwendung der Erfindung in einem parallelverarbeitungs-Aufbau mit einer Mehrzahl von Verarbeitungseinheiten E1, E2, . . . En, die gegenseitig Nachrichten veränderlicher Länge über ein mehrstufiges paketgeschaltetes Koppelfeld RC mit selbständiger Leitweg-Wahl, das aus einer Mehrzahl identischer Elemente ECP besteht, die Gegenstand der Erfindung sind, austauschen. Diese Elemente sollen zwei Eingänge und zwei Ausgänge haben. Wie gesagt, soll jedes Element zu einem Element in einer nachfolgenden Stufe oder zu einem Koppelfeld- Ausgang (oder im Fall der Rundsendeverteilung zu zwei Elementen oder Ausgängen) die empfangenen Pakete weiterleiten, Leitwege-Konflikte lösen und Pakete, die nicht sofort weiterbefördert werden können, vorübergehend speichern. Außerdem sollen die Elemente ECP die Verbindung eines Eingangs mit irgendeinem der Ausgänge oder mit einer Mehrzahl von Ausgängen (Rundsendeverteilung) des Koppelfelds RC ermöglichen. Was das Rundsendeverteilen angeht, kann jedes Element ECP unabhängig von allen anderen Elementen in der gleichen Stufe arbeiten, so daß die Zahl der von einer Nachricht erreichten Teilnehmer auch eine Zahl sein kann, die von einer Potenz von 2 abweicht.
Die durch das Koppelfeld beförderten Nachrichten bestehen aus einer Anzahl von Paketen, die im allgemeinsten Fall jeweils folgende Teile umfassen: ein Leitweg-Kennzeichen, das aus zwei Bit- Gruppen besteht, von denen eine (normales Sende-Leitweg-Kennzeichen) die tatsächliche Leitweg-Information enthält und die andere (Rundsendeverteilungs-Leitweg-Kennzeichen) die Rundsendeverteilungs-Information enthält; ein Wort, das die Paketlänge anzeigt; eine variable Anzahl von Datenwörtern; ein Überprüfungswort (zyklischer Redundanzkode) zum Überprüfen des korrekten Koppelfeld-Betriebs. Hinsichtlich des Leitweg-Kennzeichens wird ein Koppelfeld RC beschrieben, bei dem sich jedes Bit in beiden Gruppen auf eine Koppelfeldstufe bezieht, der logische Wert 0 oder 1 eines normalen Übertragungs-Leitweg-Kennzeichens den Element-Ausgangskanal angibt, auf dem die Nachricht zu befördern ist, und der Wert 1 eines Rundsendeverteil-Leitweg-Kennzeichens eine Rundsendeverteilanforderung anzeigt. Die beiden Bitgruppen sind gleichzeitig vorhanden. Bits gleicher Position in den beiden Gruppen betreffen eine gleiche Stufe.
Gemäß Fig. 2 umfaßt das Vermittlungselement ECP folgende Teile: zwei Eingangsbusse IDA und IDB und zwei Ausgangsbusse UDO und UD1 mit einer solchen Anzahl von Leitern, daß die parallele Übertragung aller Bits eines Paketworts möglich ist; einen tatsächlichen Schalter SW mit seiner Steuereinheit SCU; eine Eingangseinheit, die aus zwei identischen Abschnitten besteht (eine für jeden der beiden Eingänge IDA, IDB), und eine Ausgangseinheit, die aus zwei identischen Abschnitten RU0, RU1 besteht, denen die Ausgänge UD0 bzw. UD1 zugeordnet sind; interne Datenbusse BDA, BDB, die die beiden Eingangsabschnitte mit dem Schalter SW verbinden, und DB0, DB1, die den Schalter SW mit den Ausgangsabschnitten RU0, RU1 verbinden. In der folgenden Beschreibung charakterisieren die Endbuchstaben A und B der Bezugszeichen Vorrichtungen und Signale, die sich auf einen der Eingänge beziehen, und Schlußziffern 0, 1 Elemente, die einem der Ausgänge zugeordnet sind. Soweit keine Verwirrungsgefahr besteht, werden diese Endzeichen der Bezugszeichen weggelassen.
Jeder Eingangsabschnitt umfaßt eine logische Schaltung IMA (bzw. IMB) und einen Puffer FIFA (FIFB).
Die logischen Schaltungen IM steuern das Schreiben in den jeweiligen Puffer, bis dieser voll ist, der bei ECP über die Busse IDA, IDB eintreffenden Daten und verwalten das Verständigungsprotokoll mit den nachrichtenstrom-oberhalb liegenden Vorrichtungen (beispielsweise einem Element ECP einer vorhergehenden Koppelfeldstufe).
Die Puffer FIF sind Zuerst-rein-zuerst-raus-Speicher (FIFO), die vorübergehend Pakete speichern, die nicht sofort zur nachfolgenden Stufe befördert werden können; außerdem ermöglichen diese Puffer unter der Steuerung durch die logische Schaltung SCU das Rundsendeverteilen einer Nachricht durch zwei aufeinanderfolgende Nachrichtenlesungen. Diese Art der Durchführung des Rundsendeverteilens verhindert eine ständige Koppelfeld-Blockierung, wenn Nachrichten veränderlicher Länge im Koppelfeld gehandhabt werden, wie es hier vorausgesetzt wird.
Die Struktur eines Parallelpaketschalters wie SW ist in der Technik bekannt und bedarf keiner detaillierten Beschreibung; ein Beispiel ist jedoch in "Introduction to VLSI systems" von C. Mead, L. Conway, Addison Wesley Publishing Company, Seite 158 zu finden.
Die Steuereinheit SCU des Schalters SW soll folgende Funktionen ausführen: Analyse der in einem normalen Leitweg- Kennzeichen enthaltenen Leitweg-Anforderungen; entsprechendes Errichten der Verbindung zwischen Eingängen BDA, BDB und Ausgängen DB0, DB1 des Schalters SW (einer der Eingänge mit einem der Ausgänge, jeder Eingang mit einem jeweiligen Ausgang, einer der Eingänge mit beiden Ausgängen in zwei aufeinanderfolgenden Schritten); das Lösen von Leitwege-Konflikten zur Festlegung einer oberen Grenze der Verweilzeit eines Pakets im Koppelfeld; Verwalten des Nachrichten-Rundsendeverteilungs-Algorithmus in einer von allen anderen Elementen in der Stufe unabhängigen Weise.
Hinsichtlich der Konfliktlösung wird, wenn ein Konflikt auftritt, die Identität der verzögerten Nachricht gespeichert und wird beim nächsten Konflikt, der die vorher verzögerte Nachricht betrifft, der Ausgangskanal für diese verfügbar gemacht. Jede Nachricht kann also nur einen einzigen Konflikt verlieren (bei der beispielhaften Ausführungsform von 2·2 Elementen), und dies begrenzt nicht nur die gesamte Transitverzögerung durch das Koppelfeld, sondern auch die Veränderlichkeit der Verzögerung für die verschiedenen Pakete.
Der Rundsendeverteil-Algorithmus basiert auf einem Prinzip, das ermöglicht, daß eine Nachricht an eine beliebige Anzahl von Zieladressen (auch an eine Zahl unterschiedlich einer Potenz von 2) gesendet werden kann, deren Positionen von den Positionen und der Zahl der Stufen abhängt, wenn ein Rundsendeverteilen stattfinden soll. In einer gegebenen Koppelfeldstufe wird die Rundsendeverteil-Anforderung dann akzeptiert, wenn ein erster Parameter, der auf die Anzahl von Zieladressen bezogen ist, an die die Nachricht rundgesendet werden soll, größer oder gleich einem zweiten Parameter ist, der auf die Position der Stufe, zu der das Element gehört, im Koppelfeld (genauer: auf die Position der Stufe unter den Stufen, unter denen das Rundsendeverteilen stattfinden soll) bezogen ist, wobei der zweite Parameter die Maximalzahl der Stufenausgänge angibt, für die das Belegen zum Nachrichten- Rundsendeverteilen möglich ist.
Mehr ins Einzelne gehend, ist der Betrieb in einer Koppelfeldstufe j folgendermaßen: Es sei angenommen, daß BRD = b(n) . . . b(j) . . . b(1) = das Rundsendeverteil-Leitweg-Kennzeichen; BUM, BU(M-1) . . . BU1 = die m Bits mit dem logischen Pegel 1 in BRD; TAG = das Normalübertrags-Leitweg-Kennzeichen; TUM, TU(M-1) . . . TU1 = die Bits, die in TAG den Bits BUM . . . BU1 von BRD entsprechen. Offensichtlich sind die Bits TU(i) von TAG, die sich auf Stufen beziehen, in denen Rundsendeverteilung stattfinden soll, für die Leitwegwahl ohne Bedeutung, da die Nachricht über beide Ausgänge geleitet werden soll: Nachdem das Bit TUM zwangsweise auf den hohen Pegel gestellt worden ist (logische Ziffer 1), wenn es nicht schon vorher hoch war, werden diese Bits dazu verwendet, eine binäre Zahl Tc = 1, TU(M-1) . . . TU1 zu bilden, die den ersten Parameter ergibt. Der ursprüngliche Wert des Bits TUM wird dazu verwendet, die Nachricht nach der Auswertung der Rundsendeverteilmöglichkeit durchzuleiten, wie später beschrieben wird. Ist die Stufe j die k-te Stufe, in der das Rundsendeverteilen gefordert wird (1 < k < m), so ist der zweite Parameter &sub2;k.
Wie gesagt, wird nur dann ein Rundsendeverteilen bewirkt, wenn Tc-2k ≥ 0. Der Wert dieser Differenz wird dazu verwendet, ein modifiziertes normales Übertragungs-Leitweg-Kennzeichen aufzubauen, das über einen der beiden Ausgangskanäle gesendet wird (nämlich über den, der durch das Komplement des Bits TUM identifiziert ist), während das ursprüngliche normale Übertragungs-Leitweg- Kennzeichen über den anderen Kanal gesendet wird. Ist der Differenzwert negativ, so wird eine normale Übertragung über denjenigen Ausgangskanal bewirkt, der durch das Komplement des Bits TUM identifiziert wird, wobei das normale Übertragungs-Leitweg- Kennzeichen unverändert gelassen wird. Als Ergebnis des obigen Algorithmus ist es unter Berücksichtigung der Gruppe von 2m Einheiten E (Fig. 1), deren Adressen in den n-m Bits von BRD, die 0 sind, zusammentreffen, gemäß der Erfindung möglich, eine Nachricht zu den ersten oder letzten Tc + 1 Einheiten in dieser Gruppe sendezuverteilen (oder an die Einheiten mit den niedrigsten oder den höchsten Adressen), abhängig vom Wert des Bits TUM. Dieser Algorithmus wird für eine gegebene Nachricht unabhängig von irgendwelchen anderen Nachrichten, die in der selben Koppelfeldstufe behandelt werden, verwirklicht.
Eine beispielhafte Anwendung dieses Algorithmus ist in Fig. 3 für ein vierstufiges Koppelfeld dargestellt, und zwar für den Fall einer Nachricht, bei der die Leitweg-Kennzeichen-Teile TAG und BRD (die bei T bzw. B gezeigt sind) 1000 bzw. 1101 lauten. Die Bits Tc sind demnach 100 und die Rundsendeverteilung betrifft fünf Ausgänge. Es ist unmittelbar zu ermessen, daß die Leitweg-Kennzeichen-Teile TAG an den Ausgängen der Elemente, in denen die Rundsendeverteilung durchgeführt wird, und die Adressen der fünf Koppelnetz-Ausgänge die oben genannten Bedingungen erfüllen.
Zurück zu Fig. 2, führt die Ausgangseinheit RU0 (RU1) alle Funktionen aus, die sich auf die Beförderung der Pakete zur Bestimmungsvorrichtung oder den Bestimmungsvorrichtungen beziehen. Außer, daß sie die Verbindung hiermit herstellt und somit das Verständigungsprotokoll verwaltet, soll die Ausgangseinheit weiterhin die Länge des zu übertragenden Pakets identifizieren und den zyklischen Redundanzkode erzeugen und/oder überprüfen. Hinsichtlich des letzteren wird bei einer bevorzugten Ausführungsform der Erfindung dieser Kode in der ersten Stufe des Koppelfelds RC (Fig. 1) erzeugt, in den Zwischenstufen überprüft und in der letzten Stufe überprüft und beseitigt. Um dieses Vorgehen zu ermöglichen, empfängt die Ausgangseinheit Signale, die anzeigen, ob sie zur ersten Koppelfeldstufe, zu einer Zwischenstufe oder zur letzten Stufe gehört. Dieser Kode kann bereits in den in das Koppelfeld einlaufenden Paketen vorhanden sein: In diesem Fall dienen alle Stufen als Zwischenstufen und führen nur die Überprüfung durch. Bei Anwendungen, bei denen der Redundanzkode nicht verwendet werden muß, wird diese Information für die Ausgangseinheit zugänglich gemacht, die dann von einigen Operationen freigestellt wird.
Jeder Abschnitt der Ausgangseinheit wird hier blockmäßig aufgebaut durch:
- eine logische Schaltung OM (OM0, OM1), die die Ausgangseinheit steuern soll und mit den anderen Vorrichtungen des Elements ECP den Dialog führen soll;
- einen Block RL, der als Ausgangsregister des Elements ECP dient;
- einen Zähler CN, der das die Paketlänge kodierende Wort lädt und unter der Steuerung durch die logische Schaltung OM die Zahl der übertragenen Wörter zählt;
- eine Schaltung CRC zum Erzeugen und/oder Überprüfen des zyklischen Redundanzkodes: diese Schaltung umfaßt im wesentlichen ein Register und eine Verknüpfungsschaltung aus EX-ODER-Gliedern, die das spezielle für den Kode gewählte Polynomial verwirklicht; werden Daten parallel übertragen (beispielsweise mit einem 8-Bit-Parallelismus), so wird zweckmäßigerweise auch der Kode parallel berechnet. Eine mögliche Ausführungsform ist in "Error Detecting Logic for Digital Computers" von F.F. Sellers, M.Y. Sao, L.W. Bearnson, Mc-Graw-Hill Book Company, Seite 258, beschrieben.
Der Aufbau der Blöcke FIF, SCU, RU, OM ist mehr ins einzelne gehend unter Bezugnahme auf die Fig. 5 bis 15 beschrieben. Die Bedeutung der verschiedenen in Fig. 2 dargestellten Signale ergibt sich aus der Beschreibung dieser detaillierten Figuren, in denen auch die Zeitsignale für die verschiedenen Blöcke gezeigt sind. Für die logische Schaltung IM ist nur das Zustandsdiagramm angegeben: Die schaltungsmäßige Erstellung einer nach diesem Diagramm arbeitenden Schaltungsanordnung ist für den Fachmann kein Problem.
Der Betrieb dieser logischen Schaltung IM der Eingangseinheit wird nun unter Bezugnahme auf Fig. 4 beschrieben. Die Schaltung IM empfängt die folgenden Signale:
- REQIN, das von der logischen Schaltung OM (Fig. 2) eines Ausgangseinheitsabschnitts RU einer nachrichtenstrommäßig oberhalb liegenden Stufe oder von einer Einheit E (Fig. 1) abgegeben wird, um das Vorhandensein eines an das Vermittlungselement, von dem IM ein Teil ist, zu sendenden Datenworts anzeigt;
- FPI, das vom Speicher FIF (Fig. 2) abgegeben wird, um anzuzeigen, daß der Speicher voll ist;
und gibt die folgenden Signale ab:
- ACKIN, das an die Vorrichtung gegeben wird, die das Signal REQIN abgegeben hat, um die Verfügbarkeit für den Datenempfang zu bestätigen;
- LOAD, das zum Speicher FIF gegeben wird, um das Datenschreiben in den Speicher zu steuern.
Für die Beschreibung des Diagramms wird angenommen, daß diese Signale aktiv sind, wenn sie am logischen Pegel 1 stehen. In Übereinstimmung mit den verschiedenen Zuständen oder Zustandsübergängen sind die logischen Werte der verschiedenen Eingangssignale in der gleichen Reihenfolge angegeben, in der die Signale oben aufgelistet sind. Wie üblich, gibt das Symbol "X" den Zustand "ohne Bedeutung" für den Signalwert an. Die gleichen Darstellungsmodalitäten gelten auch für die anderen Zustandsdiagramme.
Die logische Schaltung IM befindet sich anfänglich in einem Leerlaufzustand AI, in dem sie unabhängig vom Wert von REQIN verbleibt, wenn der Speicher voll ist (X, 1) oder wenn keine Anforderung eintrifft (0, X). Ist der Speicher nicht voll, so verläßt die Schaltung IM den Zustand AI, wenn das Befördern eines Datenwortes gefordert wird, und tritt in einen aktiven Zustand B1 ein, in dem die Signale LOAD und ACKIN erzeugt werden. IM geht zurück in den Zustand A1, wenn das Datenladen vorüber ist, was dadurch angezeigt wird, daß REQIN wieder 0 wird. Das Signal ACKIN bleibt aktiv, solange sich IM im Zustand B1 befindet, und außerdem, wenn die am Eingang des Speichers FIF anliegenden Daten für die gesamte zum Schreiben in den Speicher erforderliche Zeit "eingefroren" werden sollen.
Fig. 5 zeigt mehr ins einzelne gehend den Aufbau eines Abschnitts RU der Ausgangseinheit. Die Blöcke CRC, CN und RL sind die gleichen wie schon in Fig. 2 gezeigt. Die übrigen Schaltungen bilden den Block OM von Fig. 2 und umfassen folgende Einzelschaltungen:
- eine logische Folgesteuerschaltung OMC;
- eine erste Gruppe von Flipflops und Verknüpfungsgliedern (FF2, FF3, FF4, AND1) zum Synchronisieren der Ausgangseinheit mit der Schaltersteuereinheit und zum Verwalten der Verständigung mit der letzteren für den Paketwort-Transfer; die spezifischen Funktionen der Elemente dieser Gruppe werden später ersichtlich;
- eine zweite Gruppe von Flipflops und Verknüpfungsschaltungen (FF5, FF6, FF8, AND2, NOR1, MX1), denen der Zähler CN und der Block CRC zugeordnet sind, um die Möglichkeit von unterschiedlich langen Paketworten zu berücksichtigen, von denen das Vorhandensein oder Nicht-Vorhandensein des Überprüfungsworts und die Position des Stufenelements ECP innerhalb des Koppelfelds ein Teil ist, zum Zweck, die Zahl der zu übermittelnden Wörter zu zählen und an SCU (Fig. 2) die eventuelle Fehlersignalisierung zu übertragen; wobei die Funktionen der Elemente dieser Gruppe sich aus der Beschreibung des Betriebs der logischen Steuerschaltung ergeben;
- eine dritte Gruppe von Flipflops und Verknüpfungsgliedern (FF7, OR1) für die Datenausgangssynchronisierung.
Ein weiterer Multiplexer MX2 dient dazu, über einen Ausgangsbus UD entweder die auf dem Bus DB liegenden Daten oder das von CRC erzeugte Überprüfungswort zu befördern. Die verschiedenen Inverter, die die von verschiedenen Flipflop-Eingängen geforderten logischen Pegel berücksichtigten, sind nicht mit Bezugszeichen versehen worden. Zur Vereinfachung der Zeichnung sind das allgemeine Rückstellsignal und die Flipflop-Eingänge/Ausgänge, die für den Betrieb nicht von Interesse sind, nicht dargestellt. Soweit eine quantitative Zeitangabe erforderlich ist, wird auf ein Taktsignal mit einer Periode 50 ns Bezug genommen.
Die logische Schaltung OMC wird durch das Zustandsdiagramm von Fig. 6 beschrieben; ihr Verknüpfungsteil wird aufgrund der Komplexität der durchgeführten Operationen durch eine programmierbare logische Reihe gebildet.
Was den Dialog zwischen RU und der Schaltsteuer-Einheit SCU angeht, wird seine Verwaltung Schaltungen zugeordnet (nämlich der ersten Gruppe von Flipflops und logischen Verknüpfungsschaltungen) die außerhalb von OMC und SCU liegen, um eine übermäßige Belastung des Aufbaus dieser Einheiten zu vermeiden. Das Dialogprotokoll basiert auf einem Befehl (START) des Beginns der Nachrichtenübertragung, der von SCU erzeugt wird, und einem von OMC erzeugten Nachrichten-Ende-Signal (FCSCU). Der Flipflop FF2 bewirkt, daß das Signal FCSCU nur für eine einzige Periode des Taktsignals CK auf hohem Wert bleibt; über FF3 wird das Signal FCSCU auch in ein Signal ABSTART umgewandelt, welches über den Flipflop FF4 und die Verknüpfungsschaltung AND1 den Transfer des Signals START zu OMC ermöglicht, wodurch das Signal START impulsiv wird.
Die logische Schaltung OMC empfängt die folgenden Signale:
- FSTG, LSTG, die anzeigen, daß ECP der ersten bzw. der letzten Koppelfeldstufe angehören; diese Signale werden auch durch die Verknüpfungsschaltung NOR1 kombiniert, um anzuzeigen, daß die Stufe eine zwischenstufe (INTSTG) ist, während ihr von der Verknüpfungsschaltung AND2 erzeugtes logisches Produkt ein Signal (NOCRC) ist, das anzeigt, daß die Nachrichten in der speziellen Anwendung nicht das Redundanzwort enthalten;
- START, das bereits beschrieben wurde;
- FC, das ein von CN erzeugtes und von OMC verwertetes Zähl- Ende-Signal ist, das der Feststellung dient, daß alle Wörter einer Nachricht übertragen worden sind. FC wird an OMC über den Multiplexer MX1 gegeben, der vom Signal INTSTG gesteuert wird. FC ist das tatsächliche Austragssignal von CN für die Elemente in der ersten oder der letzten Koppelfeldstufe oder für Anwendungen, die das. Überprüfungswort nicht verwenden, während im Fall einer Koppelfeld-Zwischenstufe FC der Austrag von CN ist, der im Flipflop FF6 um einen Periodenzyklus verzögert worden ist; tatsächlich umfaßt im letzteren Fall die auf dem Bus DB liegende Nachricht ein Wort mehr (den zyklischen Redundanzkode), das in den anderen Fällen fehlt;
- FNV, das vom Puffer FIF (Fig. 2) des mit diesem Abschnitt der Ausgangseinheit- verbundenen Abschnitts der Eingangseinheit über den Schalter SW geleitet wird und anzeigt, daß der Puffer selbst nicht leer ist;
- ACKOUT, das den Datenempfang durch die nachrichtenstromunterhalb liegende Vorrichtung bestätigt (dieses Signal entspricht dem von IM, Fig. 2, abgegebenen Signal ACKIN);
- SECBYTE, das das Vorhandensein eines zweiten Bytes im Paketlängenwort anzeigt;
und gibt die folgenden Signale ab:
- LOADCT, was an CN gesendet wird, um ein Laden des Nachrichtenlängen-Worts zu bewirken, und abgegeben wird, wenn in Abhängigkeit von internen Zeitsteuersignalen von RU die logische Schaltung OMC die Anwesenheit dieses Worts am Bus DB erkennt; das Signal LOADCT schaltet auch den Flipflop FF6 zurück und voreinstellt FF3 und wird über einen Flipflop FF8 der T-Art in das Signal SECBYTE umgewandelt;
- DECR, das an den Zähler CN gegeben wird, um dessen Inhalt nach dem Übertragen jedes Worts der Nachricht um 1 zu verringern; dieses Signal stellt auch das Taktsignal für FF6 dar;
- das bereits erwähnte Signal FCSCU, das von OMC nach Empfang von FC erzeugt wird;
- UNLOAD, das nach Empfang eines Worts über SW zu dem Puffer FIF gesendet wird, mit dem RU verbunden ist, um das Lesen des nachfolgenden Worts zu starten;
- REQOUT, das eine nachrichtenstromabwärts liegende Vorrichtung davon informiert, daß eine Nachricht zu übertragen ist (das Signal entspricht dem Signal REQIN), das der logischen Schaltung IM, Fig. 2, eingespeist wird;
- CLCRC, das an CRC gesendet wird, um den Inhalt dieser Schaltung zurückzustellen; dieses Signal ist auch das Taktsignal für den Flipflop FF5 (der von NOCRC zurückgestellt wird), welcher ein Signal ERRCRC abgibt, das die erfolglose Überprüfung durch CRC anzeigt;
- OUTCRC, das den Multiplexer MX2 so stellt, daß er am Ende einer Nachricht an UD das von CRC erzeugte Wort dann weitergibt, wenn die Elemente ECP zur ersten Koppelfeldstufe gehören.
Es wird nun das Zustandsdiagramm von Fig. 6 beschrieben.
Auf die Aktivierung des Systems hin wird die logische Schaltung OMC dazu veranlaßt, durch ein allgemeines (nicht dargestelltes) Rückstellsignal in ihren Anfangszustand (Leerlaufzustand) A2 einzutreten, in dem sie bis zum Eintreffen des Signals START verbleibt, wobei das Signal CLCRC aktiv gehalten wird.
Bei Eintreffen des Signals START geht die logische Schaltung OMC zum Zustand B2 über, sofern das Signal ACKOUT 0 ist; dies zeigt die Verfügbarkeit der nachfolgenden Vorrichtung an, ein neues Datenwort zu empfangen, in diesem Fall das erste Datenwort einer Nachricht. Die Signale UNLOAD und REQOUT werden abgegeben und das Signal CLCRC wird bei diesem Übergang aktiv gehalten. Das Signal REQOUT wird so lange aktiv gehalten, als die logische Schaltung OMC im Zustand B2 verbleibt, und hält, außer daß es das Vorhandensein von in Nachrichtenstromrichtung zu sendenden Daten anzeigt, im Ausgangsregister RL das zu diesem Zeitpunkt am Bus DB vorhandene Wort fest, um seine Stabilität für die durch das Eingangs/Ausgangs- Protokoll geforderte Dauer aufrechtzuerhalten. Das Signal UNLOAD wird andererseits nur für eine einzige Taktsignalperiode aktiv gehalten und bewirkt, daß im entsprechenden Speicher FIF (Fig. 2) das nachfolgende zu übertragende Wort gelesen wird, sofern dieses Wort bereits verfügbar ist. Aufgrund der gleichzeitigen Erzeugung dieser beiden Signale findet das Lesen eines neuen Worts im Speicher FIF gleichzeitig mit dem Dialog mit der nachgeschalteten Vorrichtung, um dieser das vorhergehende Wort zu senden, statt. Dies optimiert den Arbeitszyklus.
Die logische Schaltung OMC bleibt so lange im Zustand B2, als das Signal ACKOUT 0 ist; wird ACKOUT zu 1, so geht die Schaltung OMC zum Zustand C2 (Warten auf FNV) über und stellt die Signale REQOUT und CLCRC zurück. Im Zustand C2 wird auf die Rückstellung des Signals ACKOUT und auf das Eintreffen des Signals FNV, das anzeigt, daß der Speicher FIF nicht leer ist, gewartet. Dies sind die beiden Bedingungen, die das Übertragen des nachfolgenden Worts, das die Nachrichtenlänge angibt, erlauben. Sind diese Bedingungen erfüllt, so kehrt OMC zum Zustand B2 zurück, wenn das Signal SECBYTE 0 ist, und schreitet zum Zustand H2 (Warten auf ACKOUT) fort, wenn SECBYTE 1 ist; und unabhängig von der Art des Übergangs werden die Signale UNLOAD, REQOUT und LOADCT abgegeben. Das letztere bewirkt, daß im Zähler CN (Fig. 5) der Wert der Nachrichtenlänge gespeichert wird. Von diesem Zeitpunkt an, wobei das Signal CLCRC = 0, wirkt das Signal UNLOAD auch auf die Schaltung CRC, die den zyklischen Redundanzkode erzeugt und/oder prüft und die Speicherung des Teilergebnisses der Berechnung dieses Kodes bewirkt.
Im Zustand H2 wartet OMC darauf, daß das Signal ACKOUT aktiv wird, und hält das Signal REQOUT aktiv. Beim Eintreffen von ACKOUT sind vier verschiedene Operationen möglich, abhängig vom Wert der Signale FSTG, LSTG und FC.
Ist FC nicht 1, wenn ACKOUT 1 wird, so ist die Nachricht noch nicht fertig und es gibt weitere Wörter zum Übertragen; OMC geht in den Zustand G2 des Sendens des nachfolgenden Worts über und gibt an CN einen Befehl DECR ab, so daß CN immer die laufende Nummer des nächsten zu übertragenden Worts angibt: auf diese Weise kann OMC so früh als möglich den Zustand "Nachrichtenende" feststellen und ihn an SCU (Fig. 2) übermitteln, so daß SCU für seinen Betrieb auch die Zeit verwerten kann, während derer die Übertragung des letzten Worts einer Nachricht durch die Ausgangseinheit stattfindet. Im Zustand G2 wartet die logische Schaltung OMC auf die Bedingung ACKOUT = 1 und FNV = 1, wie im Zustand C2, und beginnt mit dem Senden eines neuen Worts, wobei sie zum Zustand H2 zurückkehrt. Während dieses Übergangs werden nur dann die Signale REQOUT und LOAD erzeugt, um mit dem normalen Übertragungszyklus fortzufahren, wenn FC = 0 (das nachfolgende zu sendende Wort ist nicht das letzte) oder wenn das Element ECP der letzten Koppelfeldstufe angehört; ist andererseits FC = 1 und ECP gehört nicht der letzten Koppelfeldstufe an, oder ist kein Redundanzkode vorgesehen, so erzeugt OMC auch das Signal FCSCU, um SCU (Fig. 2) zu informieren, daß die Nachrichtenübertragung mit dem derzeit übertragenen Wort endet.
Falls FC 1 ist, wenn ACKOUT 1 wird, hängt der nächste Zustand von OMC ab von FSTG und LSTG. Im einzelnen:
a) wenn das Element ECP zur ersten Koppelfeldstufe gehört (FSTG = 1, LSTG = 0): OMC geht in den Zustand L2 über (CRC- Erzeugung) und aktiviert den Befehl OUTCRC, der den Multiplexer MX2 so setzt, daß der Redundanzkode auf den Ausgangsbus UD übertragen wird, da dieser Kode nur in der ersten Koppelfeldstufe erzeugt und an die anderen Wörter der Nachricht angehängt werden muß. OMC bleibt in diesem Zustand bis zur Zurückstellung von ACKOUT, dann beginnt sie die Kode- Übertragung, aktiviert das relevante Signal REQOUT und geht in den Zustand M2 (Warten auf ACKOUT CRC) über, in dem auf das Anerkennungssignal, das sich auf den Redundanzkode bezieht, von den nachrichtenstromunterhalb liegenden Vorrichtungen her gewartet wird: sobald ACKOUT 1 wird, wird die Nachrichtenübertragung beendet und die Schaltung OMC nimmt wieder ihren Anfangszustand A2 ein, wobei sie das Signal CLCRC aktiviert, um für die Übertragung einer neuen Nachricht bereit zu sein;
b) wenn das Element ECP zur letzten Koppelfeldstufe gehört (FSTG = 0, LSTG = 1): die Schaltung OMC geht in den Zustand J2 über (Elimination von CRC), ohne Befehle zu erzeugen. In diesem Zustand wird das Vorhandensein des Redundanzkode im Speicher FIF (Fig. 2) geprüft und im Bejahungsfall wird dieser Kode eliminiert, indem ein Befehl UNLOAD zum Speicher FIF erzeugt wird, ohne das Datum auf den Ausgangsbus UD zu übertragen; gleichzeitig wird das Ende der Übertragung (FCSCU = 1) an SCU gemeldet. Die Signale UNLOAD, FCSCU werden während der Rückkehr zum Anfangszustand A2 zusammen mit CLCRC erzeugt;
c) wenn das Element ECP zu einer inneren Koppelfeldstufe gehört (FSTG = 0, LSTG = 0) oder das Koppelfeld keinen Redundanzkode verwendet (FSTG = 1, LSTG = 1): OMC stellt seinen Anfangszustand A2 wieder her und aktiviert das Signal CLCRC.
Gemäß Fig. 7 umfaßt der Block FIF folgende Funktionsteile:
- eine Speichermatrix MF (von der beispielsweise angenommen wird, daß sie eine Kapazität von 64 8-Bit-Wörtern aufweist) mit Lese- und Schreibzeigern PL, PS;
- eine logische Schaltung LFS, die das Signal FPI erzeugt, das anzeigt, daß der Speicher MF voll ist;
- eine logische Schaltung LFC, die grundsätzlich folgendes soll: den Betrieb des Lesezeigers so verwalten, daß sowohl Leerlaufzeiten als auch das Lesen unwichtiger Daten vermieden werden; der logischen Schaltung OMC (Fig. 5) des betroffenen Ausgangsabschnitts die Anwesenheit eines gültigen Datums am Bus BD signalisieren; und mögliche Zugangskonflikte in der selben Zelle von MF durch einen Eingangsabschnitt und einen Ausgangsabschnitt des Elements lösen.
Die Matrix MF, die Zugriff in Pipeline-Art von zwei verschiedenen Wegen erlaubt, um gleichzeitige Lese- und Schreiboperationen an verschiedenen Zellen zu ermöglichen, ist vorteilhafterweise ein Zwei-Anschluß-Speicher mit getrennten Eingangs/Ausgangs-Bussen (Bus ID bzw. BO) und einem expliziten Lesebefehl (READ), der entweder vom Signal UNLOAD oder von einem Signal CREAD erhalten wird, das von einer Steuereinheit FCU oder LFC mit Modalitäten emittiert wird, die im folgenden beschrieben werden.
Die Verwaltung der Matrix MF als FIFO wird durch die Zirkular-Puffer-Adressiertechnik erhalten, die von den Zeigern PL, PS realisiert wird. Diese Zeiger umfassen einen Zähler CT, der unter der Hypothese, daß MF 64 Wörter speichert, ein 6-Bit-Zähler ist, weiterhin ein Entkoppelregister RD und einen Dekoder DE1 zum Dekodieren der sechs Bits der Zählung, um die von der geforderten Operation betroffene Zeile auszuwählen. Diese Elemente sind nur für den Lesezeiger PL gezeigt. PL umfaßt außerdem einen zweiten Zähler CTD, der alternierend mit CT zum Rundsenden oder Rundsendeverteilen gebraucht wird, und einen Multiplexer MX3, um einen der Zähler mit RD zu verbinden.
Das Vorhandensein eines zweifachen Lesezeigers ist die aufbaumäßige Lösung, die das Rundsendeverteilen einer Nachricht dadurch erlaubt, daß sie aufeinanderfolgend an die beiden Ausgangsgatter gegeben wird. Das erste Übertragen der gesamten Nachricht (gesteuert durch CTD) und ihr erneutes Senden (gesteuert durch CT) folgen einander nacheinander, und aus dem theoretischen Gesichtspunkt heraus können sie als Folge von zwei normalen (Nicht-Rundsendeverteilungs-) Übertragungen angesehen werden.
Es ist zu beachten, daß durch die spezielle Verwirklichung der Rundsendeverteilungs-Übertragung keine spezielle Konfiguration des Schalters SW erforderlich ist; außerdem kann gleichzeitig mit der Verwaltung einer Rundsendeverteilungs-Übertragung, die sich auf einen von zwei Eingangskanälen bezieht, eine weitere kompatible Übertragung, die wiederum auch eine Rundsendeverteilungs-Übertragung sein kann, stattfinden.
Das Entkoppelregister RD soll dem Zähler und dem Dekoder jedes Zeigers das Arbeiten nach Pipeline-Art ermöglichen, so daß gleichzeitig der Lese/Schreib- Befehl für den Speicher und ein Zähler-Abwärtszähl-Signal abgegeben werden können. Das Lesen/ schreiben findet somit in der Zelle N der Matrix MF statt, während der Zähler bereits auf N + 1 schaltet, wobei er die Adresse der nächsten Zelle, zu der Zugang geschaffen werden soll, vorbereitet. Beim Lesezeiger ermöglicht das Register RD auch die Überlagerung von Zähler- und Dekoder-Schaltverzögerungen und ist absolut notwendig zur Sicherstellung einer gewissen Minimumzeit der Dekodiervorgänge. Tatsächlich erfordert das Datenanforderungssignal UNLOAD als Betriebs folge zuerst das Aufwärtszählen des Zählers und dann das Lesen des neuen Datums: würden diese Vorgänge in auf einanderfolgenden Zeitspannen durchgeführt, so würde eine zu kurze Zeit zum Dekodieren des Zählerausgangssignals vor der Leseoperation gelassen. Dieses Problem existiert nicht beim Schreiben, da das Ladesignal LOAD die inverse Sequenz fordern würde (Schreiben eines neuen Datums, Gegenerhöhung), was keinen anderen Zeitbedarf an die Adressendekodierung mit sich bringen würde als die bereits durch die gewünschte Lese/Schreib-Frequenz gegebenen Anforderungen (beispielsweise ein Betriebsvorgang alle 100 ns, wobei hier als Beispiel der Wert des Taktsignals betrachtet wird).
Wird der Aufbau des Zeigers mehr im einzelnen betrachtet, so zeigt sich, daß der Zähler CT durch ein Signal INCRD erhöht wird, das entweder aus dem Signal UNLOAD oder einem Signal INCT besteht, das von FCU emittiert wird. Ein von einem Signal SELB, das ebenfalls von FCU erzeugt wird, gesteuerter Multiplexer MX4 beliefert CT mit einem der Signale.
Das Signal INCT erhöht CT unabhängig vom Vorhandensein des Signals UNLOAD, das von der logischen Schaltung OM (Fig. 2) kommt. Dies ist notwendig, wenn ein Datum in den leeren FIFO-Speicher geschrieben wird: in diesem Fall müssen sowohl das Lesen in MF als auch die entsprechende Erhöhung des Zählers CT durch Signale gesteuert werden, die direkt von LCF erzeugt werden (CREAD bzw. INCT), da unter diesen Bedingungen der Betrieb nicht vom Signal UNLOAD gesteuert werden kann, das nicht erzeugt wird, wenn das Signal FNV, das anzeigt "Nicht-leerer Speicher", 0 ist.
Der Zähler CTD wird durch das selbe Signal INCRD erhöht wie der Zähler CT und er lädt den Inhalt des letzteren auf den Befehl eines Signals DEFOIS hin, das von der Steuereinheit SCU des Schalters SW (Fig. 2) emittiert wird, wenn eine Rundsendeverteil- Übertragung gewünscht ist. Zu diesem Zweck wird das Signal DEFOIS durch die aus den Flipflops FF9 und FF10 (von denen das letztere durch CK getaktet wird) und die Verknüpfungsschaltung AND3, die von ECK angesteuert ist, zusammengesetzte Schaltung in einen Impuls geeigneter Länge umgewandelt. Dasselbe Signal DEFOIS bildet das Wählsignal für MX3 und wird in einem weiteren Flipflop FF11, der von CK getaktet wird, verzögert, wobei FF11 an seinem Komplimentausgang ein Signal DEFOISD erzeugt, das an CT geliefert wird, um seine Zählung während einer Rundsendeverteilungs-Übertragung zu sperren.
Die von CT oder CTD abgegebene Adresse wird auf Befehl durch das Signal CK hin im Register RD geladen.
Die Vorrichtungen des Schreibzeigers PS arbeiten in genau analoger Weise zu der für den Lesezeiger beschriebenen Arbeitsweise, wenn es sich um eine Nicht-Rundsendeübertragung handelt; der Befehl für die Zählererhöhung ist in diesem Fall das Signal LOAD, das von IM (Fig. 2) abgegeben wird.
Die Inhalte der Zähler CT und CTD werden zwei Komparatoren CU bzw. CUD eingespeist, die Teil der logischen Schaltung LFS sind. Diese Komparatoren empfangen außerdem die Inhalte der Zähler des Schreibzeigers PS und geben ein Signal ab, das 1 ist, wenn die an beiden Eingängen anliegenden Werte gleich sind. Die Komparatorausgänge sind mit den beiden Eingängen eines Multiplexers MX5 verbunden, der an den Ausgang das Ergebnis des von demjenigen Komparator durchgeführten Vergleichs durchläßt, der mit dem zu diesem Zeitpunkt aktiven Zähler verbunden ist (CT für normale Übertragung oder Wiederübertragung einer rundsendezuverteilenden Nachricht, CTD für die erste Übertragung einer rundsendezuverteilenden Nachricht). Das Selektsignal zum Positionieren von MX5 auf den mit CUD verbundenen Eingang ist das Signal DEFOIS, das zum Multiplexer MX5 über den wahren Ausgang von FF11 übertragen wird. Das komplementierte Ausgangssignal von MX5 ist ein Signal EQUC, das zur logischen Schaltung FCU übertragen wird, welche es dafür verwendet, das Signal FNV des nicht-leeren FIFO-Speichers (gültiges Datum) zu erzeugen, das zur Einheit SCU (Fig. 2) und über SW zur betroffenen logischen Schaltung OM zu übertragen ist. Dieses Signal FNV tritt am Ausgang eines Flipflops FF13 auf.
Das Ausgangssignal von CU (das Signal EQU) wird auch zur Einheit FSU von LFS gesendet, die auf der Basis dieses Signals und des Signals LOAD das Signal FPI erzeugt. Der Betrieb der Schaltung FSU wird später unter Bezugnahme auf Fig. 8 in Form eines Zustandsdiagramms beschrieben; die Schaltungsverwirklichung stellt dann für den Fachmann kein Problem dar.
Wie Fig. 8 zeigt, ist FSU eine logische Schaltung mit zwei Zuständen. Sie verbleibt in ihrem ersten Zustand (A3, Leerlauf) bis zum Eintreffen des Signals LOAD, und zwar unabhängig vom logischen Wert von EQU. Beim Eintreffen des Signals LOAD von IM geht FSU in ihren zweiten Zustand (B3, EQU-Überprüfung) über, um beim nächstfolgenden Taktsignalimpuls den Wert von EQU zu prüfen. Ist EQU 0, so kehrt FSU in ihren Anfangszustand zurück; ist indessen EQU 1 geworden, so wird das Signal EP1 emittiert und so lange aktiv gehalten, als der Wert von EQU unverändert bleibt.
Es ist beachtenswert, daß das Signal EQU, das dazu vorgesehen ist, das Signal "Speicher voll" FPI zu erzeugen, stets als Ergebnis des Vergleichs zwischen dem Schreibzeigerzähler und dem Zähler CT (Fig. 7) erhalten wird: Während des ersten Empfangs einer rundsendezuverteilenden Nachricht wird der Zähler CT "eingefroren" und bestimmt die Grenzadresse zum Schreiben in MF. Tatsächlich werden, wenn der von CT angegebene Wert überschritten wird, die Daten gelöscht, die bereits gesendet worden sind und doch nochmal für das zweite Senden gebraucht werden. Folglich kann die Länge einer rundsendezuverteilenden Nachricht die Kapazität der Matrix MF nicht überschreiten, dies ist jedoch keine schwerwiegende Begrenzung.
Zurückkommend auf Fig. 7, umfaßt der Block LFC die Steuerschaltung FCU und eine Gruppe logischer Schaltungen, die LFC an die anderen Elemente des Puffers FIF oder außenseitige Schaltungen anpaßt.
Die Einheit FCU empfängt die folgenden Signale:
- DEFPLA, ein die Rundsendeverteil-Übertragung anzeigendes Impulssignal;
- LOAD, UNLOAD, EQUC, die bereits beschrieben wurden; und gibt die folgenden Signale ab:
- SELB, das bereits beschrieben wurde;
- SELC, das das Signal FNV des gültigen Datums fortschreibt;
- CREAD, das den Lesebefehl für MF erzeugt, wenn dieses Lesen von LFC gesteuert wird, und das Fortschreiben von FNV durch SELC steuert;
- INCT, das bereits beschrieben wurde.
Das Signal DEFPLA wird aus dem Signal DEFOIS erhalten, und zwar mit Modalitäten gleich denen, durch die der Ladebefehl für CTD aus DEFOIS erhalten wird. Das Signal CREAD wird an einen der beiden Eingange einer Verknüpfungsschaltung OR2 gegeben, die außerdem das Signal UNLOAD empfängt; der Ausgang von OR2 ist mit einem Eingang einer Verknüpfungsschaltung AND4 verbunden, die bei Abwesenheit von SELC (wie vom Inverter INV2 angezeigt) angesteuert ist, um ein Signal READ zu erzeugen, und steuert über ein Zeitsteuerelement oder eine Klinke L6 und eine Verknüpfungsschaltung AND5, die durch angesteuert ist, die Fortschreibung von FNV.
Die Zeichnung zeigt weitere Zeitsteuerelemente oder Klinken L1 . . . L5, die die geeigneten Zeitphasen für die Signale INCRD, UNLOAD, READ, EQUC, EQU bestimmen. L6 sorgt für eine korrekte Zeitsteuerung des Taktsignals für FF13.
Im folgenden wird der Betrieb der logischen Schaltung FCU unter Bezugnahmen auf das Diagramm von Fig. 9 beschrieben.
Die Einheit FCU befindet sich zuerst in einem Zustand A4, der der Bedingung des leeren Speichers MF entspricht. Hierbei stimmen die von den beiden Zeigern PL, PS erzeugten Adressen offensichtlich überein und am Ausgangsbus BD der Speichermatrix MF befindet sich ein unwichtiges Datum; aus diesem Grund ist das Signal FNV (Signal für gültiges Datum) 0. FCU verbleibt in diesem Zustand, bis es eine Ladung in MF durch den Eingangsabschnitt entdeckt (LOAD-Signal, das von IM, Fig. 2, kommt und 1 wird): Hierbei geht FCU in den Zustand B4 (erstes Datum im Speicher) über, wobei die Signale SELB und CREAD emittiert werden. Das Signal SELB wirkt auf den Multiplexer MX4 so, daß die Lesezeiger-Aufwärtszählung von FCU gesteuert wird. Da SELC = 0 (und folglich SELC = 1), kann das Signal CREAD über AND4 zu L3 übertragen werden, um das Lesen des soeben in die Matrix MF geladenen Datums zu steuern, wobei dieser Vorgang im nachfolgenden Zyklus ausgeführt wird. Das selbe Signal CREAD bewirkt über L6 und AND5, daß das Signal SELC zum Ausgang von FF13 als Signal des gültigen Datums FNV übertragen wird.
Im nächsten Zyklus von CK geht FCU vom Zustand B4 in den Zustand C4 (letztes Datum) über: Im Effekt können aufgrund der unterstellten Hypothese niemals zwei in MF zu ladende Daten in aufeinanderfolgenden Zyklen von CK eintreffen. Beim Übergang von B4 nach C4 wird das Signal SELB gegenwärtig gehalten, um die Speicherlesung an LFC zu ketten, und INCT wird emittiert, um im Zähler CT den Zählwert zu erhöhen und ihn zu veranlassen, auf die nächste in MT zu lesende Zelle zu zeigen, die im vorliegenden Fall noch kein bedeutungsvolles Datum enthält. Außerdem wird das Signal SELC emittiert und folglich stellt das nächste Signal UNLOAD, das von OM und über L2, OR2, L6 und AND5 zu FF13 gegeben wird, FNV zurück.
FCU verbleibt so lange im Zustand C4, als ein einziges gültiges Datum in MF vorhanden ist; sobald das Signal LOAD von IM eintrifft oder das Signal UNLOAD von OM eintrifft, geht FCU in einen neuen Zustand über.
Wenn das Signal UNLOAD zuerst eintrifft, wird MF wieder leer und FCU nimmt den Zustand A4 ein; trifft das Signal LOAD zuerst ein, so enthält MF mehr als ein Datum und FCU geht zum Zustand D4 über.
Treffen die Signale LOAD und UNLOAD gleichzeitig ein, so bedeutet dies, daß das am Ausgang von MF liegende Datum (das einzige in der Speichermatrix vorhandene Datum) bereits von der Ausgangseinheit gebraucht worden ist, die nun das nächste Datum fordert, das jedoch zu dieser Zeit gerade erst von IM in die Matrix MF geschrieben wird. Dies ist der Fall des Versuchs eines Pipeline- Betriebs der selben Speicherzelle. Dieser Konflikt wird aufgrund der Tatsache gelöst, daß das Signal SELC, das so lange aktiv ist, als FCU im Zustand C4 verbleibt, über INV2 und AND4 das tatsächliche Lesen in der Speichermatrix sperrt, während FNV zurückgestellt wird. Als ein Ergebnis der Leseoperation empfängt OM von BD ein bedeutungsloses Datum, dem ein Signal FNV = 0 zugeordnet ist. FCU nimmt wieder den Zustand B4 ein und aktiviert das Signal CREAD, das während des nachfolgenden Zyklus einen Lesevorgang in MF befiehlt: Folglich wird das neue Datum zum Ausgangsbus übertragen und das Vorhandensein eines gültigen Datums signalisiert. Im nachfolgenden Schritt kehrt FCU zum Zustand C4 zurück, wobei der bereits beschriebene Zyklus wiederholt wird.
Der Zustand D4 entspricht einer Bedingung, bei der verschiedene Daten in der Matrix MF vorhanden sind. Dies ist ein Zustand, in dem FCU im wesentlichen unaktiv ist. Da MF nun wenigstens zwei Daten enthält, kann es keine Konfliktmöglichkeit zwischen den Zeigern geben und der Betrieb kann auf MF in paralleler und nichtsynchronisierter Weise sowohl von IM als auch von OM durchgeführt werden. Um es festzustellen, wenn MF wieder ein einzelnes Datum speichert, was eine erneute aktive Intervention von FCU erfordert, geht FCU jedesmal dann zum Zustand E4 (Lesen des vorletzten Datums) über, wenn es das Auftreten eines Lesens ohne gleichzeitiges Schreiben feststellt (UNLOAD = 1, LOAD = 0). Im Zustand E4 berücksichtigt FCU das Signal EQU, das als Ergebnis des Vergleichs zwischen den von den beiden Zeigern erzeugten Adressen erhalten wird. Wird EQU im auf den UNLOAD-Vorgang folgenden Zyklus zu 1, so enthält MF nur ein letztes gültiges Datum, während der Lesezähler bereits eine leere Zelle adressiert: FCU stellt den Zustand C4 wieder her. Andernfalls behält FCU den Zustand D4, ohne irgendeinen Vorgang auszuführen.
In jedem Zustand von FCU bewirkt der Übergang des die Rundsendeverteilung anzeigenden Signals DEFPLA nach 1 den Übergang zum Zustand D4. Tatsächlich muß FCU für das erneute Nachrichtensenden so arbeiten, als ob MF mehr als ein Datum enthält, unabhängig vom tatsächlichen Füllungsausmaß des Speichers, das er am Ende der ersten Übertragung erreicht: Nach logischem Gesichtspunkt enthält die Matrix MF wenigstens alle Daten der erneut zu sendenden Nachricht.
Es wird nun auf Fig. 10 Bezug genommen, die die Steuerschaltung SCU des Schalters SW zeigt. Zwecks Klarheit geben in dieser Figur die Bezugszeichen BD', BD'' die Eingangs- und Ausgangsabschnitte des internen Datenkanals BD von Fig. 2 an. Der Block SCU besteht im wesentlichen aus folgenden Einheiten:
- einem Endlich-Zustand-Automaten (oder einer Steuerlogik) SCUBRD, dessen Eingangs/Ausgangs-Signale später erläutert werden und dessen Betriebsauflistung als Anhang 1 angefügt ist;
- einer Vorrichtung MANET, die die Leitweg-Kennzeichen verarbeitet: im Fall einer Rundsendeverteil-Anforderung in dieser Stufe führt MANET an den Kennzeichen-Bits den Rechenalgorithmus aus, der vorher beschrieben wurde, um die Möglichkeit oder Unmöglichkeit der Durchführung dieser Übertragung festzustellen, und modifiziert im bestätigenden
Fall das Leitweg-Kennzeichen selbst. Der Aufbau von MANET wird später unter Bezugnahme auf die Fig. n 12 bis 15 beschrieben;
- zwei Registern RTMOD, RT, die das von MANET modifizierte Kennzeichen bzw. das ursprüngliche, am Bus BD' vorhandene Kennzeichen speichern;
- einem Multiplexer MX6, der drei mit BD', RTMOD bzw. RT verbundene Eingänge und einen mit BD verbundenen Ausgang aufweist; MX6 wird von zwei Bits S1, S0 gesteuert, von denen das erste anzeigt, ob Daten oder das Leitweg-Kennzeichen nach BD'' zu übertragen sind, während das zweite im Fall des Beförderns eines Leitweg-Kennzeichens anzeigt, von welchem der beiden Register das Kennzeichen zu extrahieren ist;
- einem ersten Flipflop FF14, der das Ergebnis des Leitwegkonflikts speichert;
- einem zweiten Flipflop FF15, der den Zustand des Doppelsendens einer Rundsendeverteil-Nachricht speichert;
- zwei weiteren Flipflops FF16 und FF17, von denen FF16 das Bit S1 abgibt, während FF17 auf einen Befehl des Signals UNLOAD hin bewirkt, daß S1 nach der Kennzeichen-Übertragung umschaltet.
Die logische Schaltung SCUBRD und der Flipflop FF14 sind beiden Kanälen gemeinsam; die anderen Elemente sind hingegen den einzelnen Schaltereingangs-Kanälen zugeordnet, von denen in der Figur zwecks Einfachheit nur einer dargestellt ist. Außerdem wird in der Figur das Bit, das für SCUBRD in jedem der beiden Kennzeichenteile von Interesse ist, mit dem Bezugszeichen bezeichnet, das bereits für den gesamten Kennzeichenteil verwendet wird.
Die logische Schaltung SCUBRD empfängt die folgenden Signale:
- TAG(A, B): ein Bit des normalen Übertragungs-Leitweg- Kennzeichens, das anzeigt, auf welchen Ausgangskanal die vom Eingangskanal A bzw. B kommende Nachricht in dieser Stufe geleitet werden soll; als Beispiel sei angenommen, daß die Werte 0 und 1 von TAG dem Leiten auf die Kanäle 0 bzw. 1 entsprechen. Da die Übertragung parallel bewirkt wird, liegt das Bit TAG an einem von Stufe zu Stufe unterschiedlichen Leiter von BD' an: In einer beliebigen Stufe j wird der richtige Leiter durch einen (nicht dargestellten) Multiplexer ausgewählt, der von einem die Stufennummer j kodierenden Signal gesteuert wird;
- BRD(A, B): ein Bit des Rundsendeverteil-Leitweg-Kennzeichens, das, wenn es 1 beträgt, die Rundsendeverteil-Anforderung von einem der Eingangskanäle in dieser Stufe anzeigt; das Bit BRD wird vom Bus BD' in gleicher Weise wie TAG extrahiert;
- FNV(A, B): ein Signal für gültiges Datum für einen der Eingangskanäle;
- FCSCU(0, 1): ein das Übertragungsende anzeigendes Signal am Ausgangskanal 0 bzw. 1;
- DEFOIS(A, B): ein Signal, das die Notwendigkeit des Wiederholens der Übertragung zum Rundsendeverteilen der an einem der Eingangskanäle vorhandenen Nachricht anzeigt;
- FFPR: ein von FF14 erzeugtes Prioritätssignal, das dazu dient, Leitwegkonflikte zu lösen, und dessen logischer Wert den Kanal anzeigt, von dem die beim vorhergehenden Konflikt verzögerte Nachricht kommt;
- TUM(A, B): ein Bit des Normal-Übertragungskennzeichens, das dem Bit BUM(A, B) im Rundsendeverteil-Leitweg-Kennzeichen entspricht: Das Bit TUM wird aus dem Kennzeichen durch MANET extrahiert und wird an SCUBRD gegeben, um auf eine Rundsendeverteil-Anforderung die Leitwegwahl zu entscheiden;
- MINUS(A, B): das Signal wird von MANET abgegeben und zeigt das negative Ergebnis der Subtraktion Tc-2k an, die durchgeführt wird, um zu entscheiden, ob die Rundsendeverteil-Übertragung vom betreffenden Eingangskanal aus durchzuführen ist oder nicht.
Die Ausgangssignale der logischen Kontrollschaltung SCUBRD sind:
- SWSET: ein Steuersignal für den Schalter SW; SWSET = 0 bedeutet beispielsweise eine gerade Verbindung durch den Schalter (Eingänge A, B mit Ausgängen 0 bzw. 1 verbunden; siehe Fig. 2); SWSET = 1 bedeutet eine vertauschte Verbindung (Eingänge A, B verbunden mit den Ausgängen 1 bzw. 0);
- START(0, 1): ein Signal, das eine der Ausgangseinheiten aktiviert;
- TOGGLE: ein Signal, das den Flipflop FF14 schaltet; es wird immer dann gesetzt, wenn SCUBRD die Übertragung einer Nachricht aufgrund eines Leitwegkonflikts verzögert;
- TOBR(A, B): ein Signal, das den Beginn einer Rundsendeverteil-Übertragungsphase anzeigt; dieses Signal wird vom Flipflop FF15 in das Signal DEFOIS umgewandelt und vom Flipflop FF16 in das Bit S1 umgewandelt;
- ENREG(A, B): ein Signal, das das Schreiben des Leitweg- Kennzeichens für den entsprechenden Eingangskanal in die beiden Register RTMOD, RT bewirkt;
- ABMOD(A, B): ein Signal, das das Steuerbit S0 für den Multiplexer MX6 bildet.
Die Betriebsprinzipien von SCUBRD werden nun kurz dargestellt, um die typischsten Eigenschaften zu erklären. Die genaue Algorithmusbeschreibung des Betriebs von SCUBRD wird als Anhang 1 gegeben: Diese Beschreibung stellt in Textform eine Version des Zustandsdiagramms dar, das nicht dargestellt ist, da aufgrund der hohen Anzahl von Zuständen, von Übergängen zwischen den Zuständen und von diese Übergänge bewirkenden Bedingungen das Diagramm unverständlich wäre.
Der Anfangszustand der Operationen von SCUBRD ist der Leerlauf AS (Warten). Er wird erreicht als Konsequenz der Elementeninitialisierung und jedesmal dann, wenn das Element selbst keine Nachricht zu übertragen hat.
Die logische Schaltung SCUBRD analysiert in diesem Zustand die Übertragungsanforderungen (normal oder Rundsendeverteilung), die von den Element-Eingangseinheiten vorgezeigt werden können. Liegen keine Anforderungen vor, so bleibt SCUBRD im Zustand WARTEN; liegen eine oder mehrere Wegesuchanforderungen vor, so arbeitet SCUBRD unterschiedlich in Abhängigkeit von der Art der Anforderung. Zur einfacheren Darstellung werden die Normalübertragung und die Rundsendeverteil-Übertragung getrennt betrachtet, selbst wenn tatsächlich die beiden Übertragungsarten coexistieren können.
Wenn die logische Schaltung SCUBRD eine Normalübertragungs- Anforderung erkennt, die dadurch angezeigt wird, daß das Signal FNVA oder FNVB 1 ist, analysiert sie das Wegesuch-Bit (TAGA oder TAGB), das die Stufe betrifft, zu der sie gehört. Offensichtlich ist, wenn die Anforderung von nur einem einzigen Kanal eintrifft, nur das auf diesen Kanal bezogene Bit TAG bedeutsam. SCUBRD tritt in einen der Zustände B5, C5, D5 oder E5 ein in Abhängigkeit vom Kanal, von dem die Anforderung kommt, und von der geforderten Schalterstellung, wobei sie das Signal SWSET auf den richtigen Wert stellt und das für den gewünschten Ausgangskanal zutreffende Signal START aktiviert. Sind beide Signale FNVA, FNVB 1, so müssen die Bits TAGA, TAGB miteinander verglichen werden, um sich zu versichern, ob die beiden Übertragungen kompatibel sind, also ob die beiden Nachrichten auf verschiedenen Kanälen zu befördern sind. Sind die beiden Bits TAGA, TAGB unterschiedlich, so sind die beiden Übertragungen kompatibel und SCUBRD geht zum Zustand FS oder zum Zustand GS über in Abhängigkeit von der geforderten Schalterstellung, und startet die Operationen an beiden Ausgangskanälen. Sind die beiden Übertragungen inkompatibel, so geht SCUBRD in einen der vier Zustände B5, C5, D5 oder E5 über, wie im Fall der einzelnen Anforderung, und zwar abhängig davon, welcher Nachricht vom Flipflop FF14 die Priorität zugeordnet wird, und welcher Ausgang von dieser Nachricht zu belegen ist. Während dieses Übergangs, der dem Senden einer einzigen Nachricht entspricht, während die andere verzögert wird, wird das Signal TOGGLE aktiviert, das die Speicherung der Identität des Kanals, von dem die verzögerte Nachricht kam, in FF14 bewirkt, so daß ein eventueller weiterer Konflikt zugunsten dieser Nachricht gelöst wird. Die Wahl der beim ersten Konflikt zu verzögernden Nachricht ist allgemein zufällig und hängt vom Zustand ab, den der Flipflop FF14 während seiner Initialisierungsphase angenommen hat.
In den Zuständen B5, C5, D5, E5, F5 und G5 ist das Betriebsprinzip von SCUBRD das selbe, jedoch werden die Operationen durch den Empfang der Signale FCSCU0 oder FCSCU1 gestartet (von der logischen Schaltung OM0; wobei OM1 die Ausgangskanäle 0 bzw. 1 steuert), die anzeigen, daß die vorhergehende Nachricht auf dem betreffenden Kanal vollständig gesendet worden ist. SCUBRD prüft dann die Signale TAG und FNV, die sich auf den nicht mehr mit der Übertragung befaßten Eingangseinheit-Abschnitt beziehen, und stellt eine neue Eingangs/Ausgangs-Verbindung her, indem es die erforderlichen START-Signale aktiviert, durch SWSET den Schalter einstellt und den Übergang zum entsprechenden Zustand bewirkt, oder sie stellt den Leerlauf-Zustand WARTEN wieder her.
Es ist zu beachten, daß dann, wenn die Schaltung SCUBRD sich in einem durch eine einzige aktive Eingangs-Ausgangs-Verbindung charakterisierten Zustand befindet (Zustände B5, C5, D5, E5), sie durch Analysieren der entsprechenden Signale TAG und FNV ständig überprüft, ob eine neue Leitweg-Suchanforderung am derzeit nicht aktiven Eingangskanal auftritt. Ist eine solche neue Anforderung mit der bereits existierenden Verbindung kompatibel, so wird sie unmittelbar erfüllt und SCUBRD tritt in einen Doppel-Übertragungs- Zustand (F5 oder G5) ein. Befindet sich die neue Anforderung in Konflikt mit der existierenden Verbindung, so wird die Nachricht verzögert und die Identität des Kanals, von dem sie kommt, in FF14 gespeichert, um dieser Nachricht Priorität zu geben, wenn die Anforderung wieder analysiert wird.
Im Fall einer Anforderung einer Rundsendeverteil-Übertragung, was dadurch angezeigt wird, daß das auf die Stufe bezogene Bit BRD auf 1 steht, sind die von SCUBRD durchgeführten Operationen komplexer, da zwei Phasen ablaufen:
1) Prüfen der Zulässigkeit der Rundsendeverteil-Anforderung auf der Grundlage des vorher beschriebenen Algorithmus, dessen Berechnungen von MANET durchgeführt werden;
2) Steuerung der Rundsendeverteil-Übertragung als Aufeinanderfolge von zwei normalen Übertragungen, wie sie bereits in Verbindung mit der Beschreibung der FIFO-Speicher erläutert wurden.
Nachdem dies festgestellt wurde, geht, wenn die Anforderung im Leerlauf-Zustand identifiziert worden ist, SCUBRD in einen von zwei Zuständen der Überprüfung der Anforderungsgültigkeit (BRFROMA oder BRFROMB) entsprechend dem Wert des Bits TUM über. Dieses Bit identifiziert tatsächlich den Ausgangskanal, auf dem die Nachricht jedenfalls zu übertragen ist, nämlich sogar obwohl die Rundsendeverteil-Anforderung für das betrachtete Element ECP nicht zulässig ist. Während des Übergangs von einem Zustand zum anderen wird das Laden der beiden Register RT und RTMOD durch das Signal ENREG (A, B) angesteuert. RTMOD speichert das Ergebnis der Subtraktion des Parameters 2k von der Zahl Tc, wovon die Bits innerhalb des Leitweg-Kennzeichens verstreut sind, wie vorher schon dargelegt.
In den Zuständen der Überprüfung der Anforderungsgültigkeit wird das von MANET kommende Signal MINUS untersucht. Ist MINUS 1 (Tc-2k < 0), so ist die Rundsendeverteilung nicht möglich und SCUBRD geht in den der normalen Übertragung am durch das komplementierte Bit TUM angezeigten Kanal entsprechenden Zustand über. Ist MINUS 0, so ist die Übertragung als erster Schritt einer Rundsendeverteil-Übertragung zu behandeln und SCUBRD kehrt in den gleichen Zustand zurück, indem es für den gegebenen Eingangskanal (TOBRA, TOBRB auf 1 für Eingang A bzw. Eingang B) die Flagge "Rundsendeverteilung gestartet" aktiviert und MX6 für die Übertragung der Leitweg-Kennzeichen auf den mit dem Register RT (Signal ABMOD = 0) verbundenen Eingang positioniert.
Die Tatsache, daß die Rundsendeverteil-Übertragungs-Anforderung für einen gegebenen Eingangskanal noch eine zweite Übertragungsphase erfordert, wird im Flipflop FFIS gespeichert. Jedesmal dann, wenn eine Übertragung endet, überprüft SCUBRD den Zustand dieses Flipflops (Eingänge DEFOIS (A/B), wobei DEFOIS = 1 anzeigt, daß die zweite Übertragungsphase noch stattfinden soll) und wird entsprechend tätig, indem es MX6 so stellt, daß als Leitweg- Kennzeichen das modifizierte Kennzeichen übertragen wird, und das Schaltsignal SWSET so geschaltet wird, daß die Übertragung am anderen Ausgangskanal stattfindet.
Tritt im Leerlaufzustand von SCUBRD (WARTEN) die Rundsendeverteil-Übertragungs-Anforderung gleichzeitig an beiden Eingangskanälen auf, so wird auf der Grundlage des Werts des Flipflops FF14 eine Prioritätswahl durchgeführt. Jedoch wird dieser nicht geschaltet, damit der alternierende Prioritätsmechanismus, der für normale Übertragungen gültig ist, nicht beeinträchtigt wird: Dies entspricht dem Zuteilen einer Zufallspriorität zu den Nachrichten im Fall von Wegesuch-Konflikten zwischen den rundsendezuverteilenden Nachrichten.
Der Betrieb von SCUBRD im Fall, daß die Rundsendeverteil- Übertragungs-Anforderung erfolgt, während eine normale Übertragung stattfindet (SCUBRD in den Zuständen B5, C5, D5, E5), ist folgender: Es wird auf das Ende der ablaufenden Übertragung (das signalisiert wird durch FCSCU0 oder FCSCU1, je nachdem) gewartet und dann wird die Möglichkeit, die Rundsendeverteil-Übertragung durchzuführen, mit dem selben Vorgehen analysiert, wie es für den Zustand WARTEN beschrieben wurde. Dies ist für alle Fälle möglich mit Ausnahme des Falls einer neuen Rundsendeverteil-Übertragungs- Anforderung, die während der zweiten Phase einer vorhergehenden Rundsendeverteil-Übertragung aufgetreten ist (der Fall, in dem die durch den Kode PRIMOBR(A, B) identifizierten Anforderungen gleichzeitig mit den durch den Kode SECONBR(B, A) identifizierten Anforderungen unter den im Teil CASE des obigen Zustands, siehe Anhang 1, nebeneinander existieren). In diesem Fall wird zuerst die Phase der zweiten Übertragung beendet und danach die neue Rundsendeverteil-Übertragungs-Anforderung bedient. In allen anderen Fällen geht die logische Schaltung SCUBRD in den Zustand BRFROM (A/B) über und bedient dann die Rundsendeverteil-Anforderung.
Erscheint die Rundsendeverteil-Anforderung im Zustand F5 oder G5, also in einem der Zustände, die den beiden gleichzeitigen Normalübertragungen entsprechen, so geht die logische Schaltung SCUBRD in einen der Zustände B5, C5, D5, E5 über, nämlich in den, der es ermöglicht, daß die noch ablaufende Übertragung regulär endet. Dieser Zustand ist derjenige, in dem das Signal SWSET den selben Wert beibehält und das Signal START, das sich auf den noch aktiven Ausgangsanschluß bezieht, auf 1 gehalten wird.
Fig. 11 zeigt den Aufbau des Blocks MANET. Er umfaßt einen Prioritätskodierer PE, zwei Bitextraktoren EB1 und EB2, eine Bit-Rekombiniervorrichtung RB, eine logische Rechenschaltung ALU, einen Multiplexer MX7 mit n Eingängen (n = Bitzahl in jedem der Teile des Leitweg-Kennzeichens, beispielsweise 4) und einem Ausgang, ein Register FFT, das das zur logischen Schaltung SCUBRD zu sendende Bit TUM speichert, und einen Dekoder DE2 mit n Ausgängen.
Der Prioritätskodierer PE analysiert das Rundsendeverteil- Leitweg-Kennzeichen BRD und erzeugt eine binäre Zahl, die die Position kodiert, die in BRD durch das Bit höchster Wertigkeit mit dem logischen Wert 1 (Bit BUM) belegt ist. Der kodierte Wert wird als Steuersignal zum Multiplexer MX7 gegeben, um das entsprechende Bit TUM des Normalübertragungs-Leitweg-Kennzeichens zu wählen und dieses Bit zum Register FFT zu senden, wo es für die logische Schaltung SCUBRD verfügbar gehalten wird, und zum Dekoder DE2, der ein Bitmuster der abgibt, in dem nur ein einziges Bit einen vorgegebenen logischen Wert hat. Die Position dieses Bits im Muster identifiziert die Position des Bits BUM. Aus Gründen, die vom hier beschriebenen Aufbau für die Rekombinier-Vorrichtung abhängen, wird der logische Wert des Identifikationsbits als 0 vorausgesetzt.
Der Bitextraktor EB1 soll aus dem Normalübertragungs-Leitweg- Kennzeichen TAG die Bits TUM, TU(M-1), . . . TU(1) extrahieren und das Bit TUM zwangsweise auf 1 setzen und es zusammen mit den Bits TU(M-1) . . . TU1 nach rechts (zu den Stellen niedrigerer Wertigkeit) verschieben, um die Zahl Tc zu bilden. Außerdem re-emittiert EB1 die Bits von TAG, die in RB gebraucht werden. Das zwangsweise Setzen von TUM auf 1 ist deshalb notwendig, um einen korrekten Betrieb der Einheit ALU zu ermöglichen. Der Aufbau von EB1 wird im einzelnen unter Bezugnahme auf Fig. 12 beschrieben.
Der Bitextraktor EB2 empfängt die Bits des Rundsendeverteil- Leitweg-Kennzeichens und die Signalkodierzahl j der Stufe und erzeugt die Zahl k, die bei der Beschreibung des Rundsendeverteil- Algorithmus erläutert wurde.
Der Block ALU führt die Subtraktion Tc-2k aus und gibt ein neues Bitmuster NTc ab, das das Subtraktionsergebnis wiedergibt, sowie das Signal MINUS, das an die logische Schaltung SCUBRD geliefert wird, die es, wie dargelegt, dazu verwendet, zu entscheiden, ob sie einen Rundsendeverteil-Übertragungszyklus beginnt oder nicht.
Die Bit-Rekombiniervorrichtung RB empfängt die Bits des Normalübertragungs-Leitweg-Kennzeichens TAG, die Bits NTc und die von DE2 abgegebenen Bits und ersetzt, wenn notwendig, die Bits von Tc durch diejenigen von NTc, wobei das Bit TUM unverändert bleibt. Die von DE2 abgegebenen Bits sind die Information, die notwendig ist, um das zu übertragende Bit TUM unverändert zu lassen.
Gemäß Fig. 12 umfaßt der Bitextraktor EB1, der hier beispielhaft für den Fall beschrieben wird, in dem TAG und BRD jeweils vier Bits umfassen, eine Dreieck-Matrix MDE von schalterkreisen DEC, denen eine Gruppe POA von ODER-UND-ODER-Gliedern vorausgeht. Diese Gruppe soll die Position identifizieren, die vom Bit TUM eingenommen wird, und dieses Bit für den Aufbau der Zahl Tc auf 1 stellen. Zu diesem Zweck werden die Bits t(3) . . . t(0) von TAG jeweils an einen Eingang eines betreffenden ODER-Glieds POR3 . . . POR0 gegeben: Das Glied POR3 empfängt an einem zweiten Eingang das Bit b(3) von BRD, während die Glieder POR2 . . . POR0 ein jeweils entsprechendes Bit b(2) . . . b(0) von BRD über jeweilige UND-Glieder PA2 . . .PA0 empfangen, die über einen jeweiligen Inverter IV2 . . . IV0 angesteuert werden, wenn keines der Bits b höherer Wertigkeit den Wert 1 hat: Die letztere Information wird durch die in Kaskade geschalteten ODER-Gliedern POR32 und POR21 geliefert.
Die Matrix MDE der Schalterkreise DEC wird von den Bits b(i) gesteuert, extrahiert von den Bits t(i) die Bits, die dazu bestimmt sind, die Zahl Tc zu bilden, und gibt sie kompaktiert zu den Bits der niedrigsten Wertigkeit ab.
Eine Matrix gleich der Matrix MDE bildet den Extraktor EB2. Hier ist die Gruppe der Verknüpfungsschaltungen nicht notwendig, da es nicht erforderlich ist, das Bit höchster Wertigkeit auf 1 zu setzen.
Jedes Element DEC hat zwei Dateneingänge (Ide, Pin), zwei Datenausgänge (Ude, Pou) und einen Steuereingang (Ice), an dem es das geeignete Bit von BRD empfängt, das das selbe für alle Schalterkreise in einer Spalte ist. Der Dateneingang Ide ist mit dem Ausgang Udb des vorhergehenden Schalterkreises (bezugnehmend auf die Richtung Eingang-Ausgang von EB1) in der selben Zeile von MDE oder mit dem Ausgang eines jeweiligen ODER-Glieds POR3 . . . POR0 im Fall der ersten Schaltung in einer Zeile verbunden; der Dateneingang Pin ist mit dem Ausgang Pou der Schaltung in der vorhergehenden Zeile der selben Spalte oder im Fall der ersten Zeile mit dem logischen Wert 0 (Erde) verbunden.
Wie Fig. 13 zeigt, bestehen die Schalterkreise DEC aus zwei Multiplexern MX8, MX9 mit zwei Eingängen und einem Ausgang, die beide vom gleichen Bit b(i) gesteuert sind. Hat beispielsweise das Bit b(i) den Wert 1, so wird der Eingang 1 von MX8, MX9 mit dem Ausgang verbunden, und umgekehrt. Die Ausgänge von MX8 und MX9 bilden jeweilige Ausgänge Ude, Pou des Schalterkreises; ihre Wähl- Eingänge S sind beide mit Ice verbunden und die Dateneingänge sind mit Pin und Ide verbunden, jedoch in invertierter Weise. Beispielsweise ist Pin mit dem Eingang 0 von MX8 und mit Eingang 1 von MX9 verbunden, und das umgekehrte gilt für Ide. Für einen gegebenen Wert des Auswahlbits verbinden die beiden Multiplexer also die Eingänge mit ihren Ausgängen unterschiedlich.
Die Betriebsweise des Schalterkreises DEC kann aus Fig. 13 abgeleitet werden: In Abhängigkeit vom Wert des Steuereingangs Ice, an dem das geeignete Bit von BRD anliegt, führt der Schalterkreis entweder eine Abwärtsverschiebung oder ein Fortschreiten entlang der selben Zeile durch. Im einzelnen schreitet, wenn Ic = o, das am Eingang Ide liegende Signal zum Ausgang Pou durch und die am Eingang Pin liegende logische 0 schreitet zum Ausgang Ude fort; ist Ice = 1, so schreitet der Eingang Ide zum Ausgang Ude fort, und der Eingang Pin schreitet zum Ausgang Pou fort, wobei der letztere nicht benützt wird. Es ist somit sofort erkennbar, daß die Matrix MDE eine Abwärtsverschiebung jedes Mal dann durchführt, wenn ein Bit b(i) den Wert 0 hat, so daß die Bits von Tc tatsächlich am Matrixausgang kompaktiert werden.
Wie aus Fig. 14 ersichtlich ist, umfaßt die Rekombinier- Vorrichtung RB, wenn weiterhin vom Fall von vier Bits je Teil des Leitweg-Kennzeichens ausgegangen wird:
- eine Dreieck-Matrix MDR mit vier Zeilen und vier Spalten von Schalterkreisen RIC, die an den Bits ct(i) von NTc eine im Vergleich zur Operation, die durch die Elemente DEC von MDE an den Bits von TAG durchgeführt wurden, zweifache Operation ausführen;
- eine Bank von drei Elementen TA1, TA2, TA3, die die TALLY- Operation an drei möglichen Bit-Untermustern in BRD verwirklichen, von denen ein erstes Untermuster das Bit geringster Wertigkeit enthält und die anderen beiden Untermuster erhalten werden, indem links das Bit bzw. die beiden Bits der unmittelbar höheren Wertigkeit hinzugefügt werden. Die TALLY- Funktion zählt bekanntlich die Anzahl der Bits, die auf 1 stehen, in einem Bitmuster und gibt diese Anzahl in einer vollständig dekodierten Weise aus. Der Aufbau einer Schaltung, die diese Funktion ausführt, ist beispielsweise in dem bereits erwähnten Buch von Mead und Conway, Seiten 78 und folgende, beschrieben. Die Ausgänge der Blöcke TA, die passend einer nach dem anderen mit den Bits von BRD in UND- Gliedern kombiniert werden, werden als Steuersignale zu den schalterkreisen RIC von MDR gesendet. Es ist nur das dem Block TA1 zugeordnete UND-Glied dargestellt, es ist mit ABT bezeichnet. Die Ausgänge von TA sind bezeichnet mit tt(11) . . . tt(33): Die erste Zahl zeigt die Größe des Untermusters an, auf das die TALLY-Funktion angewandt wurde, und fällt mit dem Zeilenindex der Matrix MDR zusammen, während die zweite Zahl die Anzahl von Bits mit dem Wert 1 anzeigt, die in dem analysierten Untermuster gefunden wurden, und mit dem Säulenindex der Matrix MDR zusammenfällt. Der Ausgang, der anzeigt, daß alle Bits 0 sind, die zu den Elementen RIC der ersten Spalte von MDR geliefert werden sollten, wird nicht benützt, da diese Information zum korrekten Lokalisieren des Bits ct(0) nicht notwendig ist: Dieses kann einfach entlang der ersten Matrixspalte nach oben wandern und dann entlang der richtigen Zeile im Block RIC, der vom ersten Bit auf 1 in BRD gesteuert wird, fortschreiten;
- eine Bank von vier Multiplexern MXU3 . . . MXU0 mit zwei Eingängen und einem Ausgang; jeder Multiplexer MXU(i) hat einen mit dem Ausgang einer Zeile von MDR verbundenen Eingang, empfängt am anderen Eingang das Bit t(i) und emittiert auf der Basis des Werts der logischen UND Verknüpfung zwischen dem Bit b(i) und dem entsprechenden Ausgang de(i) von DE2 (Fig. 11) ein neues Bit von TAG, nämlich entweder das Signal, das am Ausgang der betreffenden Zeile der Matrix MDR vorliegt, oder das alte Bit t(i).
Jeder Schalterkreis RIC hat zwei Dateneingänge Idr, Sin, zwei Ausgänge Udr, Sou und einen Steuereingang Icr. Der Dateneingang Idr ist mit dem Ausgang Udr des vorhergehenden Blocks (bezugnehmend auf die Richtung Eingang-Ausgang von RB) in der gleichen Zeile von MDE oder im Fall der ersten Spalte mit Erde verbunden. Der Dateneingang Sin ist mit dem Ausgang Sou der in der darunter liegenden Zeile in der selben Spalte angeordneten Schaltung verbunden oder empfängt eines der Bits ct von NTc. Die Steuersignale einzelner Elemente RIC werden, wie gesagt, als logisches UND zwischen den Bits b(i) von BRD und den Ergebnissen der TALLY-Funktionen erhalten, außer für die erste Spalte, deren Schalterkreise direkt von den Bits b(i) gesteuert werden.
Jedes Element RIC besteht (Fig. 15) aus zwei Multiplexern MX10, MX11 mit zwei Eingängen und einem Ausgang. Die Ausgänge von MX10, MX11 bilden die Ausgänge Udr, Sou des Elements; die Eingänge beider Multiplexer sind mit Idr und Sin verbunden, auch in diesem Fall mit einer komplementären Verbindung: Speziell wird, wenn das Bit am Steuereingang 0 ist, die Verbindung zwischen Sin und Sou und zwischen Idr und Udr hergestellt, während, wenn das Steuerbit 1 ist, die Verbindung zwischen Idr und Sou und zwischen Sin und Udr besteht.
Durch diese Anordnung schreitet das Bit ct(0) niedrigster Wertigkeit von NTc nach MXU0 fort, wenn b(0) den Wert 1 hat; andernfalls wird es entlang der ersten Spalte der Matrix nach oben bis zu der Zeile verschoben, die dem ersten Bit b mit dem Wert 1 entspricht, und folgt dann einer horizontalen Bahn in der Matrix bis zum Eingang des Ausgangsmultiplexers MXU dieser Zeile. Das zweite Bit ct(1) schreitet horizontal fort, wenn b(1) und tt(11) den Wert 1 haben (und somit auch b(0) 1 war); andernfalls wird es nach oben bis zu der Zeile verschoben, die dem zweiten Bit b auf 1 entspricht, und schreitet dann horizontal fort, und so weiter für die folgenden Bits von NTc, bis es keine Bits mehr mit dem Wert 1 in BRD gibt. Unter diesen Bedingungen ist die Funktion der Ausgangssignale des Blocks TA ersichtlich, wobei diese Signale jeweils anzeigen, wie viele vorhergehende Bits in BRD auf 1 stehen. In den Multiplexern MXU ersetzen die von MDR gelieferten Bits ct(i) die Bits von TAG, die den Bits b(i) auf 1 entsprechen, mit der einzigen Ausnahme des Bits, das TUM entspricht. Tatsächlich hat das Steuerbit des Multiplexers unter der Voraussetzung, daß das Bit de(i), das BUM entspricht, 0 ist, in der entsprechenden Zeile in RB den Wert 0 und somit wird TUM unverändert durchgelassen. Das selbe gilt für alle Zeilen, für die das Bit b auf 0 steht.
Es ist klar, daß das Beschriebene nur als nicht beschränkendes Beispiel angegeben wurde und daß die Erfindung durch Modifikationen, die im Bereich der normalen Fähigkeit des Fachmanns liegen, auf Koppelfelder anderer Art angewendet werden kann.

Anhang 1

Der Anhang enthält das Programm von SCUBRD in der Sprache ASMA. Zwecks Verständnis des Programms werden die folgenden Bemerkungen gemacht:
- Die im Absatz "MACRO" enthaltenen Terme identifizieren die logischen Ausdrücke, die die Zustandsübergänge bestimmen; in diesen Ausdrücken bedeutet das Symbol "!" die NICHT-Funktion, "&" die UND-Funktion, " " die ODER-Funktion;
- die in einem bestimmten Zustand ausgeführten Operationen werden identifiziert durch den Zustandsnamen, gefolgt von "{"; das Ende dieser Operationen wird angegeben durch "}"; für die Zustände mit mehreren Übergangsmöglichkeiten werden auch Etiketten "CASE, ENDCASE" vorgesehen, nach "{" bzw. vor "}", und der logische Ausdruck, die aktiven Ausgänge und der nächste Zustand (GOTO . . . ) werden für jeden Übergang gegeben; aktive Ausgänge, die allen Übergängen eines Zustands gemeinsam sind, werden außerhalb des CASE aufgelistet; für die Zustände mit nur einer Übergangsmöglichkeit werden nur die Liste der aktiven Ausgänge und der nächste Zustand angegeben;
- das Symbol "#" gibt Bemerkungen zum Zustand.
Es ist zu beachten, daß die Eingänge/Ausgänge hier in Kleinbuchstaben geschrieben sind, während sie in der Zeichnung in Großbuchstaben dargestellt sind. Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle Tabelle

Claims

1. Paketvermittlungselement mit zwei Eingängen und zwei Ausgängen für mehrstufige Koppelfelder mit selbständiger Leitwegwahl unter Ermöglichung der Rundsendeverteilung der durch das Koppelfeld geleiteten Pakete, mit:

- einer Eingangseinheit (IMA, IMB), die aus so vielen Abschnitten zusammengesetzt ist, als die einzelnen Schaltelemente (ECP) Eingänge haben, wobei jeder Abschnitt einen "FIFO"-Speicher (als erstes rein - als erstes raus) (FIFA, FIFB) zur Paketpufferung vor dem Durchlassen des Pakets zum Ausgang enthält;

- einen Schalter (SW), dem eine Steuereinheit (SCU) zugeordnet ist, die für jedes durchzuleitende Paket die für dieses Paket geforderte Verbindung zwischen einem Eingang (IDA, IDB) und einem oder mehreren Ausgängen (UD0, UD1) des Elements (ECP) aufgrund der in einem Leitwegkennzeichen enthaltenen Information herstellt, das jedem Paket zugeordnet ist und einen ersten und einen zweiten Teil (TAG, BRD) umfaßt, die sich auf den normalen Leitweg bzw. auf die Rundsendeverteilung in den verschiedenen Koppelfeldstufen beziehen, und die mögliche Leitwegkonflikte zwischen gleichzeitig an verschiedenen Eingängen eintreffenden Paketen löst;

- einer Ausgangseinheit (RU0, RU1), die aus so vielen Abschnitten aufgebaut ist, als Element-Ausgänge existieren, und die Gesamtheit der Funktionen ausführt, die für das korrekte Befördern der Pakete zu einem Ziel erforderlich sind;

dadurch gekennzeichnet, daß es weiterhin folgende Teile umfaßt:

- zur Steuereinheit (SCU) des Schalters (SW) gehörende Einrichtungen (SCUBRD, MANET), die zur Ausführung dieser, der Feststellung einer Anforderung nach einer Rundsendeverteilung folgenden Schritte aufgebaut sind:

Bewerten der Möglichkeit, diese Anforderung anzunehmen, durch Vergleich eines ersten Parameters (Tc), der sich auf die Zahl der Ziele bezieht, an die ein Paket zu senden ist, mit einem zweiten Parameter, der sich auf die Position der Koppelfeldstufe, zu der das Schaltelement gehört, unter allen Stufen, in denen die Rundsendeverteilung gefordert ist, bezieht und die maximale Zahl der Koppelfeldausgänge anzeigt, die zum Senden einer bestimmten Nachricht potentiell belegt werden kann;

Annahme der Rundsendeverteilanforderung, falls der erste Parameter größer oder gleich dem zweiten Parameter ist;

bei Annahme der Anforderung, Erzeugen eines Signals (DEFOISA, DEFOISB) zum Melden dieses Zustands an den Speicher (FIFA, FIFB), der das rundzusendende Paket speichert, und weiterhin Erzeugen von wenigstens einem modifizierten Leitweg-Kennzeichen, das über einen der Elementenausgänge, die von diesem Senden betroffen sind, abzugeben ist, wobei die Rundsendeverteilanforderung in einem der Elemente innerhalb der einzelnen Stufe unabhängig von der Verarbeitung anderer Rundsendeverteilanforderungen in anderen Elementen der selben Stufe verarbeitet wird;

- zum Speicher (FIFA, FIFB) jedes Abschnitts der Eingangseinheit gehörende Einrichtungen (CTD, CT) zum Durchführen der tatsächlichen Rundsendeverteilung eines Pakets bei Anwesenheit des von der Steuereinheit (SCU) des Schalters (SW) erzeugten Signals (DEFOISA, DEFOISB) durch mehrmaliges aufeinanderfolgendes Lesen des selben Pakets;

wobei:

die Steuereinheit (SCU) des Schalters (SW) eine logische Steuerschaltung (SCUBRD) und eine Verarbeitungsvorrichtung (MANET) für die Leitweg-Kennzeichen, die ,mit jedem Eingang des Schalters (SW) verbunden ist und eine Subtraktion der beiden Parameter durchführt, um so ein Signal (MINUS) zu erzeugen, das anzeigt, ob die Subtraktion zu einem negativen Ergebnis geführt hat oder nicht, und die das modifizierte Leitweg-Kennzeichen aufbaut, umfaßt, wobei diese Verarbeitungsvorrichtung folgende Teile enthält:

- einen ersten Bitextraktor (EB1), der die die beiden Teile (TAG, BRD) des Leitweg-Kennzeichens bildenden Bits empfängt und den ersten Parameter (Tc) aufbaut;

- einen zweiten Bitextraktor (EB2), der die Bits des zweiten Teils (BRD) des Leitweg-Kennzeichens und ein erstes Bitmuster (j), das die laufende Nummer der Koppelfeldstufe, zu der das Element gehört, angibt, empfängt und ein zweites Bitmuster erzeugt, das die laufende Nummer (k) dieser Stufe in der Folge von Stufen, in denen die Rundsendeverteilung gefordert wird, angibt;

- eine logische Rechenschaltung (ALU), die den ersten Parameter (Tc) und das zweite Bitmuster (k) empfängt,

- den zweiten Parameter (2k) berechnet, die Subtraktion zwischen den beiden Parametern bewirkt und an einem ersten Ausgang das Ergebnis (NTc) der Subtraktion selbst und an einem zweiten Ausgang das Signal (MINUS), das das mögliche negative Ergebnis der Subtraktion anzeigt, abgibt;

- eine Bit-Rekombiniervorrichtung (RB), die die Bits der beiden Teile (TAG, BRD) des Leitweg-Kennzeichens und das Ergebnis (NTc) der Subtraktion empfängt, unter Verwendung des Ergebnisses (NTc) das modifizierte Leitweg-Kennzeichen aufbaut und dieses abgibt;

und wobei die logische Steuerschaltung (SCUBRD): die

- Verbindungen zwischen den Eingängen und den Ausgängen des Schalters (SW) unter Verwendung des Leitweg- Kennzeichens herstellt, wobei das Signal (MINUS) das mögliche negative Ergebnis der Subtraktion und das Bit (TUM) höchster Wertigkeit unter den den ersten Parameter bildenden Bits anzeigt; an den Schalter (SW) in einer Zeitphase, die für das Übertragen des Leitweg-Kennzeichens vorgesehen ist, entweder das ursprüngliche oder das modifizierte Leitweg-Kennzeichen liefert; im Fall, daß die entsprechende Anforderung angenommen wird, den Zustand der Rundsendeverteil-Übertragung eines Pakets speichert;

und die Paketbeförderung zu-dem Ziel bzw. den Zielen durch den betroffenen Ausgangsabschnitt bzw. die betroffenen Ausgangsabschnitte (RU0, RU1) steuert; und wobei

die Einrichtungen, die in den Speichern (FIFA, FIFB) der Eingangseinheit (IMA, IMB) eine Mehrzahl aufeinanderfolgender Lesungen des selben Pakets für die Rundsendeverteil-Übertragung ermöglichen, zwei Leseadressenzähler (CTD, CT) umfassen, die durch das selbe Fortschreitungssignal (INCRD) zum Aufwärtszählen veranlaßt werden, wobei der erste Zähler (CTD) den Zählwert des zweiten Zählers (CT) in Übereinstimmung mit dem Eintreffen des Signals (DEFOIS) lädt, das von der Schalter-Steuereinheit (SCU) abgegeben wird, um anzuzeigen, daß das durchzuführende Lesen das erste der Rundsendeverteil-Übertragung ist, während der zweite Zähler solange abgeschaltet bleibt, als dieses Signal vorliegt, wobei die Ausgänge dieser beiden Zähler mit den beiden Eingängen eines Multiplexers (MX3) verbunden sind, der als Leseadresse den Zählwert des ersten Zählers (CTD) oder den des zweiten Zählers (CT) durchläßt, nämlich bei Anwesenheit bzw. Abwesenheit des von der Steuereinheit (SCU) des Schalters (SW) abgegebenen Signals (DEFOIS).

2. Element nach Anspruch 1, dadurch gekennzeichnet, daß die Verarbeitungseinheit (MANET) für die Leitweg-Kennzeichen weiterhin umfaßt:

- einen Prioritätskodierer (PE), der die den zweiten Teil (BRD) des Leitweg-Kennzeichens bildenden Bits empfängt und ein drittes Bitmuster abgibt, das die Stellung des Bits (BUM) höchster Wertigkeit unter denjenigen Bits, die im zweiten Teil (BRD) des Leitweg-Kennzeichens einen ersten logischen Wert haben, der die Rundsendeverteilanforderung anzeigt, kodiert;

- einen Dekoder (DE2), der mit dem Ausgang des Prioritätskodierers (PE) verbunden ist und ein viertes Bitmuster (de) erzeugt, in dem ein einzelnes Bit einen vorgegebenen logischen Wert hat und durch seine Stellung die Position des Bits (BUM) höchster Wertigkeit unter den Bits, die im zweiten Teil (BRD) des Leitweg-Kennzeichens den ersten logischen Wert haben, anzeigt;

- einen ersten Multiplexer (MX7), der vom dritten Bitmuster gesteuert ist und unter den Bits des ersten Teils (TAG) des Leitweg-Kennzeichens das Bit (TUM) höchster Wertigkeit unter denjenigen Bits, die zum Aufbau des ersten Parameters (Tc) vorgesehen sind, auswählt;

- ein Register (FFT), das das vom ersten Multiplexer (MX7) ausgewählte Bit speichert und es für die logische Steuerschaltung (SCUBRD) verfügbar hält.

3. Element nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuereinheit (SCU) des Schalters (SW) weiterhin umfaßt:

- für jeden der Eingänge des Schalters (SW) ein erstes Register (RTMOD), das das modifizierte Leitweg-Kennzeichen speichert, und ein zweites Register (RT), das das ursprüngliche Leitweg-Kennzeichen speichert;

- einen zweiten Multiplexer (MX6), der einem geschalteten Paket entweder das modifizierte Leitweg-Kennzeichen oder das ursprüngliche Leitweg-Kennzeichen zuordnet.

4. Element nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Parameter (Tc) eine binäre Zahl ist, die durch Extrahieren der auf die Stufen, in denen die Rundsendeverteilung gefordert wird, bezogenen Bits aus dem ersten Teil (TAG) des Leitweg-Kennzeichens, durch Kompaktieren dieser Bits zu den Stellen niedrigster Wertigkeit und durch zwangsweises Stellen des Bits (TUM) höchster Wertigkeit auf 1 erhalten wird, und der zweite Parameter durch 2k gegeben ist, wobei k die laufende Nummer der Stufe, zu der das Element gehört, in der Folge der Stufen, in denen die Rundsendeverteilung gefordert wird, ist.

5. Element nach Anspruch 4, dadurch gekennzeichnet, daß das modifizierte Leitweg-Kennzeichen dadurch erhalten wird, daß im ersten Teil des Leitweg-Kennzeichens die zur Bildung des ersten Parameters verwendeten Bits mit Ausnahme des Bits höchster Wertigkeit durch die Bits des Ergebnisses der Subtraktion zwischen dem ersten und dem zweiten Parameter ersetzt werden.

6. Element nach einem der Ansprüche 1 bis S, dadurch gekennzeichnet, daß der erste Bitextraktor (EB1) und der zweite Bitextraktor (EB2) eine Dreiecksmatrix (MDE) von ersten Schalterkreisen (DEC) umfassen, wobei die Matrixzeilen des ersten Bitextraktors (EB1) jeweils einem Bit (t(i)) des ersten Teils (TAG) des Leitweg-Kennzeichens zugeordnet sind, die Matrixzeilen des zweiten Bitextraktors (EB2) einem Bit des ersten Bitmusters (j) zugeordnet sind und die Matrixspalten beider Extraktoren (EB1, EB2) jeweils einem Bit (b(i)) des zweiten Teils (BRD) des Leitweg-Kennzeichens zugeordnet sind; und daß jeder Schalterkreis (DEC) einen ersten Eingang (Ide) und einen ersten Ausgang (Ude) aufweist, die miteinander verbunden werden, um zum Bitextraktor-Ausgang das Bit des ersten Teils (TAG) des Leitweg-Kennzeichens bzw. des ersten Musters, das der Zeile, zu der der Schalterkreis gehört, zugeordnet ist, dann durchzulassen, wenn das Bit des zweiten Teils (BRD) des Leitweg-Kennzeichens, das der Spalte, zu der der Schalterkreis gehört, zugeordnet ist, den ersten logischen Wert aufweist, und jeder Schalterkreis (DEC) weiterhin einen zweiten Eingang (Pin) und einen zweiten Ausgang (Pou) aufweist, zwischen denen der gegenüber dem ersten logischen Wert komplementäre logische Wert im entgegengesetzten Fall durchgelassen wird.

7. Element nach Anspruch 6, dadurch gekennzeichnet, daß jeder der ersten Schalterkreise (DEC) folgende Teile umfaßt:

- einen dritten Multiplexer (MX8) mit einem ersten und einem zweiten Eingang, die mit dem ersten bzw. dem zweiten Schalterkreiseingang (Ide, Pin) verbunden sind, und mit einem Ausgangs der mit dem ersten Schalterkreisausgang (Ude) verbunden ist, wobei dieser Multiplexer als Steuersignal ein Bit des zweiten Teils (BRD) des Leitweg- Kennzeichens empfängt und die Verbindung zwischen seinem ersten Eingang und dem Ausgang dann herstellt, wenn das Bit des Steuersignals den ersten logischen Wert hat;

- einen vierten Multiplexer (MX9) mit einem ersten Eingang und einem zweiten Eingang, die mit dem zweiten bzw. ersten Schalterkreiseingang (Pin, Ide) verbunden sind, und mit einem Ausgang, der mit dem zweiten Schalterkreisausgang (Pou) verbunden ist, wobei dieser Multiplexer als Steuersignal das selbe Bit des zweiten Teils (BRD) des Leitweg-Kennzeichens wie der dritte Multiplexer (MX8) empfängt und die Verbindung zwischen seinem ersten Eingang und dem Ausgang dann herstellt, wenn das Steuerbit einen komplementären logischen Wert im Vergleich zum ersten logischen Wert hat.

8. Element nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der erste Bitextraktor (EB1) weiterhin eine Gruppe logischer Verknüpfungsglieder (POA) enthält, die die Stellung des Bits (TUM) höchster Wertigkeit unter den für den Aufbau des ersten Parameters (Tc) bestimmten Bits identifizieren und seinen logischen Wert zwangsweise auf 1 stellen, wobei die Ausgänge dieser Gruppe von Verknüpfungsschaltungen mit dem ersten Schalterkreis einer entsprechenden Zeile der Matrix (MDE) der ersten Schalterkreise (DEC) verbunden sind.

9. Element nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Bit-Rekombiniervorrichtung (RB) folgende Teile umfaßt:

- eine Reihe von Zählschaltungen (TA1, . . . , TA3), deren Zahl gleich der Zahl der Bits des zweiten Teils (BRD) des Leitweg-Kennzeichens, vermindert um eine Einheit, ist und von denen jede die Bits mit dem ersten logischen Wert in einer entsprechenden Gruppe von Bits, die wenigstens ein Bit des zweiten Teils (BRD) dem Leitweg- Kennzeichens enthält, zählt und ein Ausgangssignal abgibt, das in dekodierter Weise das Zählergebnis anzeigt, wobei eine erste Gruppe aus den Bits der niedrigsten Wertigkeit des zweiten Teils (BRD) des Leitweg-Kennzeichens besteht, während jede nachfolgende Gruppe dadurch erhalten wird, daß fortschreitend ein Bit höherer Wertigkeit hinzugefügt wird, bis zu einer letzten Gruppe, die aus sämtlichen Bits des zweiten Teils des Leitweg-Kennzeichens mit Ausnahme des Bits höchster Wertigkeit besteht;

- eine Dreiecks-Matrix (MDR) aus zweiten Schalterkreisen (RIC), deren Zeilen jeweils einem Bit des ersten Teils (TAG) und des zweiten Teils (BRD) des Leitweg-Kennzeichens zugeordnet sind und deren Spalten einem Bit des Ergebnisses (NTc) der Subtraktion zwischen dem ersten und dem zweiten Parameter zugeordnet sind, wobei jeder der zweiten Schalterkreise (RIC) einen ersten Eingang (Sin) und einen ersten Ausgang (Sou) aufweist, die miteinander verbunden werden, um zu bewirken, daß das Bit des Subtraktionsergebnisses entlang der Spalte, zu der der Schalterkreis gehört, fortschreitet, wenn ein Steuersignal, das aus dem der Zeile, von der der Schalterkreis ein Teil ist (für Schalterkreise in der ersten Matrixspalte) zugeordneten Bit des zweiten Teils (BRD) des Leitweg-Kennzeichens oder aus dem logischen Produkt zwischen diesem Bit und einem Ausgangssignal der Zählschaltungen (TA1, . . . , TA3) (für Schaltungen in den anderen Matrixspalten) besteht, einen gegenüber dem ersten logischen Wert komplementären logischen Wert aufweist, und wobei jeder der zweiten Schalterkreise (RIC) weiterhin einen zweiten Eingang (Idr) und einen zweiten Ausgang (Udr) aufweist, die, wenn das Steuersignal den ersten logischen Wert hat, mit dem ersten Ausgang (Sou) bzw. dem ersten Eingang (Sin) verbunden sind, um den der Erdung entsprechenden logischen Wert entlang der Matrixspalte fortschreiten zu lassen und das Bit des Subtraktionsergebnisses entlang der Matrixzeile fortschreiten zu lassen;

- eine Gruppe von Multiplexern (MXU0, . . . , MXU3), die jeweils einer Zeile der Matrix (MDR) der zweiten Schalterkreise (RIC) zugeordnet sind, zwei Eingänge haben, von denen der eine das am Ausgang der zugeordneten Zeile der Matrix (MDR) der zweiten Schalterkreise (RIC) vorliegende Signal empfängt und der andere ein Bit des ersten Teils (TAG) des Leitweg-Kennzeichens empfängt, und als Steuersignal das logische Produkt zwischen entsprechenden Bits des zweiten Teils des Leitweg- Kennzeichens und des vierten Musters empfangen, wobei jeder Multiplexer an den Ausgang das Signal (ct(i)) überträgt, das von der betreffenden Matrixzeile geliefert wird, wenn das Bit des zweiten Teils des Leitweg- Kennzeichens eine Rundsendeverteilanforderung anzeigt und nicht das Bit höchster Wertigkeit ist, und unter allen anderen Bedingungen zum Ausgang ein Bit (t(i)) des ersten Teils des Leitweg-Kennzeichens durchläßt.

10. Element nach Anspruch 9, dadurch gekennzeichnet, daß jeder der zweiten Schalterkreise (RIC) folgende Teile umfaßt:

- einen fünften Multiplexer (MX10) mit einem ersten und einem zweiten Eingang, die mit dem ersten bzw. dem zweiten Schalterkreiseingang (Sin, Idr) verbunden sind, und mit einem Ausgang, der mit dem zweiten Schalterkreisausgang (Udr) verbunden ist, wobei dieser Multiplexer die Verbindung zwischen seinem ersten Eingang und dem Ausgang dann herstellt, wenn das Steuersignal den ersten logischen Wert hat;

- einen sechsten Multiplexer (MX11) mit einem ersten Eingang und einem zweiten Eingang, die mit dem zweiten bzw. ersten Schalterkreiseingang (Idr, Sin) verbunden sind, und mit einem Ausgang, der mit dem ersten Schalterkreisausgang (Sou) verbunden ist, wobei dieser Multiplexer die Verbindung zwischen seinem zweiten Eingang und dem Ausgang dann herstellt, wenn das Steuersignal einen komplementären logischen Wert im Vergleich zum ersten logischen Wert hat.

11. Element nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Steuereinheit (SCU) des Schalters (SW) weiterhin eine Speichervorrichtung (FF14) enthält, die im Fall eines Wegeleitkonflikts die Identität des Eingangs des Elements (ECP) speichert, auf dem ein wegen des Konflikts verzögertes Paket vorlag, um zu verhindern, daß dieses Paket auch noch bei einem nachfolgenden es betreffenden Konflikt verzögert wird.

12. Element nach Anspruch 3 oder nach einem der auf Anspruch 3 rückbezogenen Ansprüche 4 bis 11, dadurch gekennzeichnet, daß es weiterhin in jedem Abschnitt (RU0, RU1) der Ausgangseinheit: eine Einrichtung (CRC) umfaßt, die für jedes durch das Koppelfeld hindurchzuleitende Paket in der ersten Koppelfeldstufe ein Überprüfungswort zum Überprüfen der Übertragungsregelmäßigkeit erzeugt und es nach der Übertragung der Wörter des Pakets sendet, in den nachfolgenden Stufen die Korrektheit des Überprüfungsworts prüft und in der letzten Stufe die Korrektheit des Überprüfungsworts prüft und es vor der Paketübertragung beseitigt; und eine Einrichtung (FF6) umfaßt, die für die Stufen, in denen die Korrektheit des Überprüfungsworts geprüft wird, ein Signal, das das Ende der Paketbeförderung am Elementenausgang anzeigt, um eine Zeitspanne gleich einer Wortübertragungsperiode verzögern kann.

13. Element nach Anspruch 12, dadurch gekennzeichnet, daß das Überprüfungswort ein parallel berechneter zyklischer Redunanz-Kode ist.