JP3057591B2 - マルチプロセッサシステム - Google Patents
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Description
に物理的なリンクを設定するネットワーク装置に関し、
更に、このネットワーク装置および複数のプロセッサを
含むマルチプロセッサシステムに関する。並列計算機シ
ステム等においては、複数のデータ処理装置間でデータ
転送を行うために、複数のデータ処理装置の何れかから
の接続要求に応じて複数のデータ処理装置間を物理的に
リンクするネットワーク装置が設けられている。このよ
うなマルチプロセッサシステムにおいては、通常、複数
のジョブが同時平行して行われ得るが、あるジョブを実
行するプロセッサ間でネットワーク装置を介してデータ
転送が行われているときに、何らかの理由によって受信
側プロセッサがオフライン状態になっても他のジョブを
実行するプロセッサによるネットワーク装置を介したデ
ータ転送が妨げられないことが望まれる。
プロセッサシステムの概略構成を示すものである。図9
において、11 , 12 , ・・・1n は複数のプロセッ
サ、2はネットワーク装置、そして、3はサービスプロ
セッサである。複数のプロセッサ11 , 12 , ・・・1
n は、サービスプロセッサ3のマネージメントの下に、
それぞれ割り当てられたジョブを並列処理する。ネット
ワーク装置1は、このようなジョブの並列処理を行うプ
ロセッサ間でデータ転送を行うために、データ送信側プ
ロセッサの要求に応じて複数のプロセッサの間に物理的
なリンクを設定する。
構成を示すものである。図10において、1011 , 1
012 , ・・・101n は送信側プロセッサ、2′はネ
ットワーク装置、4はスイッチング部、51 ′,
52 ′, ・・・5n ′はデータ転送制御部、1021 ,
1022 , ・・・102n は受信側プロセッサである。
図10におけるn個の送信側プロセッサ1011 , 10
12 , ・・・101n およびn個の受信側のプロセッサ
1021 , 1022 , ・・・102n は、図9のn個の
プロセッサ11 , 12 , ・・・1n のデータ送信元とし
ての機能とデータ受信先としての機能を分離して示した
ものである。ネットワーク装置2′は、スイッチング部
4および受信側のプロセッサ1021 , 1022 , ・・
・102n にそれぞれ対応する複数のデータ転送制御部
51 ′, 52 ′, ・・・5n ′を含む。スイッチング部
4は、複数のプロセッサ11 , 12 , ・・・1n に対応
してn個の送信側ポートとn個の受信側ポートとを有
し、1または複数の送信側プロセッサ1011 , 101
2 , ・・・101n から接続要求(ルーティング情報)
を与えられることにより、所定の優先制御の後、それぞ
れのルーティング情報が要求する、それぞれの送信側プ
ロセッサから受信側プロセッサへの物理的リンクを提供
する。データ転送制御部51 ′, 52 ′, ・・・5n ′
は、それぞれの出力ポートを、それぞれ対応する受信側
プロセッサに接続し、スイッチング部4を介してそれぞ
れの受信側プロセッサにデータを送信する送信側プロセ
ッサからのデータを入力ポートで受ける。各データ転送
制御部51 ′, 52 ′, ・・・5n ′は、データバッフ
ァを具備し、受信したデータを一時保持すると共に、接
続される受信側プロセッサから転送許可信号を受ける間
は一時保持したデータを順次受信側プロセッサに転送す
る。
ぞれのデータ転送先の受信側装置における受信データバ
ッファに現在保持しているデータ数をカウントするカウ
ンタを有し、1回データを転送する毎にカウントをアッ
プし、受信側装置から転送許可信号を受信する毎にカウ
ントをダウンして、カウントが所定の最大値に達すると
データ転送を停止するように制御している。
に受信側装置がダウンした場合には、受信側装置から転
送許可信号が送られて来なくなるため、カウントが所定
の最大値に達し、データ転送制御部内にデータが溜りハ
ングアップする。このようにハングアップしたルートを
再び使用することができるようにするためには、従来構
成では、ネットワーク装置全体をリセットする必要があ
った。そのため、1つのデータ転送制御部においてハン
グアップすることにより、他の全てのジョブのためのデ
ータ転送が停止させられるという問題がある。
サ間のデータ転送中に受信側プロセッサがダウンしても
他のジョブのためのデータ転送に影響を与えないネット
ワーク装置を提供することを目的とする。
チプロセッサシステムの基本構成を示すものである。図
1のマルチプロセッサシステムは、ネットワーク装置2
と、該ネットワーク装置2を介して互いにデータ転送を
行う複数のプロセッサ11 , 12 , ・・・1nを有して
なるものであって、前記複数のプロセッサ11 , 12 ,
・・・1n のうち少なくとも1つの第1のプロセッサ
(送信側プロセッサ1i )は、それぞれ前記ネットワー
ク装置に接続され、該ネットワーク装置に対してデータ
を送信する送信手段110を有し、前記複数のプロセッ
サ11 , 12 , ・・・1n のうちの少なくとも1つの第
2のプロセッサ(受信側プロセッサ1j )は、それぞれ
前記ネットワーク装置2に接続され、該ネットワーク装
置2から転送されるデータを受信する受信手段111
と、前記受信手段が受信可能状態にあるときに、前記ネ
ットワーク装置に対して、転送許可信号を送信する転送
許可信号送信手段112と、前記ネットワーク装置に対
して、当該第2のプロセッサがオンライン状態かオフラ
イン状態かを示すオンライン/オフライン信号を送信す
るオンライン/オフライン信号送信手段113とを有す
る。
ロセッサの各々(送信側プロセッサ1i )と、前記第2
のプロセッサのうち、該第1のプロセッサの各々から送
信されたデータを受信すべきプロセッサ(受信側プロセ
ッサ1j )との間に、それぞれ前記データを転送するた
めのルートを提供するスイッチ手段4と、前記転送のた
めのルートの各々の上に設けられ、前記第1のプロセッ
サのうち対応するプロセッサから送信されたデータを受
信して一時保持し、該対応するプロセッサから送信され
たデータを受信すべきプロセッサから前記転送許可信号
を受ける間は、前記一時保持したデータを該受信すべき
プロセッサに転送するデータ転送手段5と、前記オンラ
イン/オフライン信号を受信して、該オンライン/オフ
ライン信号がオフライン状態を示すとき、前記データ転
送手段5に対してデータ吐き出し制御信号を出力するオ
フライン状態検出手段7とを有する。
出し制御信号を受けると、前記転送許可信号の有無に関
わらず前記一時保持したデータを吐き出すデータ吐き出
し手段8を含む。
受信側プロセッサ1j がオフライン状態になると、オフ
ライン状態を示すオンライン/オフライン信号が受信側
プロセッサ1j からネットワーク装置2に送信され、オ
フライン状態検出手段7がこれを検出し、データ吐き出
し手段8を駆動する。データ吐き出し手段8は、データ
転送手段5に対してデータ吐き出し制御信号を出力す
る。これに応じて、データ転送手段5は、転送許可信号
の有無に関わらず前記一時保持したデータを吐き出す。
これにより、接続する受信側プロセッサがオフライン状
態になったデータ転送制御部において内部に保持してい
たデータが自動的に吐き出され、他のデータ転送制御部
に影響を与えること無く、接続する受信側プロセッサが
オフライン状態になったデータ転送制御部のみがリセッ
トされたと同様の状態となる。したがって、従来構成に
おけるように、他のジョブのためのデータ転送を停止す
る必要は無くなる。
概略構成を示す図である。図2において、1011 , 1
012 , ・・・101n は送信側プロセッサ、200は
ネットワーク装置、40はスイッチング部、501 , 5
02 , ・・・50n はデータ転送制御部、601 , 60
2 , ・・・60n はオフライン検出部、そして、102
1 , 1022 , ・・・102n は受信側プロセッサであ
る。図2におけるn個の送信側プロセッサ1011 , 1
012 , ・・・101n およびn個の受信側のプロセッ
サ1021 , 1022 , ・・・102n は、図10にお
けると同様に、n個のプロセッサ11 , 12 , ・・・1
n のデータ送信元としての機能とデータ受信先としての
機能を分離して示したものである。ネットワーク装置2
00は、スイッチング部40、受信側のプロセッサ10
21 , 1022 , ・・・102n にそれぞれ対応する複
数のデータ転送制御部501 , 502 , ・・・50n お
よび複数のオフライン検出部601 , 602 , ・・・6
0n を含む。スイッチング部40は、複数のプロセッサ
11 , 12 , ・・・1n に対応してn個の送信側ポート
とn個の受信側ポートとを有し、1または複数の送信側
プロセッサ1011 , 1012 , ・・・101n から接
続要求(ルーティング情報)を与えられることにより、
所定の優先制御の後、それぞれのルーティング情報が要
求する、それぞれの送信側プロセッサから受信側プロセ
ッサへの物理的リンクを提供する。データ転送制御部5
01 , 502 , ・・・50n は、それぞれの受信側プロ
セッサにデータを送信する送信側プロセッサからのデー
タをスイッチング部40を介して入力ポートで受ける。
各データ転送制御部501 , 502 , ・・・50n は、
入力ポートで受けたデータを一時保持するデータバッフ
ァを具備し、接続される受信側プロセッサから転送許可
信号を受ける間は一時保持したデータを受信側プロセッ
サに転送する。
・・・60n は、上記のデータ転送制御部501 , 50
2 , ・・・50n の各々に対応して設けられ、それぞれ
対応する受信側プロセッサ1021 , 1022 , ・・・
102n から、該受信側プロセッサ1021 , 10
22 , ・・・102n がオンライン状態かオフライン状
態かを示すオンライン信号を受信し、オフライン状態で
あることを検出すると、対応するデータ転送制御部50
1 , 502 , ・・・50n を制御して、該対応するデー
タ転送制御部501 , 502 , ・・・50n が保持する
データを吐き出させるものである。
検出部60j (図3および図4) 図3は、図2のネットワーク装置200、特に、データ
転送制御部50j およびオフライン検出部60j の構成
例を示すものである。図3のデータ転送制御部50j に
おいて、51および53はデータレジスタ、55はDフ
リップフロップ回路、52はFIFOメモリ、54はア
ップダウンカウンタ、そして、56はORゲートであ
る。また、図3のオフライン検出部60j において、6
1はDフリップフロップ回路、62はインバータ、そし
て、63はANDゲートである。
を介して転送されてきたデータは、データレジスタ51
にラッチされた後(FF−A)、FIFOメモリ52に
順次保持される。FIFOメモリ52には、アップダウ
ンカウンタ54から出力される第1の制御信号(FUL
L)が印加され、第1の制御信号(FULL)が0のと
きはFIFOメモリ52に保持したデータを順次、デー
タレジスタ53を介して受信側プロセッサ102j に対
して転送する(FF−C)。受信側プロセッサ102j
は、転送されたデータを正常に受信して次のデータの転
送を受ける準備ができると、データイネーブル信号を出
力する。このデータイネーブル信号は、Dフリップフロ
ップ回路55にラッチされ(FF−B)、ORゲート5
6を介して(G1)アップダウンカウンタ54のダウン
入力端子DOWNに印加される。こうして、アップダウ
ンカウンタ54は、このデータ転送制御部50j が受信
側プロセッサ102j からのデータイネーブル信号を受
信する毎にカウントダウンする。また、FIFOメモリ
52からはデータが出力される毎に有効となる信号OU
Tが出力され、アップダウンカウンタ54のアップ入力
端子UPに印加される。こうして、アップダウンカウン
タ54は、この信号OUTを受信する毎にカウントアッ
プする。アップダウンカウンタ54には、予め、対応す
る受信側プロセッサ102j における受信バッファのデ
ータ容量に対応する最大値が設定されており、カウント
がこの最大値に達すると、上記の第1の制御信号(FU
LL)が1となる。第1の制御信号(FULL)が1で
ある間、FIFOメモリ52の出力は停止される。
い場合は、もし、受信側プロセッサ102j がオフライ
ン状態になると、データイネーブル信号が出力されなく
なるので、アップダウンカウンタ54はFIFOメモリ
52からのデータ出力の度にカウントアップされ、遂に
は第1の制御信号(FULL)が1となって、FIFO
メモリ52からデータが出力されなくなる。
60j では、受信側プロセッサ102j がオンライン状
態のときに1、オフライン状態のとき0となり、受信側
プロセッサ102j から出力されるオンライン信号をモ
ニタしており、このオンライン信号をDフリップフロッ
プ回路61にてラッチし、インバータ62にて反転した
後、ANDゲート63の一方の入力端子に印加する。ア
ップダウンカウンタ54は、更に、カウントが0になる
と0となる第2の制御信号EMPTYを出力し、AND
ゲート63の他方の入力端子に印加する。こうして、A
NDゲート63の出力G3は、受信側プロセッサ102
j がオフライン状態のとき、アップダウンカウンタ54
のカウントが0になるまで1となる。この出力G3は、
データ転送制御部50j のORゲート56の他方の入力
端子に印加される。したがって、受信側プロセッサ10
2j がオフライン状態となると、出力されなくなったデ
ータイネーブル信号の代わりに、オフライン検出部60
j で発生した信号G3によってアップダウンカウンタ5
4のカウントは0になるまでダウンされる。また、これ
により、第1の制御信号FULLは1→0となって、F
IFOメモリ52に保持されていたデータは全て吐き出
される。すなわち、FIFOメモリ52もアップダウン
カウンタ54も初期状態にリセットされる。この間、こ
のネットワーク装置200の他のデータ転送制御部
k (k≠j)における動作は全く正常に続行される。し
たがって、このネットワーク装置を介しての他のジョブ
のためのデータ転送には全く影響を与えない。
ングの1例を示すものである。タイミング24において
オンライン信号が1→0となるまでは、図3のデータ転
送制御部50j へ入力され始めた(S)データは次のタ
イミングでデータレジスタ51の出力FF−Aとして現
れ、更に、2サイクル後FIFOメモリ52を介して、
データレジスタ53の出力FF−Cとして現れる。タイ
ミング11までは、受信側プロセッサ102j からのデ
ータイネーブル信号が出力されていないので、アップダ
ウンカウンタ54のカウントは1→8へとカウントアッ
プされる。タイミング11において有効となったデータ
イネーブル信号がタイミング12においてDフリップフ
ロップ回路55にラッチされると、ORゲート56の出
力G1も有効となって、各サイクルにおいて、アップダ
ウンカウンタ54のカウントは、FIFOメモリ52か
らのデータ出力によるカウントアップと共に、上記のO
Rゲート56の出力G1によるカウントダウンによって
変化しない。タイミング24にてオンライン信号が0に
なると、次のタイミング25にて、Dフリップフロップ
回路回路61の出力FF−Dが1となり、インバータ6
2の出力およびANDゲート63の出力G3が1とな
る。これにより、アップダウンカウンタ54に対するカ
ウントダウン制御も継続され、また、FIFOメモリ5
2からのデータ出力も続行される。後述するように、オ
ンライン信号が0になったこと、すなわち、受信側プロ
セッサ102j がオフライン状態になったことは、サー
ビスプロセッサ(図9の3)によって送信側プロセッサ
にも連絡され、送信側プロセッサからのデータ転送も、
タイミング33で終了する(E)。上記の制御によっ
て、タイミング36には、この最終データEもFIFO
メモリ52から出力されてデータレジスタ53の出力F
F−Cとして現れる。この後は、FIFOメモリ52が
空になったので、もはやアップダウンカウンタ54のカ
ウントアップ制御はされず、上記のANDゲート63の
出力によるカウントダウン制御のみが続行されるので、
アップダウンカウンタ54のカウントはタイミング36
から減少し、タイミング43で0となる。こうして、こ
のデータ転送制御部50j はリセットされた。
ロセッサの構成のうち、本発明に関わるもののみを示す
ブロック図である。図5において、100k (k=1〜
n)は、プロセッサ、80はデータ入出力回路、81は
レジスタスタック(FIFOメモリ)、82はレジスタ
スタック81の出力のエラーチェック回路、83は通信
制御回路、84はオンラインフラグレジスタ、85はC
PU、86はメモリ、87はCPU85内部レジスタの
エラーチェック回路、そして、88はメモリ86の出力
のエラーチェック回路である。
ビスプロセッサによって1または0が書き込まれること
により、各プロセッサのオンライン/オフラインの指定
が行われる。オンラインフラグレジスタ54の内容は、
このプロセッサ自身が内部の異常を検出して停止すると
きには、プロセッサ自身(CPU85)によって0に設
定される。このオンラインフラグレジスタ54の内容
が、前記オンライン信号として前述のオフライン検出部
60j に供給される。レジスタスタック(FIFOメモ
リ)81は、前述のデータ転送制御部50j かから供給
されたデータを順次保持するためのデータバッファであ
る。前述のデータ転送制御部50j のアップダウンカウ
ンタ54はこのレジスタスタック(FIFOメモリ)8
1内に保持されるデータ数をカウントしている。
回路82,87,および,88は、上記のようなプロセ
ッサの内部異常検出のための手段の例として示したもの
で、通常知られている、その他の異常検出のための手段
の何れによって発見された異常もCPU85に通報さ
れ、CPU85は、これに応じて、オンラインフラグレ
ジスタ54の内容を1→0にリセットする。
元に、所定のプロトコルに従って、(例えば、ハンドシ
ェイクの)通信制御のための制御信号の送信および受信
を行う。例えば、前述のデータイネーブル信号も、ここ
から出力される。尚、上記の通信制御回路83およびエ
ラーチェック回路82,87,および,88等は、何れ
も専用のハードウエア論理回路によって構成される。
8) 図6は、本発明の実施例におけるネットワーク装置のス
イッチング部の概略構成を示すものである。図6に示さ
れているように、スイッチング部は、複数段から構成さ
れ、各段に少なくとも1つ設けられる複数のスイッチユ
ニットSW10 1 ,102 ,103 ,104 ,111 ,
112 ,113 ,114 ,121 ,12 2 ,123 ,1
24 から構成される。各スイッチユニットは、データ転
送のための入力ポートおよび出力ポートを複数または単
数を有し、全体として、一般に、N入力M出力(Nおよ
びMは、それぞれ整数)のネットワークを実現する。図
6には、3段構成で、N=M=8であるものが示されて
いる。尚、図6には、データ転送の経路のみを示し、制
御信号等の流れは、図7および8を参照して説明する。スイッチユニット(図7、および、図8) 図7および図8は、本発明の実施例におけるスイッチン
グ部(例えば、図6のような)を構成する各スイッチユ
ニットの構成例を示すものであり、図7は最終段以外の
スイッチユニットの構成例を、そして、図8は最終段の
スイッチユニットの構成例を示すものである。
1,212,・・・21N は要求入力側レジスタ、22はプ
ライオリティ回路、231,232,・・・23N は許可出
力側レジスタ、そして、24は情報スイッチ回路であ
る。スイッチ回路20は、複数のデータ処理装置間のデ
ータ転送のためのルート(パス)を提供するものであっ
て、以下に説明するように、プライオリティ回路22に
よって許可された接続要求情報のうち、当該段のスイッ
チ回路20を制御する部分情報の集まりによって切り換
え制御される。図7のスイッチ回路20はN個のデータ
入力ポートとM個のデータ出力ポートを有するものであ
って、N個のデータ入力ポートの各々を、同時にM個の
データ出力ポートの任意のそれぞれ1つに接続するルー
トを設定することができるものである。例えば、図7の
構成が第1段のスイッチユニットのものであれば、スイ
ッチ回路20のN個のデータ入力ポートは、複数のデー
タ処理装置それぞれのデータ出力ポート(図示せず)に
接続されることになり、M個のデータ出力ポートは、第
2段目の複数のスイッチユニットの何れか(単数または
複数)の入力ポートに接続される。このようなスイッチ
回路は、セレクタ回路を複数段組み合わせることにより
容易に構成可能である。この場合、上記の切り換え制御
は、スイッチ回路20の内部の個々のセレクタを制御す
ることになる。
々は、他のデータ処理装置それぞれに対してデータを転
送するためのルートをスイッチング部において形成する
ためにスイッチング部に与えるべき接続制御情報のリス
トを、予め、各データ処理装置内のメモリ(図示せず)
に記憶している。この接続制御情報は、スイッチング部
内の各段のスイッチユニットに対してどのような制御情
報を与えるべきかを示すものであって、例えば、図6の
ようにスイッチング部が3段のスイッチユニットから構
成されているときには、(1段目のスイッチユニット内
のスイッチ回路20に与えるべき制御情報)+(2段目
のスイッチユニット内のスイッチ回路20に与えるべき
制御情報)+(3段目のスイッチユニット内のスイッチ
回路20に与えるべき制御情報)のような構成の情報で
ある。一般に、このような接続制御情報は、同一の宛先
(データ処理装置)に対して複数あり得、したがって、
上記のメモリにも、一般に、複数の接続制御情報が同一
の宛先(データ処理装置)に対して記憶している場合も
あることが考えられる。
タ処理装置の何れかに対してデータを転送する必要が生
じたときには、ソフトウエア処理により、上記のリスト
から該他のデータ処理装置のために記憶している接続制
御情報の1つを読み出して、この接続制御情報を、接続
要求信号と共に、該データ処理装置(転送元)が接続さ
れるスイッチユニットの対応する入力端子より印加す
る。
である場合、プライオリティ回路22の要求側に設けら
れた複数の要求入力側レジスタ211,212,・・・21
N は、それぞれ対応するデータ処理装置の接続制御情報
および接続要求信号の出力ポート(図示せず)に接続さ
れている。プライオリティ回路22の要求側に設けられ
た複数の要求入力側レジスタ211,212,・・・21N
は、スイッチ回路20の複数のデータ入力ポートに対応
して設けられているものである。こうして、上記のデー
タ処理装置(転送元)からの接続制御情報および接続要
求信号は、プライオリティ回路22の要求側に設けられ
た複数の要求入力側レジスタ211,21 2,・・・21N
の何れか対応するものにラッチされ、該要求入力側レジ
スタ21 1,212,・・・21N の出力として、プライオ
リティ回路22に印加される。
に設けられた複数の要求入力側レジスタ211,212,・
・・21N には、同時に複数のデータ処理装置から、上
記のような接続制御情報および接続要求信号が印加され
ることがあり得る。プライオリティ回路22は、印加さ
れた接続制御情報のうち、当該段のスイッチ回路20を
制御するための前記部分情報に基づいて、上記のスイッ
チ回路20において同時に設定することができるルート
を要求するものについては同時に許可し、スイッチ回路
20において同時に設定することができないルートを要
求するものが競合したときには、所定の優先順位に従っ
て、それら競合する要求の1つに対して許可を与える。
但し、後述するように、この許可を与える際に、後段の
スイッチユニットにおいても、その接続制御情報に従っ
て許可が得られることを条件とする。
記の要求入力側レジスタ211,21 2,・・・21N に対
応して、許可出力側レジスタ231,232,・・・23N
を有しており、プライオリティ回路22によって許可が
与えられた要求に対応する接続制御情報および接続要求
信号は、プライオリティ回路22を通過して対応する許
可出力側レジスタ231,232,・・・23N にラッチさ
れる。
が競合したときには、所定の優先順位に従って、それら
競合する要求の1つに対して許可を与えるプライオリテ
ィ(優先制御)回路については種々のものが知られてい
るので、その内部構成についての説明は省略する。こう
して、許可出力側レジスタ231,232,・・・23N か
らは、許可された要求に対する接続制御情報および接続
要求信号が出力されるが、これらの許可された要求に対
する接続制御情報のうち、当該段のスイッチ回路20の
制御のための部分情報がそれぞれ分岐されて、スイッチ
回路20の制御入力端子(複数ビット)に印加される。
こうして、スイッチ回路20は、プライオリティ回路2
2によって許可された制御情報に従って切り換えられ、
該許可された制御情報に従うルートがスイッチ回路20
内に設定される。
ための部分情報は同時に、情報スイッチ回路24の切り
換え制御のために印加される。情報スイッチ回路24
は、スイッチ回路20と相似の構成の回路を含むもので
あって、スイッチ回路20の各ポート(したがってルー
ト)のビット数がデータ処理装置間のデータ転送のため
のビット幅に対応するのに対して、情報スイッチ回路2
4の各ポート(したがってルート)のビット数は、上記
の接続制御情報および接続要求信号を転送し、更に、以
下に述べる接続許可信号を逆方向に転送するために必要
なビット数である点においてのみ両者は異なる。したが
って、スイッチ回路20においてデータのルートが切り
換えられるのと同じく、情報スイッチ回路24に印加さ
れた上記の許可出力側レジスタ231,232,・・・23
N の出力(許可された接続制御情報および接続要求信
号)も切り換えられ、スイッチ回路20の対応する出力
が印加される次の段のスイッチユニット内のスイッチ回
路20の入力ポートに対応する、該スイッチユニット内
のプライオリティ回路22の入力ポート(の要求入力側
レジスタ211,212,・・・21N )に、上記の許可出
力側レジスタ231,23 2,・・・23N の出力(許可さ
れた接続制御情報および接続要求信号)の対応するもの
が印加される。
のスイッチユニットから返って来る接続許可信号を、上
記の許可された接続制御情報および接続要求信号のルー
トと逆方向に接続するルートをも提供する。後段のスイ
ッチユニットから返って来る接続許可信号は、上記の許
可された接続制御情報および接続要求信号を後段のスイ
ッチユニットに送ることにより、後段のスイッチユニッ
トにおいて該接続制御情報に従うルートが設定された
(許可された)か否かを示すものであり、接続許可信号
が有効であるときは、対応する接続制御情報に従うルー
トが設定された(許可された)ことを示す。
来る接続許可信号は、情報スイッチ回路24を介してプ
ライオリティ回路22の対応する入力端子より入力さ
れ、プライオリティ回路22は、前述のように、この接
続許可信号が有効か否かに基づいて、該接続許可信号に
対応する接続制御情報に従う設定が後段で許可されたか
否かを認識する。すなわち、後段のスイッチユニットに
おいても、その接続制御情報に従って許可が得られた者
の中から上記のスイッチ回路20において同時に設定す
ることができるルートを要求するものについては同時に
許可し、スイッチ回路20において同時に設定すること
ができないルートを要求するものが競合したときには、
所定の優先順位に従って、それら競合する要求の1つに
対して許可を与える。したがって、上記の条件(後段の
スイッチユニットにおける許可)を確認するために、プ
ライオリティ回路22は、先ず、複数の接続要求に対し
上記の条件無しで仮に許可を与える出力を情報スイッチ
回路24を介して後段のスイッチユニットに送った後、
有効な接続許可信号が後段のスイッチユニットより返っ
てきたときには、上記の仮の許可を、上記の条件を考慮
した正式の許可として確定させる。
許可が確定すると、自ら接続許可信号を発生して、プラ
イオリティ回路22の前段側(要求入力側)の、許可さ
れた接続要求(接続制御情報および接続要求信号)に対
応する接続許可信号出力端子から有効な接続許可信号を
出力する。この出力は、図7の構成が第1段目のスイッ
チユニットでないときには、前段のスイッチユニットの
情報スイッチ回路24の制御許可信号入力端子に入力さ
れる。或るいは、図7の構成が第1段目のスイッチユニ
ットであるときには、上記のプライオリティ回路22の
接続許可信号出力は、対応する接続要求を出力したデー
タ処理装置に対して、「該スイッチング部において上記
の接続要求に対応する物理的リンクを設定完了したこ
と」を知らせる信号として供給される。データ処理装置
は、この信号を受けると、所定のプロトコルに従って転
送先のデータ処理装置に対してデータの転送を開始する
ことができる。
8の構成においては、最終段より後段はないので、後段
へ接続制御情報および接続要求信号を送るため、およ
び、後段から返ってくる接続許可信号を切り換える図7
の情報スイッチ回路24は必要ない。許可出力側レジス
タ231,232,・・・23N から出力される許可された
接続要求信号は、そのまま折り返されて該プライオリテ
ィ回路22の接続許可信号入力端子に印加される。
するデータ処理装置(転送先)のデータ入力ポート(図
示せず)に接続される。
ロセッサシステム、そして、特に、本発明によるネット
ワーク装置によれば、1つのジョブのためのプロセッサ
間のデータ転送中に受信側プロセッサがダウンしても他
のジョブのためのデータ転送に影響を与えないという効
果がある。
構成を示す図である。
概略構成を示す図である。
転送制御部50j およびオフライン検出部60j の構成
例を示す図である。
である。
ロセッサの構成のうち、本発明に関わるもののみを示す
ブロック図である。
略構成を示す図である。
成する最終段以外の各スイッチユニットの構成例を示す
図である。
成する最終段の各スイッチユニットの構成例を示す図で
ある。
テムの概略構成を示す図である。
である。
13 ,114 ,121 ,122 ,123 ,124 スイッ
チユニットSW 20…スイッチ回路 211,212,・・・21N …要求入力側レジスタ 22…プライオリティ回路 231,232,・・・23N …許可出力側レジスタ 24…情報スイッチ回路 40…スイッチング部 501 , 502 , ・・・50n …データ転送制御部 51,53…データレジスタ 55…Dフリップフロップ回路 52…FIFOメモリ 54…アップダウンカウンタ 56…ORゲート 601 , 602 , ・・・60n …オフライン検出部 61…Dフリップフロップ回路 62…インバータ 63…ANDゲート 80…データ入出力回路 81…レジスタスタック(FIFOメモリ) 82…レジスタスタック81の出力のエラーチェック回
路 83…通信制御回路 84…オンラインフラグレジスタ 85…CPU 86…メモリ 87…CPU85内部レジスタのエラーチェック回路 88…メモリ86の出力のエラーチェック回路 100k (k=1〜n)…プロセッサ 1011 , 1012 , ・・・101n …送信側プロセッ
サ 1021 , 1022 , ・・・102n …受信側プロセッ
サ 200…ネットワーク装置
Claims (6)
- 【請求項1】 ネットワーク装置(2)と、該ネットワ
ーク装置(2)を介して互いにデータ転送を行う複数の
プロセッサ(11 , 12 , ・・・1n )を有してなるマ
ルチプロセッサシステムにおいて、 前記複数のプロセッサ(11 , 12 , ・・・1n )のう
ち少なくとも1つの第1のプロセッサは、それぞれ前記
ネットワーク装置に接続され、該ネットワーク装置に対
してデータを送信する送信手段(111)を有し、 前記複数のプロセッサ(11 , 12 , ・・・1n )のう
ちの少なくとも1つの第2のプロセッサは、 それぞれ前記ネットワーク装置(2)に接続され、該ネ
ットワーク装置から転送されるデータを受信する受信手
段(112)と、 前記受信手段(112)が受信可能状態にあるときに、
前記ネットワーク装置に対して、転送許可信号を送信す
る転送許可信号送信手段(112)と、 前記ネットワーク装置に対して、当該第2のプロセッサ
がオンライン状態かオフライン状態かを示すオンライン
/オフライン信号を送信するオンライン/オフライン信
号送信手段(113)とを有し、 前記ネットワーク装置(2)は、 前記第1のプロセッサの各々と、前記第2のプロセッサ
のうち、該第1のプロセッサの各々から送信されたデー
タを受信すべきプロセッサとの間に、それぞれ前記デー
タを転送するためのルートを提供するスイッチ手段
(4)と、 前記転送のためのルートの各々の上に設けられ、前記第
1のプロセッサのうち対応するプロセッサから送信され
たデータを受信して一時保持し、該対応するプロセッサ
から送信されたデータを受信すべきプロセッサから前記
転送許可信号を受ける間は、前記一時保持したデータを
該受信すべきプロセッサに転送するデータ転送手段
(5)と、 前記オンライン/オフライン信号を受信して、該オンラ
イン/オフライン信号がオフライン状態を示すとき、前
記データ転送手段(5)に対してデータ吐き出し制御信
号を出力するオフライン状態検出手段(6)とを有し、 前記データ転送手段(5)は、前記データ吐き出し制御
信号を受けると、前記転送許可信号の有無に関わらず前
記一時保持したデータを吐き出すデータ吐き出し手段
(8)を含むことを特徴とするマルチプロセッサシステ
ム。 - 【請求項2】 前記受信手段(111)は、前記データ
転送手段(5)から転送されたデータを一時保持するバ
ッファメモリ(81)を有し、 前記転送許可信号送信手段(112)は、前記バッファ
メモリ(81)に一時保持されていたデータが出力され
るときに前記転送許可信号を出力し、 前記データ転送手段(5)は、前記第1のプロセッサの
うち対応するプロセッサから送信されたデータを受信し
て一時保持するFIFOメモリ(52)と、 前記FIFOメモリ(52)からデータが出力されると
きにカウントアップされ、前記転送許可信号を受信する
とカウントダウンされることにより、前記バッファメモ
リ(81)にて一時保持するデータ量をカウントするカ
ウンタ(54)を有する請求項1に記載のマルチプロセ
ッサシステム。 - 【請求項3】 前記カウンタ(54)は、前記バッファ
メモリ(81)における最大保持可能データ量に対応す
るデータ量をカウントすると、前記FIFOメモリ(5
2)の出力を停止させる第1の制御信号(FULL)を
出力する請求項2に記載のマルチプロセッサシステム。 - 【請求項4】 前記カウンタ(54)は、自らのカウン
トが0であるとき有効となる第2の制御信号を出力し、 前記オフライン状態検出手段(7)は、前記オンライン
/オフライン信号がオフライン状態を示し、且つ、前記
第2の制御信号が有効でないときに、前記データ吐き出
し制御信号を有効とする請求項3に記載のマルチプロセ
ッサシステム。 - 【請求項5】 前記データ吐き出し制御信号は前記カウ
ンタ(54)へのカウントダウン入力として印加される
請求項4に記載のマルチプロセッサシステム。 - 【請求項6】 請求項1〜5に記載のネットワーク装
置。
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