DE3713068A1 - Method and arrangement for converting overlapping input events to time-serial form, for several registers in devices of data processing systems - Google Patents

Method and arrangement for converting overlapping input events to time-serial form, for several registers in devices of data processing systems

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DE3713068A1 DE19873713068 DE3713068A DE3713068A1 DE 3713068 A1 DE3713068 A1 DE 3713068A1 DE 19873713068 DE19873713068 DE 19873713068 DE 3713068 A DE3713068 A DE 3713068A DE 3713068 A1 DE3713068 A1 DE 3713068A1
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Abstract

For registers which can be connected both to individual data sources (IOP) and to a common data source (CPU/SVP), and for which only one control connection for common switching of all the registers is available for switching to the common data source, the control signal (TF) which causes the switching is linked to two successive control cycle pulses (CLA and CLB), with a time separation between them, of which only one causes the switching and the acceptance of the data of the common data source (CPU/SVP) into the selected register (EW). If the first control cycle pulse (CLA) coincides with a request from the individual data source (IOP), the latter is handled first, and only the second control cycle pulse (CLB) is effective. Otherwise, the first control cycle pulse (CLA) is always effective, and a subsequently incoming request (I.STROBE) from the individual data source (IOP) is only executed after the end of the first control cycle pulse (CLA). <IMAGE>

Description

Die Erfindung betrifft ein Verfahren und eine Anordnung zur zeitlichen Serialisierung von Eingabevorgängen für mehrere Register in Einrichtungen von Datenverarbeitungsanlagen, ent­ sprechend dem Oberbegriff des Patentanspruchs 1.The invention relates to a method and an arrangement for temporal serialization of input processes for several Registers in data processing equipment, ent speaking the preamble of claim 1.

Register dienen allgemein der Zwischenspeicherung und der Be­ reitstellung von Daten und/oder Steuerinformationen, die über vorgeschaltete Auswahlschalter gegebenenfalls von verschie­ denen Datenquellen geliefert werden können. Vielfach sind die Register dabei unter anderem, zum Beispiel für Diagnosezwecke, von einer gemeinsamen Datenquelle aus einzeln auswählbar an­ steuerbar, wobei die gezielte Auswählbarkeit das unabhängige Arbeiten der einzelnen Register sichert, so daß zum Beispiel eines der Register die Anforderungsparameter einer individuel­ len Datenquelle und ein anderes Steuerinformationen der gemein­ samen Datenquelle übernehmen kann.Registers are generally used for temporary storage and loading Provision of data and / or tax information about Upstream selection switches, if necessary, from various where data sources can be delivered. Often they are Registers among other things, for example for diagnostic purposes, individually selectable from a common data source controllable, the targeted selectability the independent Working of the individual registers ensures that, for example one of the registers the requirement parameters of an individual len data source and another tax information the common can take over the same data source.

Andererseits hat der Fortschritt in der Schaltkreistechnologie dazu geführt, daß immer mehr Teile einer Schaltungsanordnung in einem integrierten Schaltkreisbaustein zusammengefaßt werden. Das bringt wegen der begrenzten Anzahl der Anschlußstifte häu­ fig Probleme mit sich, zum Beispiel dann, wenn bei dem voran­ gehenden Beispiel alle Register eines integrierten Schaltkreis­ bausteins immer nur gemeinsam und nicht mehr individuell auf die gemeinsame Datenquelle umschaltbar sind, weil dafür nur ein Anschlußstift zur Verfügung steht. Das bringt insbesonde­ re dann Probleme mit sich, wenn eines der Register auf im Rah­ men einer asynchronen Anforderung bereitgestellte Daten sehr kurzfristig reagieren muß, weil die Daten nur für kurze Zeit gültig sind. Eine in die Übergabezeit dieser Daten fallende Um­ schaltung auf die gemeinsame Datenquelle würde die von der individuellen Datenquelle bereitgestellten Daten verfälschen.On the other hand, the advancement in circuit technology led to the fact that more and more parts of a circuit arrangement in be integrated into an integrated circuit module. This often leads to the limited number of pins fig problems with itself, for example, when moving ahead example all registers of an integrated circuit building blocks only together and no longer individually the common data source are switchable because only for that a connector pin is available. That brings in particular then problems with itself if one of the registers on the frame Data provided as an asynchronous request very much must react at short notice because the data is only for a short time  are valid. A Um falling in the transfer time of this data switching to the common data source would be that of the falsify data provided to individual data sources.

Es ist daher Aufgabe der Erfindung, durch ein Verfahren und eine entsprechend arbeitende Anordnung die Möglichkeit zu schaffen, daß vorrangig zu behandelnde asynchrone Anforderun­ gen für eines der Register durch Umschalten auf die gemeinsame Datenquelle nicht beeinträchtigt werden. Diese Aufgabe wird hinsichtlich des Verfahrens gemäß der Erfindung durch die kenn­ zeichnenden Merkmale des Patentanspruches 1 gelöst.It is therefore an object of the invention, by a method and a correspondingly working arrangement the possibility create asynchronous requests to be prioritized conditions for one of the registers by switching to the common one Data source will not be affected. This task will regarding the method according to the invention by the kenn Drawing features of claim 1 solved.

Danach führt das normalerweise die Umschaltung der Auswahl­ schaltglieder bewirkende Steuersignal nicht direkt die Um­ schaltung herbei, sondern es werden zwei vorhandene und mit Abstand aufeinanderfolgende Steuertaktimpulse damit verknüpft, von denen jeweils einer die Umschaltung der Auswahlschaltglie­ der und damit die Übernahme der von der gemeinsamen Datenquel­ le bereitgestellten Daten in die vorgegebenen anderen Register veranlaßt. Welcher dieser Steuertaktimpulse dabei wirksam wird, ist davon abhängig, ob gleichzeitig eine Anforderung der vor­ rangig zu behandelnden Datenquelle vorliegt oder nicht. Liegt keine Anforderung vor, wird der erste Steuertaktimpuls wirksam und der zweite gesperrt. Liegt gleichzeitig eine Anforderung vor, wird der erste gesperrt und der zweite bewirkt die Um­ schaltung. Ein ausreichender Zeitabstand zwischen den beiden Steuertaktimpulsen stellt dabei sicher, daß bei einer Sperrung des ersten Steuertaktimpulses der laufende Übernahmevorgang abgeschlossen ist, wenn der zweite Steuertaktimpuls einsetzt. Andererseits verhindert die vorübergehende Sperrung des An­ forderungssignales der individuellen Datenquelle, wenn der erste Steuertaktimpuls bereits eine Umschaltung herbeigeführt hat, daß diese wieder aufgehoben wird, bevor die Daten der ge­ meinsamen Datenquelle übernommen sind.After that, this usually results in the selection being switched switching signal effecting control signal does not directly affect the order circuit, but there will be two existing and with Linked with successive control clock pulses, one of which switches the selection circuit which and thus the takeover of the common data source le provided data in the given other registers prompted. Which of these control clock pulses is effective depends on whether at the same time a request from the data source to be treated is available or not. Lies the first control clock pulse takes effect and the second locked. There is a requirement at the same time before, the first one is blocked and the second one causes the order circuit. Sufficient time between the two Control clock pulses ensure that when locked of the first control clock pulse the current takeover process is complete when the second control clock pulse begins. On the other hand, the temporary blocking of the To prevents request signals of the individual data source if the first control clock pulse already brought about a switchover has that this is canceled again before the data of the ge shared data source are taken over.

Eine entsprechend arbeitende Anordnung gemäß der Erfindung er­ gibt sich aus den Merkmalen des Patentanspruches 2. Der hierfür benötigte Aufwand ist gering.A correspondingly working arrangement according to the invention he arises from the features of claim 2. The for this  The effort required is low.

Einzelheiten der Erfindung seien nachfolgend anhand eines in der Zeichnung dargestellten Ausführungsbeispieles näher erläu­ tert, das sich auf einen Teil eines einem Arbeitsspeicher vor­ geschaltetem Puffer- oder Cachespeichers CACHE bezieht. Dieser Teil umfaßt zwei Register I-PAR und I-DAT mit vorgeschalte­ tem Auswahlschalter AWS 1, die normalerweise die mit einer An­ forderung verbundenen Steuerinformationen und Daten einer vor­ rangig zu behandelnden Datenquelle in Form eines Ein-/Ausgabe­ werkes IOP einer Datenverarbeitungsanlage übernehmen, und einem weiteren Register EW mit vorgeschaltetem Auswahlschal­ ter AWS 2, das normalerweise innerhalb des Cachespeichers an­ fallende Status- und Fehlersignale ERRS sammelt.Details of the invention will be explained in more detail below with reference to an embodiment shown in the drawing, which relates to a part of a buffer or cache memory CACHE connected before a working memory. This part comprises two registers I-PAR and I-DAT with upstream selection switch AWS 1 , which normally take over the control information and data associated with a request to be processed in the form of an input / output IOP of a data processing system a further register EW with an upstream selection switch ter AWS 2 , which normally collects falling status and error signals ERRS within the cache.

Alle Register sind durch die Auswahlschalter AWS 1 und AWS 2 außerdem auf die Datenleitungen eines Leitungssystems C-BUS einer gemeinsamen Datenquelle in Form eines die Datenverarbei­ tungsanlage steuernden Prozessors CPU bzw. einer damit verbun­ denen Serviceeinheit SVP umschaltbar, so daß Diagnosedaten ge­ laden werden können oder das Register EW zurückgesetzt werden kann. Mit diesen Registern ist eine Steuerschaltung REG-ST ge­ koppelt, die im oberen Teil in an sich bekannter Weise auf die Ableitung der Übernahmeimpulse CWA und gegebenenfalls CWD für die beiden Register I-PAR und gegebenenfalls I-DAT bei einer Anforderung durch das Ein-/Ausgabewerk IOP mit dem Anforde­ rungssignal I.STROBE bewirkt und die im unteren Teil gemäß der Erfindung ergänzt ist.All registers can also be switched by the selection switches AWS 1 and AWS 2 to the data lines of a line system C-BUS of a common data source in the form of a processor CPU controlling the data processing system or a service unit SVP connected to it , so that diagnostic data can be loaded or the EW register can be reset. A control circuit REG-ST is coupled to these registers, the upper part of which, in a manner known per se, for the derivation of the takeover pulses CWA and possibly CWD for the two registers I-PAR and possibly I-DAT in the event of a request by the Output plant IOP with the request signal I.STROBE and which is supplemented in the lower part according to the invention.

Mit dem ersten Impuls eines zugelassenen Anforderungssignals I.STROBE wird normalerweise über das UND-Glied U 1 ein Über­ nahmeimpuls CWA für das Parameterregister I-PAR gebildet und mit der Rückflanke die Kippstufe FF 1 gesetzt, so daß bei einer Schreibanforderung mit dem zweiten Impuls des Anforderungssi­ gnals über das UND-Glied U 2 ein Übernahmeimpuls CWD für das Datenregister I-DAT erzeugt wird, während das UND-Glied U 1 gesperrt ist. With the first pulse of an approved request signal I.STROBE , a transfer pulse CWA for the parameter register I-PAR is normally formed via the AND gate U 1 and the flip-flop FF 1 is set with the trailing edge, so that in the event of a write request with the second pulse of the Requestssi gnals over the AND gate U 2, a takeover pulse CWD is generated for the data register I-DAT , while the AND gate U 1 is locked.

Sollen die Register dagegen auf das Leitungssystem C-BUS umge­ schaltet und beispielsweise das Register EW zurückgesetzt werden, so wird dies durch das Steuersignal TF angezeigt. Je­ doch bewirkt dieses Signal nicht mehr die direkte Umschaltung der Auswahlschaltglieder AWS 1 und AWS 2, sondern es wird da­ zu mit zwei vorhandenen Steuertaktimpulsen CL A und CL B der die einzelnen Arbeitszyklen E 0 bildenden Steuertakte CL . . . verknüpft, was durch das Zeitdiagramm im unteren Teil darge­ stellt ist. Außerdem wird das Steuersignal TF über das UND- Glied U 3 nur wirksam, wenn nicht gerade ein Anforderungs­ signal I.STROBE vorliegt. Sobald also eine Anforderung der vorrangig zu behandelnden Datenquelle IOP wirksam ist, wird die Umschaltung der Auswahlschaltglieder durch das Signal TF verhindert und kein Umschaltesignal MUX 1 für alle Register erzeugt. Ist das UND-Glied U 3 nicht gesperrt, führt das Si­ gnal TF unmittelbar zum Umschaltesignal MUX 1 und dieses in Verbindung mit dem ersten Steuertaktimpuls CL A durch das UND-Glied U 4 zum Übernahmeimpuls CWE am Ausgang des ODER- Gliedes OR 1 für das Register EW. Weiterhin wird damit die Kippstufe FF 2 gesetzt und so das UND-Glied 5 gesperrt, so daß der zweite Steuertaktimpuls CL B keinen Übernahmeimpuls CEW am Ausgang des ODER-Gliedes OR 1 mehr auslösen kann. Ist dagegen während des ersten Steuertaktimpulses CL A das UND- Glied U 3 gesperrt, dann kann dadurch kein Übernahmeimpuls CWE ausgelöst werden. Dieser wird dann erst mit dem zwei­ ten Steuertaktimpuls CL B am UND-Glied U 5 ausgelöst, wobei vorausgesetzt ist, daß der Zeitabstand zwischen den beiden Steuertaktimpulsen CL A und CL B so groß ist, daß trotz einer zeitweiligen Sperrung des UND-Gliedes U 3 durch das Anforde­ rungssignal I.STROBE immer einer der beiden Steuertaktim­ pulse CL A und CL B wirksam werden und einen Übernahmeimpuls CEW erzeugen kann.If, on the other hand, the registers are to be switched to the C-BUS line system and, for example, the register EW is to be reset, this is indicated by the control signal TF . Depending but causes this signal is no longer the direct switching of the selection switching elements 1 and AWS AWS 2, but it is there to two existing control clock pulses CL and CL B A of the individual work cycles E 0 forming control clocks CL. . . linked what is represented by the time diagram in the lower part. In addition, the control signal TF is only effective via the AND gate U 3 if there is not a request signal I.STROBE . As soon as a request from the data source IOP to be treated with priority is effective, the switchover of the selection switching elements is prevented by the signal TF and no switchover signal MUX 1 is generated for all registers. If the AND gate U 3 is not locked, the signal TF leads directly to the changeover signal MUX 1 and this in conjunction with the first control clock pulse CL A through the AND gate U 4 to the takeover pulse CWE at the output of the OR gate OR 1 for the EW register. Furthermore, the flip-flop FF 2 is set and the AND gate 5 is blocked so that the second control clock pulse CL B can no longer trigger a takeover pulse CEW at the output of the OR gate OR 1 . If, however, the AND gate U 3 is blocked during the first control clock pulse CL A , then no takeover pulse CWE can be triggered. This is then only triggered with the two th control clock pulse CL B at the AND gate U 5 , provided that the time interval between the two control clock pulses CL A and CL B is so large that despite a temporary blocking of the AND gate U 3 through the request signal I.STROBE one of the two control clock pulses CL A and CL B always take effect and can generate a takeover pulse CEW .

Um dabei zu verhindern, daß ein durch den ersten Steuertakt­ impuls CL A bereits eingeleiteter Übernahmevorgang für das Register EW durch ein nachträgliches Auftreten des Anfor­ derungssignales I.STROBE beeinträchtigt werden kann, wird das Wirksamwerden des Anforderungssignals I.STROBE durch das UND-Glied U 0 abhängig vom Ausgangssignal des UND-Gliedes U 4 gesteuert, wobei vorausgesetzt ist, daß während der Zeitdauer des Signals TF immer nur ein Impuls des Anforderungssignals I.STROBE auftreten kann und dieser Impuls in jedem Falle einen überlappenden Steuertaktimpuls CL A ausreichend lange überdau­ ert, damit die vom Ein-/Ausgabewerk IOP zu übernehmenden Daten für das Register I-PAR oder I-DAT auch noch sicher bis zum Auftreten des zweiten Steuertaktimpulses CL B übernommen werden können.In order to prevent a takeover process for the register EW, which has already been initiated by the first control clock pulse CL A, from being affected by a subsequent occurrence of the request signal I.STROBE , the request signal I.STROBE becomes effective by the AND gate U 0 controlled depending on the output signal of the AND gate U 4 , provided that only one pulse of the request signal I.STROBE can occur during the duration of the signal TF and that pulse in any case lasts for an overlapping control clock pulse CL A sufficiently long so that the data to be taken over by the input / output plant IOP for the register I-PAR or I-DAT can also be transferred safely until the second control clock pulse CL B occurs .

Aufgrund der Erfindung ist es also in einfacher Weise möglich, sich überlappende Anforderungen durch zwei verschiedene Daten­ quellen für zwei verschiedene Gruppen von Registern so zu steu­ ern, daß Anforderungen der vorrangig und zeitgerecht zu behan­ delnden Datenquelle trotz ihres asynchronen Eintreffens mit Bezug auf Anforderungen der anderen Datenquelle immer sicher erfaßt werden, obwohl für die Umschaltung der Register auf die gemeinsame Datenquelle nur ein Steueranschluß zur Verfügung steht.Because of the invention, it is therefore possible in a simple manner overlapping requirements due to two different dates sources for two different groups of registers ern that requirements of priority and timely delenden data source despite their asynchronous arrival Always secure with regard to the requirements of the other data source can be detected, although for switching the register to common data source only one control connection available stands.

Claims (2)

1. Verfahren zur zeitlichen Realisierung von sich überlappen­ den Eingabevorgängen für mehrere Register (z. B. I-PAR/I-DAT und EW) in Einrichtungen von Datenverarbeitungsanlagen, wobei die Register über vorgeschaltete Auswahlschalter (AWS 1, AWS 2) von jeweils zwei getrennten Datenquellen (IOP bzw. CPU/SVP) aus ansteuerbar sind, wobei die Eingänge für die eine Daten­ quelle über ein Datenleitungssystem (C-BUS) mit einer gemein­ samen Datenquelle (CPU/SVP) verbunden sind, während die Ein­ gänge für die jeweils andere Datenquelle mit individuellen Datenquellen (IOP, ERRS) verbunden sind, und wobei die Um­ schaltung aller Register (I-PAR/I-DAT und EW) auf die ge­ meinsame Datenquelle (CPU/SVP) nur einheitlich vorgenommen werden kann, dadurch gekennzeichnet, daß zur vorrangigen Behandlung von Eingabevorgängen einer an eines der Register (z. B. I-PAR/I-DAT) angeschalteten indivi­ duellen Datenquelle (IOP) das die Umschaltung der Auswahl­ schalter (AWS 1, AWS 2) bewirkende Steuersignal (TF) der ge­ meinsamen Datenquelle (CPU/SVP) mit zwei mit ausreichendem Zeitabstand aufeinanderfolgenden vorhandenen Steuertaktimpul­ sen (CL A und CL B ) verknüpft wird, von denen abhängig vom Anforderungssignal (I.STROBE) der vorrangig zu behandelnden Datenquelle (IOP) jeweils einer wirksam wird und die Umschal­ tung der Auswahlschalter (AWS 1, AWS 2) und damit verbunden die Übernahme der Daten der gemeinsamen Datenquelle (CPU/SVP) in die ausgewählten Register (z. B. EW) veranlaßt, und daß bei bereits wirksamer Umschaltung durch den ersten Steuertaktimpuls (CL A ) ein nachträglich eintreffendes Anforderungssignal (I.STROBE) erst nach Beendigung des ersten Steuertaktimpulses (CL A ) wirksam wird.1.Procedures for the temporal realization of the input processes for several registers (e.g. I-PAR / I-DAT and EW) overlap in data processing systems, the registers via upstream selection switches (AWS 1 , AWS 2 ) of two each separate data sources (IOP or CPU / SVP) can be controlled, the inputs for which a data source are connected via a data line system (C-BUS) to a common data source (CPU / SVP) , while the inputs for each other data sources are connected to individual data sources (IOP, ERRS) , and the switching of all registers (I-PAR / I-DAT and EW) to the common data source (CPU / SVP) can only be carried out uniformly, characterized in that that for the priority treatment of input operations of an individual data source (IOP) connected to one of the registers (e.g. I-PAR / I-DAT) , the control signal (TF) effecting the changeover of the selection switch (AWS 1 , AWS 2 ) common data source (CPU / SVP) is linked with two existing control clock pulses (CL A and CL B ) which follow each other with sufficient time, one of which becomes effective depending on the request signal (I.STROBE) of the data source (IOP) to be treated with priority and the switching of the selector switches (AWS 1 , AWS 2 ) and the associated transfer of data from the common data source (CPU / SVP) into the selected registers (e.g. B. EW) , and that when the changeover is already effective by the first control clock pulse (CL A ), a subsequently arriving request signal (I.STROBE) only becomes effective after the end of the first control clock pulse (CL A ). 2. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet
  • - durch zwei Verknüpfungselemente (U 4, U 5) zur konjuktiven Verknüpfung des vom die Umschaltung der Auswahlschaltglieder (AWS 1, AWS 2) anfordernden Steuersignal (TF) abgeleiteten Umschaltesignals (MUX 1) mit je einem der beiden Steuertakt­ impulse (CL A bzw. CL B ) zur Ableitung des Übernahmeimpul­ ses (CEW) für die von der gemeinsamen Datenquelle aus anzu­ teuernden Register (z. B. EW),
  • - durch ein mit dem Ausgang des ersten Verknüpfungselementes (U 4) und einem Sperreingang des zweiten Verknüpfungselemen­ tes (U 5) verbundenes Steuerschaltglied (FF 2), das mit Wirk­ samwerden des ersten Steuertaktimpulses (CL A ) als Übernahme­ impuls (CEW) gesetzt wird und das Wirksamwerden des zweiten Steuertaktimpulses (CL B ) als Übernahmeimpuls (CEW) verhin­ dert, während es im ungesetzten Zustand den zweiten Steuer­ taktimpuls (CL B ) als Übernahmeimpuls (CEW) wirksam werden läßt und das von der Rückflanke des zweiten Steuertaktimpul­ ses (CL B ) zurückgesetzt wird,
  • - durch ein erstes Steuerelement (U 0) zur Sperrung des Anfor­ derungssignals (I.STROBE) der vorrangig zu behandelnden Da­ tenquelle (IOP) abhängig vom Ausgangssignal des ersten Ver­ knüpfungselementes (U 4) und
  • - durch ein weiteres Steuerelement (U 3) zur Unterdrückung des die Umschaltung der Auswahlschaltglieder (AWS 1, AWS 2) an­ fordernden Steuersignals (TF) als Umschaltesignal (MUX 1) abhängig vom Ausgangssignal des ersten Steuerelementes (U 0).
2. Arrangement for performing the method according to claim 1, characterized
  • - (1 MUX) impulse by two linkage elements derived for konjuktiven link of the switching of the selection switching elements (AWS 1, AWS 2) requesting control signal (TF) the switchover signal (U 4, U 5), each one of the two control clock (CL A or CL B ) to derive the takeover impulse (CEW) for the registers to be expensive from the common data source (e.g. EW) ,
  • - By one with the output of the first logic element (U 4 ) and a lock input of the second logic element (U 5 ) connected control switching element (FF 2 ), which is set with the first control clock pulse (CL A ) taking effect as a takeover pulse (CEW) and the coming into effect of the second control clock pulse (CL B ) as a takeover pulse (CEW) prevented, while in the unset state it allows the second control clock pulse (CL B ) to take effect as a takeover pulse (CEW) and that of the trailing edge of the second control clock pulse (CL B ) is reset,
  • - By a first control element (U 0 ) to block the request signal (I.STROBE) of the data source to be treated with priority (IOP) depending on the output signal of the first link element (U 4 ) and
  • - By a further control element (U 3 ) for suppressing the switching of the selection switching elements ( AWS 1 , AWS 2 ) to requesting control signal (TF) as a switching signal (MUX 1 ) depending on the output signal of the first control element (U 0 ).
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US4110697A (en) * 1977-02-22 1978-08-29 The United States Of America As Represented By The Secretary Of The Navy Digital bypassable register interface
US4630105A (en) * 1984-07-31 1986-12-16 Rca Corporation Symmetric color encoding shift pattern for a solid-state imager camera and decoding scheme therefor

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