DE3688170T2

DE3688170T2 - Digitale zero-mf selektive stufe.

Info

Publication number: DE3688170T2
Application number: DE8686901242T
Authority: DE
Inventors: C Jasper; H Lambert; A Longley
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1985-04-04
Filing date: 1986-01-30
Publication date: 1993-07-08
Anticipated expiration: 2006-01-31
Also published as: EP0216803A1; WO1986005936A1; CA1281080C; JPS62502439A; KR880700552A; IL77777A; CN1003694B; EP0216803A4; DE3688170D1; AU573966B2; CN86101766A; ATE87777T1; EP0216803B1; AU5454786A

Description

Die Erfindung betrifft allgemein Zwischenfrequenzschaltung gen, und insbesondere digitale Zwischenfrequenzschaltungen, in welchen die Zwischenfrequenz Null Hertz beträgt.
In der Vergangenheit wurden Zwischenfrequenz-(ZF)-Abschnitte in Sendern und Empfängern eingesetzt, um den Hauptteil der Trennschärfe eines Radios auszuüben, da es technisch schwierig oder aus Kostengründen unmöglich sein kann, ausreichend trennscharfe Filter für die gesendete oder empfangene Frequenz zu entwickeln. Sende/Empfangs-Geräte können mehr als einen ZF- Abschnitt aufweisen. Beispielsweise verwenden einige Empfänger zwei ZF-Abschnitte zur Wiedergewinnung der gesendeten Information. Diese Empfänger werden im allgemeinen als Doppelwandlerempfänger bezeichnet, wogegen ein Einzel-ZF-Empfänger als ein Einzelwandlerempfänger bezeichnet würde. Im allgemeinen wird jeder Empfänger mit einer Zwischenfrequenz von Null Hertz als ein Direktwandlerempfänger bezeichnet.
Analoge Implementierungen von Direktwandlerempfängern weisen verschiedene Schwierigkeiten auf, beispielsweise die Strahlung eines lokalen Oszillators (LO), die von einer nicht perfekten Umkehrisolierung über die Mischer herrührt, und die Empfindlichkeit benachbarter Empfänger verringern kann. Weiterhin kann die Radio-Empfindlichkeitsleistung durch nichtlineare Effekte in den Mischern beeinträchtigt werden, welche eine Selbstmischung von Signalen in dem Kanal und außerhalb des Kanals hervorrufen, wodurch Gleichspannung-Offsets und Tonfrequenzstörungen erzeugt werden. Weiterhin weist bei einem Einsatz, der den Empfang frequenzmodulierter (FM) Signale umfaßt, der Direktwandler-Analogempfänger keine Einrichtung zur Begrenzung des Null-ZF-Signals auf. Dies führt zu einem nicht vorhersehbaren Verhalten bei Fading und anderen ungünstigen Bedingungen.
Der voranstehend erwähnte Doppelwandlerempfänger führt zu einer Erleichterung bei einigen der Direktwandlerprobleme. Die bei einem Doppelwandlerempfänger erhaltene zusätzliche Isolierung löst das LO-Abstrahlungsproblem. Allerdings wird die Lösung durch einen zusätzlichen Mischer und einen zusätzlichen lokalen Oszillator erkauft, zusätzlich zu einem Schmalbandfilter (im allgemeinen einem Kristallfilter), um die erforderliche Isolierung zu erreichen. Darüber hinaus führt der Einsatz eines tradionellen ZF-Abschnitts vor dem Doppelwandler- ZF-Abschnitt im wesentlichen zu einer Bandbegrenzung der ankommenden Signale auf einen Kanal. Daher liegen im allgemeinen die Selbstmischungsprodukte, die durch die nicht-linearen Effekte der Mischer hervorgerufen werden, nicht in dem Durchlaßband des Filters bei einem Doppelwandlerempfänger.
Obwohl der Doppelwandlerempfänger zahlreiche der Probleme löst, die bei dem Direktwandlerempfänger auftreten (allerdings unter zusätzlichen Kosten und mit Raumproblemen), treten jedoch bei dem Doppelwandlerempfänger andere Schwierigkeiten auf. Wie voranstehend erwähnt kann der Direktwandler-FM-Empfänger nicht das Null-ZF-Signal begrenzen. Daher ist die Verwendung unkonventioneller Nachweismethoden erforderlich. Die typische Lösung für dieses Problem ist eine Aufwärtswandlung des Null-ZF-Signals zu einer dritten Zwischenfrequenz, bei welcher es unter Verwendung konventioneller Schaltungen begrenzt und nachgewiesen werden kann. Die Aufwärtswandlung erfordert einen weiteren lokalen Oszillator, zusätzliche Mischer, und eine Summierungsschaltung. Darüber hinaus führt die Aufwärtswandlung zu einem weiteren Problem. Die Quadraturzweige in einem Analogempfänger können bezüglich ihrer Amplituden- und Phaseneigenschaften nicht perfekt ausgeglichen werden, infolge des nicht exakten Verhaltens der Mischer und der Filter. Daher wird ein Schwebungston erzeugt (infolge einer nicht perfekten Auslöschung in dem Summierer), welcher das Brumm- und Rauschverhalten beeinträchtigt und Tonfrequenzstörungen hervorruft. Eine für dieses Problem vorgeschlagene Lösung besteht in einer Phasenverriegelung des LO mit einem ankommenden Pilotsignal. Dies erfordert zusätzliche Schaltungen in dem Sender zur Übertragung des Pilotsignals, und erfordert ebenfalls zusätzliche Schaltungen in dem Empfänger zur Entwicklung der PLL und der Pilotfilter. Schließlich werden die PLL-Einschwingzeit und der Einschwingbereich zu kritischen Empfängerparametern.
Die US-A-4 506 228 beschreibt einen FM-Empfänger mit einem digitalen Null-ZF-Trennschärfeabschnitt, und die US-A-4 011 438 und US-A-4 475 220 beschreiben DZISS-Schaltungen mit digitalen Quadraturmultiplizierern und digitalen Tiefpaßfiltern.
Zwar betraf die voranstehende Diskussion Empfänger, jedoch treten ähnliche Probleme auch in den ZF-Abschnitten von Sendern auf, obwohl im allgemeinen Sender-ZF-Topologien unterschiedlich von denen sind, die in Empfängern verwendet werden.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung wird ein digitaler Null-ZF- Trennschärfeabschnitt gemäß den Patentansprüchen 1, 2 und 7 zur Verfügung gestellt.
Bei der Ausführung der Erfindung wird der digitale lokale Quadraturoszillator dazu verwendet, digitalisierte Amplitudenimpulse mit diskreter Zeit von Sinus- und Kosinus-Signalformen zu erzeugen, die dann mit einem Eingangssignal in einem digitalen Quadraturmischer kombiniert werden. In einem Empfänger führt der digitale Quadraturmischer eine Abwärtswandlung des Eingangssignals durch, so daß dieses ein Frequenzband einnimmt, welches um Null Hertz herum zentriert ist. Eine darauffolgende digitale Filterung entfernt jegliche unerwünschte Mischungskomponenten, so daß nur das um Null Hertz zentrierte Signal an irgendeine Wiedergewinnungsschaltung in dem Empfänger übertragen wird. In einem Sender führt der digitale Quadraturmischer eine Aufwärtswandlung eines digital gefilterten Eingangssignals durch, so daß dieses ein Frequenzband einnimmt, welches um die ausgewählte Frequenz der Lokaloszillatorsignale herum zentriert ist.
Der digitale Null-ZF-Trennschärfeabschnitt weist eine Topologie auf, die sowohl für Sender als auch Empfänger eingesetzt werden kann. Er kann bei hohen Abtastraten arbeiten.
Die digitale Null-ZF-Vorgehensweise vermeidet die voranstehenden, bei dem Stand der Technik auftretenden Probleme. Die Mischer sind linear und die beiden Quadraturzweige können aneinander angepaßt werden. Ein konventioneller erster ZF-Abschnitt ist bei der digitalen Implementierung nicht erforderlich, und der Dynamikbereich des digitalen Null-ZF-Abschnitts kann durch Auswahl geeigneter Datenwortlängen so groß wie erforderlich gewählt werden. Die digitale FM-Demodulierung kann direkt bei Gleichspannung durchgeführt werden, wodurch es nicht erforderlich ist, eine Aufwärtswandlung zu einer dritten ZF durchzuführen, und keine Phasenverriegelungsanordnung an ein Pilotsignal erforderlich ist.

Kurzbeschreibung der Zeichnungen

Die für neu angesehenen Merkmale der vorliegenden Erfindung sind insbesondere in den beigefügten Patentansprüchen angegeben. Die Erfindung kann, zusammen mit ihren weiteren Vorteilen und Zielen, unter Bezugnahme auf die nachfolgende Beschreibung im Zusammenhang mit den beigefügten Zeichnungen verstanden werden, sowie den mehreren Figuren, in welchen gleiche Bezugszeichen gleiche Elemente bezeichnen, und in welchen:
Fig. 1 ein Blockschaltbild eines digitalen Null-ZF-Trennschärfeabschnitts ist, der speziell zur Verwendung in einem Empfänger ausgebildet ist;
Fig. 2 ein Blockschaltbild des digitalen Null-ZF-Trennschärfenabschnitts ist, der speziell zur Verwendung in einem Sender ausgebildet ist;
Fig. 3 ein Blockschaltbild des digitalen Quadratur-LO von Mol-%1 und 2 ist;
Fig. 4a ein Blockschaltbild der digitalen Tiefpaßfilter von Fig. 1 ist;
Fig. 4b ein Blockschaltbilder der digitalen Tiefpaßfilter von Fig. 2 ist;
Fig. 5 ein Blockschaltbild eines der Tiefpaßfilterabschnitte von Fig. 4a und 4b ist;
Fig. 6 eine graphische Darstellung der Antwort des digitalen Tiefpaßfilterabschnitts von Fig. 5 ist
Fig. 7a-c graphische Darstellungen eines Filterzerlegungsverfahrens und der sich hieraus ergebenden Filterantwort ist;
Fig. 8 eine graphische Darstellung eines Filterkombinationsverfahrens ist, welches beim Stand der Technik verwendet wird;
Fig. 9a-b graphische Darstellungen des Kombinationsfilterverfahrens und der Filterantwort gemäß der vorliegenden Erfindung sind;
Fig. 10 eine graphische Darstellung einer zerlegten und kombinierten Filterantwort gemäß der vorliegenden Erfindung sind;
Fig. 11 eine Ausführungsform eines digitalen Tiefpaßfilterabschnitts ist, welches die in Fig. 10 gezeigte Antwort aufweist;
Fig. 12a-c Zeitbereichs- und Frequenzbereichsdarstellungen beispielhafter Signale sind, die an einem Punkt A in Fig. 1 auftreten;
Fig. 13a-c Zeitbereichs- und Frequenzbereichsdarstellungen beispielhafter Signale sind, die an einem Punkt B in Fig. 1 auftreten;
Fig. 14a-c Zeitbereichs- und Frequenzbereichsdarstellungen beispielhafter Signale sind, die an einem Punkt C in Fig. 1 auftreten;
Fig. 15a-c Zeitbereichs- und Frequenzbereichsdarstellungen beispielhafter Signale sind, die an einem Punkt D von Fig. 1 auftreten;
Fig. 16 ein Blockschaltbild eines Empfängers ist, welcher den digitalen Null-ZF-Trennschärfeabschnitt von Fig. 1 verwendet;
Fig. 17 ein Blockschaltbild eines Senders ist, welcher den digitalen Null-ZF-Trennschärfeabschnitt von Fig. 2 verwendet; und
Fig. 18 ein Blockschaltbild einer alternativen Ausführungsform des digitalen Null-ZF-Trennschärfeabschnitts ist, bei welchem die digitalen Tiefpaßfilter in Hochtakt- und Niedrigtaktabschnitte unterteilt sind, und die Niedrigtaktabschnitte im Zeitmultiplexverfahren betrieben werden, wodurch Kosten und Raum gespart werden.

Detaillierte Beschreibung der bevorzugten Ausführungsform

In Fig. 1 ist ein digitaler Null-ZF-Trennschärfeabschnitt (DZISS) in Form eines Blockschaltbilds dargestellt, welcher gemäß der vorliegenden Erfindung aufgebaut ist und der darüber hinaus besonders zur Verwendung in einem Empfänger ausgebildet ist. Im wesentlichen besteht DZISS 20 aus einem Gleichtaktmischer 22, einem Quadratur-Phasenmischer 24, einem digitalen Quadratur-LO 26 (der ein Gleichtakt-LO-Signal 28 und ein Quadraturphasen-LO-Signal 30 zur Verfügung stellt), zwei digitalen Tiefpaßfiltern 32 und 32', und einer Taktquelle 34.
Für den Einsatz der DZISS-Schaltung in einem Empfänger kann identische digitale Information sowohl an den Gleichtaktmischer 22 als auch an den Quadraturphasenmischer 24 an Eingangsports 36 bzw. 38 angelegt werden. Im allgemeinen stellen die Ports 36 und 38 keine Einzelleitungen dar, sondern sind tatsächlich Mehrfachleitungen, die ein L-Bit-Digitalwort repräsentieren. Die tatsächliche Länge des bei irgendeiner gegebenen Anwendung benutzten Digitalworts hängt von zahlreichen Faktoren ab einschließlich: der erforderlichen Auflösung, dem erforderlichen Dynamikbereich, und der Abtastfrequenz des empfangenen Signals. Eine Wortlänge von 12 Bits beispielsweise zeigt ein annehmbares Verhalten beim Empfang eines typischen Radiosignals, das mit 20 MHz abgetastet wird.
Die Mischer 22 und 24 weisen als einen zweiten Eingang Quadratur-LO-Leitungen 28 bzw. 30 auf. Wie voranstehend erwähnt, sind diese LO-Signale nicht einzelne Verbindungen, sondern diskrete Zeitdarstellungen mit M-Bit von Signalen, die um 90º phasenverschoben sind (also Sinus- und Kosinus-Signalformen). Die Mischer 22 und 24 führen eine arithmetische Multiplikation des L-Bit-Eingangsworts und des M-Bit-LO-Worts durch, und runden das Ergebnis ab, um ein N-Bit-Ausgangswort zu bilden, welches von Ausgangsports 37 und 39 (der Mischer 22 und 24) an die Eingangsports 40 bzw. 42 der digitalen Tiefpaßfilter angelegt wird.
Die Digitalwortlängenparameter L, M und N können so ausgewählt werden, daß ein annehmbares Rauschverhalten erzielt wird. Wird das Digitalwort verlängert, so sind mehr Quantisierungspegel verfügbar, um das Signal darzustellen. Die kleineren Quantisierungsstufen führen zu einem verbesserten Rauschverhalten, wie im Stand der Technik wohlbekannt ist. Diese Vorgehensweise ist analog einer analogen Implementierung eines Mischers, der die Summe und Differenz von Sinus- und Kosinus-Produkten in einem analogen Mischer erzeugt. Allerdings werden sämtliche voranstehenden Probleme bei einem Analogmischer bei einer digitalen Implementierung vermieden, infolge der perfekten Linearität der Mischer.
Das digitale Wort, das sich aus der voranstehend geschilderten Multiplikation ergibt, wird an Digitalfilter 32 und 32' angelegt, um eine Bandbegrenzung des empfangenen Frequenzspektrums zu erreichen. Die Digitalfilter 32 und 32' weisen einen identischen Aufbau auf und können durch eine rekursive Filtertopologie gebildet werden, die nachstehend mit weiteren Einzelheiten beschrieben wird. Nach dem Filtervorgang werden die Digitalsignale durch Ports 41 und 43 ausgegeben und an eine digitale Demodulationsanordnung geschickt, die verwendet wird. Es kann beispielsweise vorteilhaft sein, die digitale Demodulation durch Verwendung eines programmierbaren digitalen Signalprozessors (DSP) durchzuführen.
In Fig. 2 ist der DZISS in Blockschaltbildform gezeigt, der hier zum Betrieb in einem Sender ausgebildet ist. Die zu sendenden Digitalsignale können an Ports 47 und 51 von Tiefpaßfiltern 33 und 33' angelegt werden, welche eine Bandbegrenzung des Spektrums der Signale durchführen, und diese an Eingangsports 36 und 38 von Mischern 22 bzw. 24 anlegen. Wie voranstehend beschrieben nehmen die Mischer 22 und 24 als einen zweiten Eingang LO-Signale 28 bzw. 30 an. Das heraufgewandelte Digitalsignal wird an Ports 37 und 39 ausgegeben und kann dann an irgendeine konventionelle Summierschaltung geschickt werden, in welcher die Signale arithmetisch addiert werden (Binäraddition), auf im Stand der Technik wohlbekannte Weise. Das Informationssignal kann dann in analoge Form durch D/A- Wandler umgewandelt und durch eine konventionelle Einrichtung gesendet werden. Aus der voranstehenden Diskussion sollte deutlich geworden sein, daß eine einfache "Inversion" des Eingangs/Ausgangs-Datenflusses der Mischer 22 und 24 und die Auswahl digitaler Tiefpaßfilter alles ist, was erforderlich ist, um die DZISS-Topologie von einer Empfängeranordnung in eine Senderanordnung oder umgekehrt umzuändern. Daher stellt der DZISS 20 der Fig. 1 und 2 einen einfachen, kostengünstigen und universellen ZF-Abschnitt zur Verfügung, der einfach sowohl bei Empfängern als auch Sendern eingesetzt werden kann.
In Fig. 3 ist ein Digitalquadratur-LO 26 als Blockschaltbild dargestellt. Die Implementierung eines DZISS hängt von der Fähigkeit ab, exakte und stabile, diskrete Zeitdarstellungen von Sinus- und Kosinus-Signalformen für den Quadraturmischungsprozeß zu erzeugen. Daher stellt der Digitalquadratur-LO 26 ein Schlüsselbauteil des DZISS dar. Traditionelle Vorgehensweisen wie beispielsweise der digitale Rückkopplungsoszillator verwenden Multiplizierer in dem Rückkopplungszweig, wodurch eine schwerwiegende Begrenzung der Betriebsgeschwindigkeit des Oszillators hervorgerufen wird. Fortgeschrittenere Techniken wie beispielsweise die Direkt-ROM-Nachschlage vorgehensweise (ROM : Nur-Lese-Speicher), nutzen die Tatsache, daß Sinus- und Kosinus-Signalformen als reeller und imaginärer Teil des komplexen Einheitszeigers ej2πfc(nT) ausgedrückt werden kann, wobei fc die gewünschte Trägerfrequenz ist, und nT die diskrete Zeitvariable (T ist gleich der Abtastperiode, die gleich 1/Abtastrate ist). Allerdings speichert die Direkt-ROM-Vorgehensweise einfach sämtliche möglichen Zeigerwerte, was dazu führen kann, daß das ROM groß ist, wenn die Anzahl erwünschter Frequenzen und daher die Anzahl erforderlicher Zeiger groß ist. Häufig wird dieses Erfordernis nach einem großen ROM prohibitiv bei einer Digitalquadratur-LO-Implementierung, infolge der Kosten- und Größenanforderungen.
Die vorliegende Erfindung verwendet eine Vorgehensweise mit einem faktorisierten ROM unter Nutzung der Tatsache, daß der Phasenwinkel des Einheitsgrößenzeigers in ein komplexes Produkt grober und feiner Zeiger aufgeteilt werden kann. Daher kann der Zeiger von Einheitsgröße ejR ausgedrückt werden als ejRc·ejRf.
Daher kann der Zeiger von Einheitsgröße dadurch realisiert werden, daß getrennte grobwertige Zeiger und feinwertige Zeiger in dem ROM gespeichert werden, die miteinander multipliziert werden, um die diskreten Zeit-Sinus- und Kosinus-Werte zu erhalten, die für die Quadraturmischer erforderlich sind.
Der Vorteil dieser Faktorisierung liegt darin, daß das Ausmaß an ROM, das zum Speichern der grobwertigen und feinwertigen Zeiger erforderlich ist, erheblich verringert ist, verglichen mit dem Ausmaß, das bei der direkten ROM-Nachschlagevorgehensweise erforderlich ist. Als Ausgleich für diese Größenverringerung des ROM ist es allerdings erforderlich, eine Schaltung einzuführen, welche die komplexe Multiplikation grober und feiner Zeiger durchführt. Im allgemeinen läßt sich eine komplexe Multiplikation mit vier Multiplizierern und zwei Addierern realisieren. Durch sorgfältige Auswahl der feinwertigen Zeiger, und unter Berücksichtigung, daß der Kosinus eines kleinen Winkel durch Eins approximiert werden kann, kann das ROM für den feinwertigen Zeiger für den Kosinus eliminiert werden. Durch Approximation der Kleinwinkel-Kosinus-Werte durch Eins können zwei Multiplizierer aus der Multipliziereranordnung entfernt werden, die zur Erzeugung eines komplexen Produktes erforderlich ist. Dies führt sowohl zu Kosten- als auch zu Größenersparnissen bei der Implementierung des faktorisierten ROM.
In Fig. 3 ist der Digital-Quadratur-LO 26 in der Implementierung unter Verwendung der Vorgehensweise mit faktorisiertem ROM als Blockschaltbild dargestellt. Frequenzinformation in Form einer Binärzahl mit M-Bit, proportional zur gewünschten Frequenz, wird in den Kanalfrequenz-Zwischenspeicher 44 geladen. Der Kanalfrequenz-Zwischenspeicher 44 kann in zahlreichen unterschiedlichen Formen realisiert werden. Nimmt man beispielsweise an, daß M = 20 ist, so bilden fünf 74LS175s (Quad D Flip-Flops) in Kaskadenschaltung, die von Motorola, Inc. und anderen Firmen hergestellt werden, eine annehmbare Implementierung. Fachleute auf diesem Gebiet werden erkennen, daß der Kanalfrequenz-Zwischenspeicher 44 auf unterschiedliche Weisen geladen werden kann. Beispielsweise bei einem Einfrequenzradio kann der Kanalfrequenz-Zwischenspeicher permanent mit einer einzigen Binärzahl geladen sein. Für mehrfache Frequenzverhältnisse könnte der Kanalfrequenz-Zwischenspeicher 44 aus einer EPROM- oder einer ROM-Nachschlagetabelle geladen werden, oder durch einen Mikroprozessor berechnet und zwischengespeichert werden.
Der Ausgang des Kanalfrequenz-Zwischenspeichers 44 ist an einen binären Summierer 46 gekoppelt. Fachleute auf diesem Gebiet wissen, daß bei der nachfolgenden Diskussion des Digital- Quadratur-LO 26 sämtliche Verbindungsleitungen zwischen den Funktionsblöcken tatsächlich Mehrbit-Binärwörter und nicht einzelne Verbindungen sind. Der Ausgang des Addierers 46 ist an einen Phasenakkumulator 48 gekoppelt. Der Phasenakkumulator 48 kann als ein M-Bit-Zwischenspeicher implementiert werden, der dazu eingesetzt wird, die Adresse des nächsten Speicherplatzes des ROM zu halten, der adressiert werden soll. Auf diese Weise ist der Ausgang des Phasenakkumulators 48 an den Kosinus-Grobwert-ROM 50 gekoppelt, an den Sinus-Grobwert- ROM 52, und an den Sinus-Feinwert-ROM 54 (man sollte sich ins Gedächtnis rufen, daß ein Feinwert-Kosinus-ROM nicht erforderlich ist, da es durch Eins approximiert wird). Weiterhin ist der Ausgang des Phasenakkumulators 48 in den Summierer 46 zurückgekoppelt, um so (modulo 2M) zu der Binärzahl hinzuaddiert zu werden, welche die Kanalfrequenzinformation repräsentiert, die sich in den Kanalfrequenz-Zwischenspeicher 44 befindet. Der Ausgang des Phasenakkumulators 48 wird bei jedem Taktimpuls aktualisiert, der von der Abtastfrequenz erzeugt wird. Das Ergebnis dieser binären Addition besteht darin, daß der Phasenakkumulator 48 die binäre Summe (proportional zur Phase) der letzten Adresse hält, plus einem binären Vektor, der in dem Kanalfrequenz-Zwischenspeicher enthalten ist. Diese Zahl gibt die nächste Adresse an, die dafür erforderlich ist, die Quadratur-LO-Signale 28 und 30 zu erzeugen.
Bei der tatsächlichen Implementierung wird das binäre Ausgangswort vom Phasenakkumulator 48 in zwei Segmente unterteilt, so daß nur die Bits höherer Ordnung des Phasenakkumulators 48 an das ROM 50 und 52 geschickt werden, und die Bits niedriger Ordnung an das ROM 54 geschickt werden. Wie voranstehend erwähnt stellen diese Bits die Adressen für die ROM- Speicherplätze dar. Auf den Empfang einer Adresse hin geben die ROMs 50, 52 und 54 das digitale Binärwort aus, welches sich an der empfangenen Adresse befindet, und zwar an ihren jeweiligen Ausgangsports. Die Digital-Quadratur-Signale werden dann arithmetisch aus den drei Binärzahlen erzeugt.
Zur Erzeugung der Kosinus-Signalform (also der reellen Komponente der komplexen Signalform) werden zuerst die Ausgangssignale des Sinus-Grobwert-ROM 52 und des Sinus-Feinwert-ROM 54 im Multiplizierer 56 multipliziert. Das Ausgangssignal des Multiplizierers 56 wird der Summierschaltung 60 zugeführt, in welcher es (in der 2-Komplement-Form) von dem Ausgangssignal des Kosinus-Grobwert-ROM 50 subtrahiert wird. Dieser arithmetische Vorgang ergibt den Kosinuswert, der auf dem Port 28 ausgegeben und an den Quadraturmischer 22 von Fig. 1 gekoppelt wird. Zur Erzeugung der Sinuswerte des Digital-Quadratur- LO werden die Ausgangssignale des Kosinus-Grobwert-ROM 50 und des Sinus-Feinwert-ROM 54 im Multiplizierer 58 multipliziert. Beide Muliplizierer 56 und 58 können beispielsweise als ein Bauteil MPY016K realisiert werden, das von TRW Inc. hergestellt wird. Das Ausgangssignal des Multiplizierers 58 wird einer Summierschaltung 62 zugeführt, in welcher es mit dem Ausgangssignal des Sinus-Grobwert-ROM 52 summiert wird. Die Summierungsschaltung 62 gibt über die Verbindung 30 das diskrete Zeit-Sinuswert-Digitalwort aus, welches an den Quadraturmischer 24 von Fig. 1 gekoppelt wird. Da die diskreten Zeitwerte der Sinus- und Kosinus-Signale mathematisch berechnet werden, wird daher eine perfekte 90º-Phasensteuerung unter Einsatz eines minimalen ROM-Raumbedarfes erzielt.
Der Umfang des erforderlichen Grobwert-ROM kann weiter dadurch verringert werden, daß man Symmetrien in der Kosinus- und Sinus-Signalform ausnutzt, und hierdurch nur die Werte des Einheitswertszeigers speichert, der in dem ersten Oktanten (also den ersten 45º) des Zeiger-Einheitskreises liegt. Fachleute auf diesem Gebiet wissen, daß der Einheitsgrößenzeiger Sinus- oder Kosinus-Werte repräsentiert, die sich um 360º drehen. Infolge der symmetrischen Natur sinusförmiger Signal formen sind die Werte des Kosinus- und Sinus-Signals über den ersten Oktanten des Einheitskreises identisch mit den Werten dieser Signalformen über jeden anderen Oktanten, abgesehen von möglichen Vorzeichenänderungen und einer Umkehr der Rollen (so daß also der Sinus zum Kosinus wird und umgekehrt). Daher sind die einzigen erforderlichen Grobwert-Zeiger die in dem ersten Oktanten, unter der Voraussetzung, daß es eine Anzeige gibt, in welchem Oktanten der Zeiger momentan liegt, und daß eine Schaltung vorhanden ist, um eine Negation (also Vorzeichenänderung) und/oder einen Austausch der Ausgangssignale des Grob-Kosinus-ROM 50 und des Grob-Sinus-ROM 52 entsprechend dem momentanen Oktanten durchzuführen. Ein Oktanten-Indikator wird einfach unter Verwendung von drei Binärbits der ROM- Adresse implementiert. Beispielsweise können die drei höchstwertigen Bits (MSBs) verwendet werden, um den Oktanten anzuzeigen, und die übrigen Bits zur Adressierung des ROM für den Grobwert-Zeiger verwendet werden.
Daher verringert der faktorisierte ROM-LO den ROM-Bereich, während eine annehmbare Frequenzauflösung aufrechterhalten wird. Um beispielsweise einen Digital-Quadratur-LO 26 zu implementieren, der bei 20 MHz arbeitet, könnten die Grobwert- ROM 50, 52 jeweils in einem 32·16 ROM implementiert werden, und der Feinwert-Sinus-ROM 54 könnte in einem 128·8 ROM implementiert werden. Dies würde zu einer Frequenzauflösung von annähernd 600 Hz führen, wobei annähernd 2000 Bits ROM eingesetzt werden.
Die Anordnung mit faktorisiertem ROM wird für den Einsatz bei hohen Abtastraten vorgezogen, da es abgesehen von dem Phasenakkumulator keinen Schaltkreis gibt, der rückgekoppelt angeschlossen ist. Dies läßt es zu, die übrige LO-Schaltung (insbesondere die Multiplizierer 56 und 58, welche den Hauptengpaß bezüglich der Geschwindigkeit bilden) in Pipeline-Schaltung auszubilden, um eine sehr hohe Durchsatzrate zu erzielen. Eine Pipeline-Schaltung besteht in der Einfügung von Zwischenspeichern an bestimmten kritischen Punkten, etwa innerhalb der Multiplizierer selbst, wie im Stand der Technik wohlbekannt ist. Auf diese Weise wird ein faktorisierter ROM-LO beschrieben, der diskrete Zeit-Digital-Quadratur-Signale mit M- Bit ausgibt, welche eine ausgewählte Frequenz angeben.
In Fig. 4a ist das digitale Tiefpaßfilter 32 in Form eines Blockschaltbildes dargestellt. Fachleute auf diesem Gebiet bemerken, daß die Digitalfilter 32 und 32' von Fig. 1 tatsächlich identische Filter sind, und daß zwischen ihnen nur deswegen unterschieden wird, um die Diskussion des DZISS zu erleichtern, welches durch die vorliegende Erfindung vorgeschlagen wird.
Alle Digitalfilterstrukturen bestehen im wesentlichen aus denselben drei Bauteilen: Addierern, Multiplizierern und Verzögerungsschaltungen (im allgemeinen Zwischenspeicher oder RAM). Die Faktoren, die die Leistung eines Digitalfilters betreffen, haben sämtlich mit der Tatsache zu tun, daß die verschiedenen Parameter der Filter quantisiert sind, also daß sie eine endliche Genauigkeit aufweisen, anstatt der unendlichen Genauigkeit, die bei Analogfiltern verfügbar ist. Die endliche Genauigkeit eines Digitalfilters gibt im wesentlichen Anlaß zu drei hauptsächlichen Verhaltenseffekten, die bei jeder Implementierung eines Digitalfilters kontrolliert werden müssen.
Die Abrundung von Koeffizienten ist einer dieser Effekte. Die Koeffizienten mit konstantem Wert, die in einem Digitalfilter auftreten, bestimmen seine Frequenzantwort. Das Ergebnis der Abrundung dieser Koeffizienten, so daß sie digital in einer begrenzten Anzahl von Bits dargestellt werden können, führt zu einer permanenten, vorhersehbaren Änderung der Filterantwort. Dies ist analog zur Änderung der RLC-Werte in einem Analogfilter; allerdings werden Digitalfilter nicht wie Analogfilter auf nachteilige Weise durch Temperaturänderungen beeinflußt. Je höher im allgemeinen das Q des Filters ist (also Filter mit enger Bandbreite, verglichen mit der Abtastrate), desto mehr wird die Frequenzantwort durch Koeffizientenabrundung beeinträchtigt, es sei denn, spezielle Strukturen würden eingesetzt. Die sorgfältige Auswahl der Filterstruktur ist von ausschlaggebender Bedeutung angesichts der Tatsache, daß ZF-Filter im allgemeinen extrem schmalbandige Filter oder Filter mit hohem Q sind.
Abrundungsrauschen ist eine weitere der Leistungseigenschaften, die in einem Digitalfilter kontrolliert werden müssen. In ein Digitalfilter eintretende Daten sind selbstverständlich auf eine endliche Anzahl von Bits abgerundet, und es ist praktisch immer erforderlich, an bestimmten Punkten innerhalb des Filters zusätzliche Abrundungen vorzunehmen. Derartige Abrundungsvorgänge erzeugen ein Fehler- oder Rauschsignal in dem Digitalfilter. Wenn beispielsweise die in einem Filter verwendete digitale Wortlänge 16 Bits beträgt und die Koeffizienten durch 10 Bits repräsentiert werden, würde jeder Multiplikationsvorgang ein Produkt mit 25 Bit erzeugen, welches auf 16 Bits abgerundet werden muß, bevor das Ergebnis wieder in dem Speicher gespeichert werden kann.
Der letzte Haupteffekt, der in einem Digitalfilter kontrolliert wird, ist der Überlaufpegel. Die Tatsache, daß Datenproben durch eine endliche Anzahl von Bits repräsentiert werden, bedeutet, daß es einen maximalen zulässigen Absolutwert gibt, der jedem Knotenpunkt in dem Filter zugeordnet ist, und der dann, wenn er überschritten wird, zu einem Überlaufphänomen führt (im allgemeinen zu einem zyklischen Überlauf, wenn 2-Komponenten-Binärarithmetik verwendet wird). Dieser größte zulässige Datenwert, verbunden mit dem Pegel des voranstehend beschriebenen Abrundungsrauschens, bestimmt den Dynamikbereich des Filters.
Verschiedene konventionelle Aufbauten sind verfügbar, um Digitalfilter zu implementieren. Eine geradlinige Design-Vorgehensweise besteht in der Kaskadenschaltung von Abschnitten von Direktformfiltern erster oder zweiter Ordnung, bis die gewünschte Filterordnung erreicht ist. Die Vorteile dieses Verfahrens liegen in seiner Einfachheit, Regelmäßigkeit, und der Leichtigkeit des Designs eines tatsächlichen Filters. Die konventionelle Vorgehensweise leidet allerdings auch an zahlreichen Nachteilen, die hauptsächlich daher herrühren, daß eine Filterkoeffizientendarstellung hoher Genauigkeit (beispielsweise 16 Bits) erforderlich ist, um ein Schmalbandfilter zu implementieren. Dies erfordert äußerst komplizierte Multiplikationen (beispielsweise 16·20 Bits), die in den Rückkopplungszweigen der Filterabschnitte durchgeführt werden müssen. Diese Multiplikationen führen zu erheblichen Geschwindigkeits- und Zeitbeschränkungen bezüglich des Betriebs des Filters. Darüber hinaus können Pipeline-Schaltungen, ein übliches Verfahren zur Geschwindigkeitserhöhung von Logikschaltungen, nicht in Rückkopplungsschleifen eingesetzt werden.
Darüber hinaus verbrauchen hochpräzise Hochgeschwindigkeits- Multiplizierer enorme Energiemengen.
In Fig. 4a ist das in dem DZISS verwendete digitale Tiefpaßfilter in Form eines Blockschaltbildes gezeigt. Bei der bevorzugten langsamen Ausführungsform kann das digitale Tiefpaßfilter 32 aus vier kaskadierten Tiefpaßfilterabschnitten 64a-d bestehen, welche eine identische Topologie aufweisen und keinen Multiplizierer verwenden. Zwischen den Tiefpaßfilterabschnitten 64a und 64b befindet sich ein Abtastratenverringerer 66. Der Abtastratenverringerer 66 kann in zahlreichen Ausführungsformen realisiert werden. Wenn beispielsweise die digitale Wortlänge 24 Bits beträgt, dann stellen vier kaskadierte 74LS174 (Hex D Flip-Flops), die von Motorola, Inc. und anderen hergestellt werden, eine annehmbare Implementierung dar. Fachleute auf diesem Gebiet werden bemerken, daß jede Anzahl digitaler Filterabschnitte verwendet werden kann, und daß eine Abtastratenverringerung zwischen beliebigen und allen Filterabschnitten eingesetzt werden kann. Darüber hinaus sind Filterabschnitte mit identischen Topologien nicht erforderlich, sondern vereinfachen einfach nur die tatsächliche Implementierung.
Hochgeschwindigkeits-Digitallogikschaltungen verbrauchen viel Energie. Daher ist es vorteilhaft, die Abtastrate des Digitalsignals so früh wie möglich zu verringern, um den Stromverbrauch der Abschnitte zu verringern, die dem Punkt der Abtastverringerung folgen. Die vorliegende Erfindung bringt die Abtastratenverringerung so in den Filteraufbau, daß sie unmittelbar nach dem ersten Filterabschnitt eingefügt wird. Eine weitere Abtastratenverringerung wird häufig hinter dem digitalen Tiefpaßfilter 32 und vor dem Audio-Demodulationsabschnitt eines Radioempfängers eingesetzt.
Die Abtastratenverringerung, die üblicherweise als "Dezimierung" in der digitalen Signalbearbeitungsterminologie bezeichnet wird, besteht einfach aus dem Entfernen sämtlicher vorheriger Ausgangsproben, abgesehen von einer ausgewählten Untermenge. Da die Dezimierung äquivalent zu einer erneuten Abtastung mit niedriger Rate ist, wissen Fachleute, daß die Bandbreite des erneut abgetasteten Signals geringer sein muß als die des Signals mit höherer Rate, und zwar um einen Betrag, der erforderlich ist, um Aliasing zu verhindern. Eine Dezimierung ist im allgemeinen wünschenswert, da ein vorgegebener, darauffolgender Vorgang häufig mit weniger Schaltungsteilen realisiert werden kann, wenn er mit niedriger Geschwindigkeit arbeitet. Darüber hinaus wird bei CMOS-Technologie (complementary metal-oxide semiconductor) der Stromverbrauch bei niedrigeren Betriebsgeschwindigkeiten verringert. Die Schmalband-Digitalfilter 32 und 32' der vorliegenden Erfindung gestatten es daher allen darauffolgenden Schaltungsteilen, mit einer vorteilhaft verringerten Rate zu arbeiten.
In Fig. 4b zusammen mit Fig. 4a ist nunmehr das digitale Tiefpaßfilter von Fig. 2 in Form eines Blockschaltbildes dargestellt. Im wesentlichen wird das digitale Tiefpaßfilter 33 dadurch gebildet, daß das digitale Tiefpaßfilter 32 von Mol-%4a umgeordnet wird. Allerdings wird die Abtastrate in einem Sender erhöht. Daher ist ein Abtastratenerhöher 69 zwischen den digitalen Tiefpaßfilterabschnitten 64d und 64a angeordnet, um einen Betrieb mit niedriger Geschwindigkeit zuzulassen, bis zum endgültigen Filterabschnitt, wodurch der Stromverbrauch minimalisiert wird. Der Abtastratenerhöher 69 kann als Sample-and-hold-Schaltungen implementiert werden, welche dieselbe Probe kontinuierlich ausgeben, bis die nächste Probe empfangen wird. Dieses "Interpolationsverfahren" kann die Abtastfrequenz eines digitalen Signals um das N-fache dadurch erhöhen, daß die gehaltene Probe N-1-mal wiederholt wird, bis die nächste Probe empfangen wird. Allerdings führt die Interpolation zu einer Verzerrung der Form sin(x)/x, jedoch kann dies in der Praxis einfach durch Entzerrung in vorherigen Audiobearbeitungsstufen entfernt werden, wie im Stand der Technik wohlbekannt ist.
In Fig. 5 ist nunmehr ein digitaler Tiefpaßfilterabschnitt 64 in Form eines Blockschaltbildes dargestellt. Das in dem DZISS verwendete Filter ist ein rekursives Filter (es wird also das Ausgangssignal rückgekoppelt, skaliert, und an strategischen Punkten in dem Filteraufbau summiert), welches eine enge Bandbreite aufweist und im Hinblick auf hohe Geschwindigkeit und niedrige Empfindlichkeit bezüglich der voranstehend beschriebenen schädlichen Einflüsse der Parameterquantisierung bei Digitalfiltern optimiert ist.
Im wesentlichen besteht das digitale Tiefpaßfilter 64 aus vier Addierern (2-Komplement) 68a-d, zwei digitalen Zwischenspeichern 70a-b, und zwei binären Schieberegistern 72a-b. Wie voranstehend bei der Diskussion des Digital-Quadratur-LO 26 erwähnt wurde, sind die einzelnen Verbindungen des Tiefpaßfilters 64, welches in Fig. 5 gezeigt ist, Mehrfachbit-Digitalwörter und keine einzelnen elektrischen Leitungen. Das Eingangssignal wird an den Eingang einer Subtrahierschaltung 68a angelegt. Ein zweiter Eingang für den Subtrahierer 68a wird von dem digitalen Zwischenspeicher 70b abgenommen, das von dem Ausgang der Filterschaltung zurückgeführt ist. Das Differenzergebnis (im 2-Komplement) des Subtrahierers 68a wird daraufhin an den Eingang des Bit-Schieberegisters 72a angelegt, welches das verschobene erste Summensignal als ein Eingangssignal des Summierers 68b liefert.
Das Bit-Schieberegister 72a verschiebt sämtliche Bits des von dem Subtrahierer 68a ausgegebenen Datenworts nach rechts (also zum niedrigstwertigen Bit hin) um Na Bits, wodurch eine Multiplikation mit einem Koeffizienten gleich 2&supmin;Na durchgeführt wird. Diese Bitverschiebung kann durch eine geeignete
Führung der Datenleitungen von dem Subtrahierer 68a zum Addierer 68b implementiert werden. Daher wird eine hohe Betriebsgeschwindigkeit des digitalen Filterabschnitts 64 erleichtert, da es keine mit dem Bit-Schieberegister 72a verbundene Zeitverzögerung gibt, wie sie bei einer Koeffizientenmultiplikation auftreten würde, die durch eine konventionelle Multipliziererschaltung implementiert wird.
Der Summierer 68b addiert zu dem verschobenen ersten Summensignal das letzte Ausgangssignal des Summierers 68b, welches in dem Zwischenspeicher 70a gehalten wird. Weiterhin wird das letzte oder vorherige Ausgangssignal des Summierers 68b an den Subtrahierer 68c angelegt. Ein zweites Eingangssignal für den Subtrahierer 68c wird von dem digitalen Zwischenspeicher 70b abgenommen, welcher - wie voranstehend erwähnt - von dem Ausgang des Digitalfilters abgenommen wird. Das Ergebnis des Subtrahierers 68c wird an das Bit-Schieberegister 72b angelegt, welches an den Summierer 68d gekoppelt ist. Das Bit- Schieberegister 72b verschiebt sämtliche Bits des von dem Subtrahierer 68c ausgegebenen Datenworts nach rechts um Nb Bits, wodurch eine Multiplizierung mit einem Koeffizienten gleich 2-Nb durchgeführt wird. Auch das Bit-Verschiebungsglied 72b erleichtert einen Betrieb mit hoher Geschwindigkeit, da keine Zeitverzögerung auftritt. Die Parameter Na und Nb, die den Bit-Verschiebegliedern 72a bzw. 72b zugeordnet sind, kontrollieren die Frequenzantwort des Digitalfilterabschnitte 64, und können so ausgewählt werden, daß die für den gewünschten Einsatzzweck geeignete Antwort erhalten wird. Der Summierer 68d addiert das zweite Verschiebe-Summensignal zum vorherigen Ausgangssignal von 68d, welches in dem Zwischenspeicher 70b gehalten wird. Das Ausgangssignal des Zwischenspeichers 70b ist ebenfalls das Ausgangssignal des digitalen Tiefpaßfilterabschnitts 64 und repräsentiert eine bandbegrenzte Darstellung des Eingangssignals, welches vorher an den Eingang der Summierschaltung 68a angelegt wurde.
Aus der voranstehenden Diskussion wird es Fachleuten auf diesem Gebiet deutlich, daß zwar Digitalfilter ohne Multiplizierer die Betriebsgeschwindigkeit des DZISS wesentlich erhöhen, daß jedoch die Digitalfilter die hauptsächliche Begrenzung der Betriebsgeschwindigkeit des DZISS darstellen. Daher verwendet die vorliegende Erfindung eine Dezimierung unmittelbar nach dem ersten Filterabschnitt (siehe Fig. 4a). Allerdings führt eine Dezimierung nur in bezug auf nachfolgende Logikabschnitte zu einer Erleichterung. Es ist daher deutlich, daß der erste Filterabschnitt mit einer wesentlich höherer Datenrate arbeiten muß. Abhängig von dem aktuellen Einsatz muß diese Belastung bezüglich der Betriebsgeschwindigkeit für den ersten Filterabschnitt nicht schädlich sein. Bei solchen Anwendungen allerdings, in denen die Betriebsgeschwindigkeit einen kritischen Parameter darstellt, ist es erforderlich, diese Belastung des ersten Filterabschnitts zu erleichtern, und daher einen verläßlichen Hochgeschwindigkeitsbetrieb zur Verfügung zu stellen.
Daher verwendet die vorliegende Erfindung in der bevorzugten Ausführungsform für hohe Geschwindigkeit einen "zerlegten" ersten Digitalfilterabschnitt Filterzerlegungstechniken wurden beispielsweise von M. Bellanger, G. Bonnerot und M. Coudreuse in einem Artikel mit dem Titel "Digital Filtering by Polyphase Network: Application to Sample-Rate Alteration and Filter Banks" diskutiert, IEEE Transactions on Acoustics, Speech and Signal Processing, Bd. ASSP-24, Nr. 2, April 1976.
In Fig. 6 ist graphisch ein beispielhaftes Diagramm der Größe in Abhängigkeit von der Frequenz des digitalen Tiefpaßfilterabschnitts 64 dargestellt. Wie aus Fig. 6 hervorgeht, stellt der digitale Tiefpaßfilterabschnitt 64b ein äußerst schmales Durchlaßband (einige kHz) zur Verfügung, und einen Sperrbereich, der sich bis 10 MHz erstreckt. Wie bei jedem Digitalfilter ist die Antwort für fs/2 auf fs (wobei fs die Abtastfrequenz ist) das Spiegelbild der Antwort von Null Hertz auf fs/2 (hier von 0 bis 10 MHz). Daher nimmt dieses Beispiel ein digitales Tiefpaßfilter an, welches bei 20 MHz arbeitet und eine Bandbegrenzung eines Signals durchführt, welches bei Null Hertz zentriert ist.
In den Fig. 7a-b ist nunmehr das Zerlegungsverfahren graphisch dargestellt und zeigt die "Pole" und "Nullstellen" der z- Transformierten der Filterübertragungsfunktion, die in dem Einheitskreis in der z-Ebene angeordnet sind. Fig. 7a zeigt zwei Pole, welche die Filterantwort repräsentieren, die vorher in Fig. 6 beschrieben wurde. Die nachfolgende Beschreibung bezieht sich auf eine Zerlegung mit einem Faktor Zwei. Fachleute auf diesem Gebiet werden erkennen, daß andere Faktoren möglich sind. Das Originalfilter kann in zwei oder mehr zerlegte Abschnitte zerlegt werden, die daraufhin mit niedriger Geschwindigkeit arbeiten. Der erste Schritt ist die Aufspaltung des Originalfilters in zwei im wesentlichen identische Filter durch Projizieren der beiden Pole durch den Ursprung, wie in Fig. 7b gezeigt ist. Das Diagramm der Filtergröße in Abhängigkeit von der Frequenz, welches Fig. 7b zugeordnet ist, ist in Fig. 7c gezeigt. Das zerlegte Filter von Fig. 7c kann annähernd halb so schnell arbeiten wie das Filter von Fig. 6, wodurch eine 50%ige Verringerung der Betriebsgeschwindigkeit bewirkt wird.
Die Untersuchung der Filterantworten in Fig. 6 und 7c ergibt, daß die verringerte Betriebsgeschwindigkeit die Filterantwort verändert hat. Fachleute auf diesem Gebiet werden bemerken, daß diese Änderung durch die Einführung der beiden zusätzlichen Pole in der Übertragungsfunktion hervorgerufen wird, wie graphisch in Fig. 7b dargestellt ist. Daher ist es erforderlich, eine Kompensation für die beiden zusätzlichen Pole zur Verfügung zu stellen, wenn die ursprüngliche Antwort wiedergewonnen werden soll.
In Fig. 8 ist nunmehr das allgemein akzeptierte Kompensationsverfahren graphisch dargestellt. Im wesentlichen werden die beiden Pole, die bei der Zerlegung des Originalfilters hinzugefügt wurden, "abgedeckt" (kompensiert) durch zwei entsprechende Nullstellen. Fachleute auf diesem Gebiet werden bemerken, daß das Hinzufügen zweier Pole und korrespondierender Nullstellen zu jeder Filterübertragungsfunktion nicht die tatsächliche Filterantwort ändert, und daher die zerlegten Filterabschnitte (die nunmehr vier Pole und zwei Nullstellen aufweisen) dieselbe Filterantwort aufweisen wie der ursprüngliche Hochgeschwindigkeits-Filterabschnitt, der in Fig. 6 gezeigt ist. Allerdings weicht die vorliegende Erfindung von diesem allgemein akzeptierten Verfahren ab, um eine praktische Implementierung zu erzielen, während auf moderne Weise ein annehmbares Verhalten erzielt wird.
In den Fig. 9a-b ist das Kombinationsverfahren (Kompensationsverfahren) graphisch dargestellt, welches bei der vorliegenden Erfindung verwendet wird. In Abkehr von der traditionellen Vorgehensweise ordnet die vorliegende Erfindung die Kompensations-Nullstellen anders an, nämlich auf dem Einheitskreis äquidistant von den zu kompensierenden Polen an dem Punkt Z = -1 in der Z-Ebene. Der hauptsächliche Grund hierfür liegt darin, daß durch Anordnung der beiden Nullstellen an diesem Punkt die Koeffizienten der Kompensationsfilter zu 1, 2 und 1 werden. Dies bedeutet, daß sie einfach Potenzen von Zwei werden, die durch das Verschiebungsverfahren implementiert werden können, welches voranstehend im Zusammenhang mit den Verschiebeelementen 72a und 72b von Fig. 5 beschrieben wurde.
Fachleute auf diesem Gebiet werden bemerken, wie einfach und mit welchen Hochgeschwindigkeitseigenschaften ein Digitalfilter verwirklicht werden kann, welches Koeffizienten mit Potenzen von Zwei aufweist. Die Filterantwort, die mit den beiden Einheitskreis-Nullstellen verbunden ist, ist graphisch in Mol-%9b dargestellt. Es wird deutlich, daß bei einer Abkehr von einer exakten Polabdeckung die rekonstruierte Filterantwort in gewisser Weise modifiziert wird.
In Fig. 10 ist nunmehr die rekonstruierte Filterantwort dargestellt. Die Einheitskreisverschiebung der Kompensations-Nullstelle erzeugt einen Antwortfehler bei 10 MHz (vgl. Fig. 10 im Zusammenhang mit Fig. 6). In der Praxis ist allerdings diese Abweichung nicht signifikant, und - wie voranstehend erwähnt - läßt eine einfacher realisierbare Implementierung des Kombinationsfilters zu.
In Fig. 11 ist im Zusammenhang mit der voranstehenden Diskussion und den Fig. 6 bis 10 der Aufbau des zerlegten Filters gezeigt. Ein Hochgeschwindigkeits-Mehrfachbit-Digitalsignal wird an den digitalen Tiefpaßfilterabschnitt 64' am Eingang zum Demultiplexer 65a angelegt. Der Demultiplexer 65a weist zwei Ausgangsports auf, an welche die eingegebenen Digitalworte aufalternierende Weise verzweigt werden. Da nur jedes zweites Digitalwort an einem der Ausgangsports des Demultiplexers 65a anliegt, beträgt die Ausgangsdatenrate die Hälfte der Eingangsdatenrate. Die Datenwörter werden an die zerlegten Digitalfilter 66a und 66b angelegt, die parallel arbeiten. Daher werden in jedem Zweig des Tiefpaßfilterabschnitts 64' zwei Filterpole verwendet, jedoch wurde die Betriebsgeschwindigkeit um 50% verringert.
Nach der Filterung werden die Digitalworte zu einer gefilterten Version des Eingangsdatenstroms durch den Multiplexer 65b kombiniert. Daher gibt der Multiplexer 65b ein Signal mit der ursprünglich eingegebenen Datenrate aus. Wie voranstehend erläutert, müssen die kombinierten, gefilterten Datenwörter durch das Kompensations- oder Kombinationsfilter 67 hindurchgelangen, so daß die Gesamtantwort des Tiefpaßfilterabschnitts 64' im wesentlichen die gleiche ist wie die des Tiefpaßfilterabschnitts 64 von Fig. 4a.
Es sollte deutlich geworden sein, daß das Kombinationsfilter 67 mit einer höheren Datenrate arbeitet. Obwohl auf den ersten Blick dies inkonsistent in bezug auf den Zweck der Filterzerlegung erscheinen kann, sollte aus der voranstehenden Diskussion ins Gedächtnis zurückgerufen werden, daß die Filterkoeffizienten des Kombinationsfilters 67 einfache Potenzen von Zwei sind, infolge der Anordnung der Filter-Nullstellen auf dem Einheitskreis (siehe Fig. 9a). Das tatsächlich realisierte Filter erfordert daher weniger Schaltungsteile infolge der sich ergebenden Koeffizienten, und kann daher einfach bei im wesentlichen der doppelten Datenrate des ursprünglichen Tiefpaßfilterabschnitts 64 arbeiten. Daher gleicht die Einheitskreisanordnung das Erfordernis einer geeigneten Filterantwort und einer praktischen Filterrealisierung aus.
Der digitale Tiefpaßfilterabschnitt 64' kann einfach anstelle des Abschnitts 64 verwendet werden, um eine Ausführungsform des DZISS 20 mit höherer Geschwindigkeit zur Verfügung zu stellen. Im allgemeinen wird eine Dezimierung unmittelbar nach dem ersten digitalen Tiefpaßfilterabschnitt 64a verwendet (siehe Fig. 4a), und daher müssen nachfolgende Abschnitte nicht zerlegt werden, unter der Voraussetzung, daß eine geeignete Dezimierungsrate verwendet wird. Das in dem digitalen Filterabschnitt 64' verwirklichte Zerlegungsverfahren führt zu einer Erhöhung der Betriebsgeschwindigkeitsfähigkeit von annähernd 2 zu 1. Fachleuten auf diesem Gebiet wird deutlich, daß umfangreichere Zerlegungen möglich sind (beispielsweise vier parallele Abschnitte anstelle von zweien), wodurch eine noch höhere Betriebsgeschwindigkeit ermöglicht würde.
Daher wird durch dieses Zerlegungsverfahren ein Kompromiß zwischen Betriebsgeschwindigkeit und Komplexizität der Schaltung erzielt.
Als Beispiel für den Betriebsablauf des DZISS beschreibt die nachstehende Diskussion die Demodulation eines Tons, der an einen Empfänger übertragen wird, der ein DZISS aufweist. Es wird nunmehr auf die Fig. 12a-c im Zusammenhang mit Fig. 1 Bezug genommen, und in Fig. 12a ist eine Eingangssignalform als Funktion der Zeit dargestellt. Diese Signalform würde an beide Eingangsports 36 und 38 der Quadraturmischer 22 und 24 angelegt werden. Zwar erscheint es als ein kontinuierliches, analoges, sinusförmiges Signal, jedoch ist das Signal in Mol-%12a tatsächlich eine Reihe von Proben mit diskreter Zeit und begrenzter Amplitude, wie in Fig. 12b gezeigt ist. Fig. 12b ist ein Zeitsegment in Explosionsdarstellung, entlang der Linie 5-5 von Fig. 12a. Daher stellt Fig. 12b einen Abschnitt dieser Proben mit diskreter Amplitude dar, die in einem Abstand von 1/fs auftreten (wobei fs die Abtastfrequenz ist). Fig. 12c erläutert das Frequenzspektrum (nur dessen Größe), welches der Signalform von Fig. 12c zugeordnet ist. Das Frequenzspektrum des Signals tritt innerhalb des bandbegrenzten Frequenzbereiches von ± fs/2 auf, wie in Mol-%12c gezeigt ist.
Wie nunmehr aus Fig. 13a-c im Zusammenhang mit Fig. 1 hervorgeht, sind die digitalen Quadratur-LO-Signale als Funktion der Zeit und der Frequenz dargestellt. Fig. 13a zeigt das Kosinussignal 28, welches von dem digitalen Quadratur-LO 26 bereitgestellt wird. Wie in Fig. 12 ist Fig. 13a tatsächlich eine Reihe von Proben begrenzter Amplitude, die in einem engen Abstand von 1/fs angeordnet sind. Die Sinus-Signalform B, die von dem digitalen Quadratur-LO 26 erzeugt wird, ist in Mol-%13b gezeigt. Diese beiden Signalformen bilden die komplexe Signalform des LO-Signals, in welchem die reelle Komponente die Kosinus-Signalform ist, und die imaginäre Komponente die Sinus-Signalform. Das Frequenzspektrum dieser komplexen Signalform ist in Fig. 13c gezeigt.
Es wird nunmehr auf die Fig. 14a-c im Zusammenhang mit Mol-%1 Bezug genommen, und hier sind die Signalformen am Punkt c von Fig. 1 dargestellt. Fig. 14a zeigt als Funktion der Zeit das Ausgangssignal des Gleichtakt-Phasenmischers 22. Fig. 14b zeigt das Zeitbereich-Informationssignal von dem Quadraturphasenmischer 24. Fachleute auf diesem Gebiet werden bemerken, daß jede Komponente eine Summen- und eine Differenzfrequenz aufweist. Die LO-Frequenz ist so ausgewählt, daß die Differenzfrequenz innerhalb des Durchlaßbandes der digitalen Tiefpaßfilter 32 und 33 fällt. Wie voranstehend erwähnt sind die Signalformen von Fig. 14a und Fig. 14b tatsächlich Impulse mit diskreter Amplitude, obwohl sie in der Natur kontinuierlich erscheinen. Das diesen Signalformen zugeordnete Frequenzspektrum ist in Fig. 14c gezeigt. Fig. 14c erläutert das Spektrum von Fig. 12c, welches durch die Frequenz von fLO verschoben wurde. Fig. 14c enthält ebenfalls eine gestrichelte Darstellung der Durchlaßbandantwort der digitalen Tiefpaßfilter 32 und 33, auf welche die Fig. 14a und 14b als nächstes angewendet werden.
Es wird nunmehr auf die Fig. 15a-c im Zusammenhang mit Mol-%1 Bezug genommen und hier sind die Ausgangs-Signalformen der digitalen Tiefpaßfilter 32 und 32' so dargestellt, wie sie an dem Bezugspunkt D von Fig. 1 gesehen wurden. Die digitalen Tiefpaßfilter haben die höhere Summenfrequenzkomponente von Fig. 14c entfernt und haben nur das Signal fLO-fo durchgelassen. Wiederum sind diese Signale tatsächlich Impulse mit diskreter Amplitude und keine kontinuierlichen Signalformen. Wie in den Fig. 15a und 15b gesehen werden kann, befinden sich die wiedergewonnenen Signale an dem Bezugspunkt D immer noch in einer Phasenquadratur. Diese Signale werden nunmehr durch Ausgangsports 40 und 42 zu irgendeinem Audio-Demodulationsabschnitt geleitet, der in dem Empfänger verwendet werden kann. In Fig. 15c ist das komplexe Frequenzspektrum dargestellt, welches den Signalen der Fig. 15a und 15b zugeordnet ist.
Eine mathematische Darstellung der Demodulation des übertragenen Tons der Fig. 12 bis 15 ist nachstehend anhand des Zeigers mit Einheitsgröße angegeben. Die reellen und imaginären Komponenten des Einheitsgrößen-Zeigers sind anhand von Sinus- und Kosinus-Wellen ausgedrückt. Ein einfacher übertragener Ton, der an den Punkt A angelegt wird, kann wie nachstehend angegeben ausgedrückt werden:
Dieses Signal wird an die Quadraturmischer 22 und 24 zusammen mit den digitalen Quadratur-LO-Signalen 28 bzw. 30 angelegt. Das digitalen Quadratur-LO-Signal, eine komplexe Signalform, kann mathematisch wie folgt ausgedrückt werden:
Das Multiplikationsprodukt-Ausgangssignal der Mischer 22 und 24 wird an die digitalen Tiefpaßfilter 32 und 32' angelegt. Die an einem Punkt C auftretenden Signale können wie folgt ausgedrückt werden:
Als letztes kann die Ausgangs-Signalform, die an den Klemmen 40 und 42 auftritt, wie folgt ausgedrückt werden:
Auf diese Weise wurde die Demodulation eines übertragenen Tons, der von einem Empfänger empfangen wird, welcher einen DZISS-Abschnitt verwendet, sowohl graphisch wie auch mathematisch beschrieben.
In Fig. 16 ist ein beispielhaftes Blockschaltbild eines Empfängers gezeigt, welcher ein DZISS verwendet. Grundsätzlich wird das empfangene Radiofrequenzsignal auf der Antenne 74 ermittelt und dem Vorselektor 76 zugeführt. Der Vorselektor 76 umfaßt einen Verstärker und ein Bandpaßfilter, welches als ein schraubenförmiges oder keramisches Filter ausgeführt werden kann, wie im Stand der Technik wohlbekannt ist. Das bandbegrenzte Signal von dem Vorselektor 76 wird als nächstes der Sample-and-hold-Schaltung 78 zugeführt. Die sample-andhold-Schaltung 78 kann auch die Funktion der Umwandlung des empfangenen Analogsignals in digitale Form durchführen. Fachleuten auf diesem Gebiet ist klar, daß diese Funktion in getrennten Blöcken einer Sample-and-hold-Schaltung, gefolgt von einem konventionellen A/D-Wandler, durchgeführt werden kann; zum Zwecke der vorliegenden Erläuterung allerdings kann man annehmen, daß diese Funktion in einer Schaltung vereinigt sind.
Zusätzlich zu den Geschwindigkeitsbegrenzungen, die voranstehend bezüglich der Tiefpaßfilter 32 und 32' beschrieben wurden, bestimmt die Betriebsgeschwindigkeit der sample-and-hold- Schaltung (und des A/D-Wandlers) 78 die Maximalgeschwindigkeit des Empfängers (also je schneller die sample-and-hold- Schaltung 78 arbeiten kann, desto höher ist die Frequenzbandbreite des Empfängers). Der Ausgang der sample-and-hold-Schaltung 78 ist zwar als Einzelleitung dargestellt, ist jedoch tatsächlich ein Mehrfachbit-Digitalwort, wie voranstehend im Zusammenhang mit verschiedenen Abschnitten des DZISS 20 beschrieben. Diese Signale werden aufgeteilt (identisch) und an die Quadraturmischer 22 und 24 angelegt, und die DZISS-Schaltung arbeitet wie voranstehend beschrieben so, daß sie ein bandbegrenztes wiedergewonnenes Signal ausgibt, welches bei Null Hertz zentriert ist.
Das Ausgangssignal wird auf Abtastratenverringerer 80a und 80b gegeben, um die Abtastrate zu erniedrigen, und daher den erforderlichen Stromverbrauch der nachfolgenden Schaltkreise. Dieser Dezimierungsvorgang wird auch in den digitalen Tiefpaßfiltern 32 und 32' durchgeführt, wie voranstehend erläutert wurde. Sobald die Abtastrate auf einen akzeptablen Pegel abgesenkt wurde (beispielsweise von 100 MHz auf 100 kHz), werden die Signale, die sich immer noch in Phasenquadratur befinden, an die Demodulations- und Audio-Wiedergewinnungsschaltung 82 angelegt. Die Demodulations- und Audioschaltung 82 kann durch eines mehrerer bekannter Verfahren implementiert werden, und kann insbesondere ein programmierbarer digitaler Signalprozessor (DSP) sein, wie im Stand der Technik wohlbekannt ist. Das Ausgangssignal der Demodulations- und Audioschaltung 82 kann dann an einen Audio-Leistungsverstärker und einen Lautsprecher angelegt werden, um das wiedergewonnene Audiosignal dem Benutzer des Empfängers zu präsentieren. Daher ist nunmehr ein Digitalempfänger beschrieben, welcher das DZISS gemäß der vorliegenden Erfindung verwendet.
In Fig. 17 ist ein erläuterndes Blockschaltbild eines Senders dargestellt, welcher das DZISS gemäß der vorliegenden Erfindung verwendet. Grundsätzlich wird ein Eingangssignal an eine Audio- und Modulationsschaltung 84 angelegt. Das Eingangssignal kann ein Sprachsignal sein. Wenn dies so ist, kann die Audio- und Modulationsschaltung 84 einen Analog/Digital-Wandler umfassen. Andererseits kann auch die Sprache vorher in digitale Form umgewandelt worden sein, vor dem Audio- und Modulatorblock 84, so daß keine A/D-Wandlung erforderlich ist. Alternativ hierzu kann das Eingangssignal bereits in digitaler Form vorliegen, beispielsweise wenn es durch eine Sprachsynthetisiererschaltung erzeugt wurde. Eine weitere Funktion des Audio- und Modulationsblocks 84 besteht in der Aufteilung des Audiosignals in Quadraturzweige. Diese Quadraturzweige werden getrennt an Abtastratenerhöhungsschaltungen 86a und 86b angelegt. Das erhöhte Abtastsignal wird nunmehr an ein digitales Tiefpaßfilter 33 bzw. 33' angelegt. Die Filter führen eine Bandbegrenzung der Digitalsignale auf dieselbe Weise durch, wie voranstehend im Zusammenhang mit Fig. 2 beschrieben wurde.
Die bandbegrenzten Signale werden nunmehr an Quadraturmischer 22 und 24 zusätzlich zu den Quadratur-LO-Signalen von dem digitalen Quadratur-LO 26 angelegt. Die Ausgangssignale der Quadraturmischer 22 und 24 werden summiert (im Zweier-Komplement) in der Summierschaltung 88, und an die D/A-Wandlerschaltung 90 angelegt. Das Ausgangssignal der D/A-Wandlung 90 besteht aus einer Reihe diskreter Amplitudenimpulse mit begrenzter Breite, die durch ein Tiefpaßfilter 91 zu einer kontinuierlichen Signalform geglättet werden, welches an den Ausgangsport der D/A- Schaltung 90 angeschlossen ist. Das Ausgangssignal des Tiefpaßfilters 91, nunmehr ein kontinuierliches Analogsignal, wird an den Leistungsverstärker 92 angelegt, um die Signalleistung um einen geeigneten Betrag zu erhöhen, der hauptsächlich von dem erforderlichen Bereich des Senders abhängt. Das verstärkte Signal wird wiederum durch das Bandpaßfilter 94 bandbegrenzt, um nur den Abschnitt des Spektrums zu übertragen, der das Informationssignal enthält, und nicht das umgebende Spektrum zu beeinträchtigen. Das bandbegrenzte Signal wird auf im Stand der Technik wohlbekannte Weise über die Antenne 96 ausgesendet. Daher wurde ein Sender beschrieben, der das DZISS gemäß der vorliegenden Erfindung verwendet, wobei das Digitalsignal unmittelbar vor dem Senden wieder in analoge Form zurückgewandelt wird.
In Fig. 18 ist nunmehr eine alternative Ausführungsform des DZISS zur Verwendung in einem Empfänger in Form eines Blockschaltbilds dargestellt. Wie voranstehend beschrieben werden die an die Verbindungen 36 und 38 angelegten Eingangssignale als ein erstes Eingangssignal an die Multiplizierer 22 und 24 angelegt. Ein zweites Eingangssignal für die Quadraturmischer 22 und 24 stellen die Digital-Quadratur-LO-Signale 28 und 30 dar. Die multiplizierten Produkte mit N-Bit der Mischer 22 bis 24 werden als nächstes an einen einzelnen Abschnitt des digitalen Tiefpaßfilters angelegt, das voranstehend in Mol-%5 erläutert wurde. Digitale Tiefpaßabschnitte 100a und 100b stellen zwei Filterpole für jeden Quadraturzweig zur Verfügung, entweder durch die Hochgeschwindigkeits-Realisierung gemäß Fig. 11, oder wie in Fig. 5a für niedrigere Datenraten gezeigt. Nach dem Durchgang durch die Filterabschnitte 100a und 100b werden die Digitalworte an Abtastratenverringerer 102a bzw. 102b übertragen. Die Ausgangssignale der Abtastratenverringerer 102a und 102b werden nunmehr an eine Zeitmultiplexschaltung 104 angelegt. Wenn die Abtastrate um einen geeigneten Betrag verringert wird, kann grundsätzlich ein Time-sharing-Betrieb der letzten drei Abschnitte der digitalen Tiefpaßfilter erfolgen, da so viel Zeit zwischen den Proben zwischen dem Hochgeschwindigkeitsabschnitt bis zu den Niedriggeschwindigkeitsabschnitten verfügbar ist. Dies führt zu erheblichen Kosten- und Raumerfordernis-Einsparungen, da die drei digitalen Tiefpaßfilterabschnitte der zweiten Ordnung nicht implementiert werden müssen. Da die digitalen Tiefpaßabschnitte 106a-c Digitalinformation mit niedriger Geschwindigkeit bearbeiten, muß die Taktgeschwindigkeit, welche sie treibt, geeignet abgesenkt werden. Daher wird der Takt 34 an einen Teiler 110 angelegt, um (um einen Betrag, der dem Abtastratenverringerer 102a und 102b vergleichbar ist) die Taktgeschwindigkeit abzusenken, so daß die Synchronisierung aufrechterhalten werden kann.
Das Ausgangssignal des Filterabschnitts 106c ist ein bandbegrenztes Digitalsignal mit N-Bits, identisch zu den Signalen bei 40 und 42 von Fig. 1 (obwohl sie zeitgemultiplext sind). Das Ausgangssignal des Filterabschnitts 106c wird an die Zeitdemultiplexschaltung 108 angelegt, welche die Signale in ihre ursprünglichen Quadraturzweige zurück aufteilt (obwohl sie nunmehr ordnungsgemäß bandbegrenzt sind) und sie an Ausgangsports 40 bzw. 42 ausgibt. Durch Auswahl einer geeigneten Dezimierungsrate wird daher eine erhebliche Kosten- und Raumerfordernis-Einsparung zur Implementierung des DZISS gemäß der vorliegenden Erfindung beschrieben.

Claims

1. Digitale Null-ZF-Trennschärfenabschnittsschaltung, die ein wiedergewonnenes Eingangssignal in einer Empfängervorrichtung bearbeitet, und in Kombination aufweist:

eine Takteinrichtung (34) zur Bereitstellung eines periodischen Taktsignals;

eine an die Takteinrichtung gekoppelte digitale Oszillatoreinrichtung (26), zur Bereitstellung eines ersten und eines zweiten digitalisierten diskreten Zeitsignals, so daß das erste digitalisierte diskrete Zeitsignal dem zweiten digitalisierten diskreten Zeitsignal in der Phase um 90º voreilt;

eine Einrichtung (22, 24) zur digitalen Quadraturmischung des Eingangssignals und des ersten und zweiten digitalisierten diskreten Zeitsignals zur Bereitstellung eines ersten und eines zweiten digitalisierten Ausgangssignals, welches ein ausgewähltes Frequenzband einnimmt, das im wesentlichen bei Null Hertz zentriert ist; und

eine erste (32) und eine zweite (32') digitale Filtereinrichtung, die an die Takteinrichtung und an die Quadraturmischeinrichtung gekoppelt sind, um digital selektiv eine Bandbegrenzung des Frequenzspektrums des ersten und zweiten digitalisierten Ausgangssignals durchzuführen und hierdurch ein erstes und ein zweites gefiltertes digitalisiertes Ausgangssignal zur Verfügung zu stellen, dadurch gekennzeichnet, daß jede dieser Filtereinrichtungen umfaßt:

einen zerlegten, intern gemultiplexten Filterabschnitt (64), der an die digitalisierten Ausgangssignale angekoppelt ist;

eine Abtastratenreduziereinrichtung (66), die an den zerlegten Filterabschnitt angekoppelt ist; und

einen keinen Multiplizierer aufweisenden digitalen Filterabschnitt (64B, 64C, 64D), der an die Abtastratenverringerungseinrichtung gekoppelt ist.

2. Digitale Null-ZF-Trennschärfenabschnittsschaltung, die ein wiedergewonnenes Eingangssignal in einer Empfängervorrichtung bearbeitet, und in Kombination umfaßt:

eine Takteinrichtung (34) zur Bereitstellung eines periodischen Taktsignals;

eine an die Takteinrichtung gekoppelte digitale Oszillatoreinrichtung (26) zur Bereitstellung eines ersten und-eines zweiten digitalisierten diskreten Zeitsignals, so daß das erste digitalisierte diskrete Zeitsignal dem zweiten digitalisierten diskreten Zeitsignal in der Phase um 90º voreilt;

eine erste und eine zweite digitale Filtereinrichtung (33, 33'), die an die Takteinrichtung und an das Eingangssignal gekoppelt ist, um selektiv eine Bandbegrenzung des Frequenzspektrums des ersten und zweiten Eingangssignals durchzuführen, um hierdurch ein erstes und ein zweites gefiltertes Eingangssignal zur Verfügung zu stellen; eine Einrichtung (22, 24) zur digitalen Quadraturmischung des ersten und zweiten gefilterten Eingangssignals und des ersten und zweiten digitalisierten diskreten Zeitsignals zur Bereitstellung eines ersten und eines zweiten digitalisierten Ausgangssignals, welches ein ausgewähltes Frequenzband einnimmt, das im wesentlichen bei Null Hertz zentriert ist; und

dadurch gekennzeichnet, daß jede dieser Filtereinrichtungen umfaßt:

einen zerlegten, intern gemultiplexten Filterabschnitt (64), der an die digitalisierten Eingangssignale angekoppelt ist;

eine Abtastratenerhöhungseinrichtung (69), die an den zerlegten Filterabschnitt angekoppelt ist; und

einen keinen Multiplizierer aufweisenden digitalen Filterabschnitt (64B, 64C, 64D), der an die Abtastratenerhöhungseinrichtung angekoppelt ist.

3. Schaltung nach Anspruch 1 oder Anspruch 2, bei welcher der zerlegte, intern gemultiplexte Filterabschnitt umfaßt:

eine Einrichtung zur Erzeugung eines zweiten periodischen Taktsignals, wobei das zweite Taktsignal eine Periode aufweist, die im wesentlichen gleich zumindest dem Zweifachen der Periode des ersten Taktsignals ist;

eine Demultiplexereinrichtung (65A), die an die digitalisierten Ausgangssignale angekoppelt ist, um diese in zumindest zwei demultiplexte Signale zu demultiplexen;

eine erste Filtereinrichtung (66A, 66B) zum Filtern der demultiplexten Signale und zur Bereitstellung zumindest zweier gefilterter, demultiplexter Signale;

eine Multiplexeinrichtung (65B) zum Multiplexen der gefilterten, demultiplexten Signale in ein gemultiplextes Signal; welches einen selektiv bandbegrenzten Abschnitt des Eingangssignals repräsentiert; und

eine zweite Filtereinrichtung (67), die an das erste Taktsignal und an das gemultiplexte Signal angekoppelt ist, um ein kombiniertes und gefiltertes gemultiplextes Ausgangssignal zur Verfügung zu stellen, welches einen selektiv bandbegrenzten Abschnitt des digitalisierten Ausgangssignals repräsentiert.

4. Schaltung nach Anspruch 1, 2 oder 3, bei welcher jeder der keinen Multiplizierer aufweisenden Digitalfilterabschnitte umfaßt:

eine erste binäre Summiereinrichtung (68A), die an ein Eingangssignal und ein zweites binäres verzögertes Signal gekoppelt ist, um ein erstes binäres Summensignal zur Verfügung zu stellen;

eine erste binäre Verschiebungseinrichtung (72A), die an das erste binäre Summensignal gekoppelt ist, um ein verschobenes, erstes binäres Summensignal zur Verfügung zu stellen;

eine zweite binäre Summiereinrichtung (68B), die an das verschobene erste Summensignal und ein erstes binäres verzögertes Signal gekoppelt ist, um ein zweites binäres Summensignal zur Verfügung zu stellen;

eine erste binäre Speichereinrichtung (70A), die an das zweite binäre Summensignal gekoppelt ist, um das erste binäre verzögerte Signal zur Verfügung zu stellen;

eine dritte binäre Summiereinrichtung (68C), die an das erste binäre verzögerte Signal und das zweite binäre verzögerte Signal gekoppelt ist, um ein drittes binäres Summensignal zur Verfügung zu stellen;

eine zweite binäre Verschiebungseinrichtung (72B), die an das dritte binäre Summensignal gekoppelt ist, um ein verschobenes drittes binäres Summensignal zur Verfügung zu stellen;

eine vierte binäre Summiereinrichtung (68D), die an das verschobene dritte binäre Summensignal und das zweite binäre verzögerte Signal gekoppelt ist, um ein viertes binäres Summensignal zur Verfügung zu stellen;

eine zweite binäre Speichereinrichtung (70B), die an das vierte binäre Summensignal gekoppelt ist, um das zweite binäre verzögerte Signal zur Verfügung zu stellen.

5. Schaltung nach Anspruch 4, bei welcher das zweite binäre verzögerte Signal das Digitalfilter-Ausgangssignal umfaßt.

6. Schaltung nach einem der voranstehenden Ansprüche, bei welcher jede der ersten und zweiten digitalen Filtereinrichtungen weiter umfaßt:

zumindest zwei digitale Filterabschnitte, die in Kaskadenschaltung zusammengeschaltet sind, um ein Digitalfilter ausgewählter Ordnung zu erzielen, und die durch eine Abtasterhöhungseinrichtung miteinander gekoppelt sind, um die Betriebsgeschwindigkeit nachfolgender Logikabschnitte zu verringern.

7. Digitaler Null-ZF-Trennschärfeabschnitt zur Bearbeitung eines empfangenen Eingangssignals in einem Empfänger, der in Kombination aufweist:

eine Takteinrichtung (34) zur Bereitstellung zumindest eines ersten und eines zweiten periodischen Taktsignals;

eine digitale Oszillatoreinrichtung (26), die an die Takteinrichtung gekoppelt ist, um ein erstes und ein zweites digitalisiertes diskretes Zeitsignal zur Verfügung zu stellen, so daß das erste digitalisierte diskrete Zeitsignal dem zweiten digitalisierten diskreten Zeitsignal in der Phase um 90º vorauseilt;

eine Einrichtung (22, 24) zur digitalen Quadraturmischung des Eingangssignals und des ersten und zweiten digitalisierten Signals, um ein erstes und ein zweites digitalisiertes Ausgangssignal so zur Verfügung zu stellen, daß das erste und das zweite digitalisierte Ausgangssignal ein ausgewähltes Frequenzband einnehmen, das im wesentlichen bei Null Hertz zentriert ist;

eine erste (100A) und eine zweite (100B) Digitalfiltereinrichtung, die an die Takteinrichtung und an die digitale Quadratureinrichtung gekoppelt ist, um ein erstes und ein zweites gefiltertes, digitalisiertes Ausgangssignal zur Verfügung zu stellen, dadurch gekennzeichnet, daß jede der ersten und zweiten digitalen Filtereinrichtungen zumindest einen digitalen Filterabschnitt (64, 64') aufweist, der an eine Abtastratenverringerungseinrichtung (66, 102A, 102B) gekoppelt ist;

daß Zeitmultiplexeinrichtungen (104) vorgesehen sind, die an die erste und zweite Digitalfiltereinrichtung gekoppelt sind, um ein Multiplex-Ausgangssignal zur Verfügung zu stellen;

daß an die Multiplexeinrichtung gekoppelte weitere Digitalfiltereinrichtungen (106) vorgesehen sind, die zumindest einen digitalen Filterabschnitt umfassen, der an die Takteinrichtung gekoppelt ist, um ein Filter einer ausgewählten Ordnung sowie ein gefiltertes Multiplexsignal zur Verfügung zu stellen; und

daß Zeitdemultiplexeinrichtungen (108) vorgehen sind, die an die Takteinrichtung und das gefilterte Multiplexsignal gekoppelt sind, um erste und zweite Ausgangssignale so zur Verfügung zu stellen, daß die ersten und zweiten Ausgangssignale ein Frequenzband einnehmen, das im wesentlichen bei Null Hertz zentriert ist.

8. Digitaler Null-ZF-Trennschärfeabschnitt nach Anspruch 7, der weiterhin umfaßt:

eine Einrichtung zur Unterteilung der Frequenz des Taktsignals zur Bereitstellung eines zweiten Taktsignals;

wobei die weitere Digitalfiltereinrichtung (106) umfaßt:

eine dritte Digitalfilterabschnittseinrichtung (106A), die an das zweite Taktsignal und das Multiplex-Ausgangssignal gekoppelt ist, um ein erstes gefiltertes Multiplexsignal zur Verfügung zu stellen;

eine vierte Digitalfilterabschnittseinrichtung (106B), die an das zweite Taktsignal und das erste gefilterte Multiplexsignal gekoppelt ist, um ein zweites gefiltertes Multiplexsignal zur Verfügung zu stellen; und

eine fünfte Digitalfilterabschnittseinrichtung (106B), die an das zweite Taktsignal und das zweite gefilterte Multiplexsignal gekoppelt ist, um ein drittes gefiltertes Multiplexsignal zur Verfügung zu stellen.

9. Schaltung nach einem der voranstehenden Ansprüche, bei welcher die Digitaloszillatoreinrichtung weiterhin umfaßt:

eine Binäradressiereinrichtung, die einen Eingangsport zum Empfang eines Frequenzinformationssignals und einen zusätzlichen Eingangsport, der an die Takteinrichtung gekoppelt ist, zur Bereitstellung eines Binäradressensignals aufweist;

eine Binärspeichereinrichtung, die an die Binäradressiereinrichtung gekoppelt ist, um mehrere gespeicherte Binärsignale zur Verfügung zu stellen; und

eine Kombinationseinrichtung, die so aufgebaut und angeordnet ist, daß sie die gespeicherten Binärsignale kombiniert, um das erste und zweite digitalisierte diskrete Zeitsignal zur Verfügung zu stellen.

10. Schaltung nach Anspruch 9, bei welcher die binäre Adressiereinrichtung eine erste und zweite Binärspeichereinrichtung aufweist, die aus mehreren Einzelbit-Speicher einrichtungen besteht.

11. Schaltung nach Anspruch 9 oder 10, bei welcher die Binärspeichereinrichtung einen Nur-Lese-Speicher umfaßt.

12. Schaltung nach einem der voranstehenden Ansprüche, bei welcher die digitale Quadraturmischereinrichtung (22, 24) weiterhin umfaßt:

eine erste (22) und eine zweite (24) diskrete Mischeinrichtung, die jeweils an das erste und zweite Eingangssignal sowie an das zugehörige erste bzw. zweite digitalisierte diskrete Zeitsignal gekoppelt sind, um das erste und zweite digitalisierte Ausgangssignal zur Verfügung zu stellen.

13. Schaltung nach Anspruch 12, bei welcher die erste und zweite Mischeinrichtung digitale Multiplizierer (56, 58) umfaßt.