DE3686615T2

DE3686615T2 - Digitale integrierte schaltungen.

Info

Publication number: DE3686615T2
Application number: DE8686304751T
Authority: DE
Inventors: Peter Leo Lawrence Desyllas; Finbar Naven
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1985-07-25
Filing date: 1986-06-20
Publication date: 1993-04-15
Anticipated expiration: 2006-06-21
Also published as: EP0210741B1; DE3686615D1; GB8518860D0; US4730317A; EP0210741A2; EP0210741A3

Description

Die Erfindung bezieht sich auf digitale integrierte Schaltungen und insbesondere großintegrierte (VLSI) Schaltungen, die mindestens 50 000 logische Gatter pro Chip enthalten.
Um den Prüfvorgang zu vereinfachen, ist es bekannt, die verschiedenen Datenspeicherschaltungen auf einem derartigen Chip in Form von Schieberegister-Pufferregistern auszubilden, die miteinander in Serie geschaltet sind, um einen Serien- Verschiebepfad zwischen einem Paar von externen Stiften auf dem Chip auszubilden. Dies ermöglicht, daß Testdaten serienweise in die Pufferregister verschoben werden, um diagnostische Tests durchzuführen, und daß Testergebnisse serienweise zur Analyse ausgelesen werden. Im normalen Betrieb ist die Verschiebewirkung der Pufferregister gesperrt, wobei jedes Pufferregister seine beabsichtigte Funktion als Teil des Datenflusses innerhalb des Chips durchführen kann.
Die diagnostischen Tests können durch einen Diagnoseprozessor gesteuert werden, der die Testdaten erzeugt und die Testergebnisse analysiert. Dieser Prozessor kann ein verhältnismäßig kleiner Prozessor mit einer relativ geringen Arbeitsgeschwindigkeit sein, z. B. ein Mikroprozessor. Dies kann zu Problemen führen: Der Diagnoseprozessor kann evtl. nicht in der Lage sein, Testdaten ausreichend schnell zum Verschieben in den Serienverschiebepfad zu erzeugen, und kann evtl. nicht in der Lage sein, die Testresultate rasch genug zu handhaben.
GB-A- 21 21 997 betrifft eine digitale integrierte Schaltung mit einer Anzahl von Registern, deren jedes einen Benutzermodus, einen Haltemodus und einen Schiebemodus hat. Hieraus läßt sich jedoch nicht das vorstehend erläuterte Problem der relativ niedrigen Geschwindigkeit des Diagnoseprozessors entnehmen.
EP-A- 0 145 866 betrifft ein Datenverarbeitungssystem, bei dem Testdaten mit Hilfe eines steuerbaren Taktsignals über einen Schieberegisterpfad verschoben werden können. Auch hieraus kann das vorstehend erläuterte Problem nicht entnommen werden.
Aufgabe der Erfindung ist es, diese Probleme zu vermeiden.

Zusammenfassung der Erfindung

Mit der Erfindung wird eine digitale integrierte Schaltung vorgeschlagen, die mindestens eine Gruppe von Pufferregistern aufweist, die in folgenden Moden arbeiten:
a) im Benutzermodus, bei dem die Gruppe als mindestens ein Register mit parallelen Eingängen und Ausgängen arbeitet,
b) im Haltemodus, bei dem die Inhalte aller Pufferregister in der Gruppe nicht geändert werden können, und
c) im Schiebemodus, bei dem die Pufferregister miteinander gekoppelt sind, um einen Serienverschiebepfad zu bilden, der zwischen einem Serieneingangsanschluß und einem Serienausgangsanschluß verläuft, wobei Daten über diesen Pfad mit Hilfe eines Taktsignals weitergeschaltet werden, und die dadurch gekennzeichnet ist, daß die Schaltung eine Steuerschaltung aufweist, die so betrieben wird, daß sie die (oder jede) Gruppe in ihren Haltemodus bringt und dann, in Abhängigkeit von jedem einer Serie von Übertragungsimpulsen, die oder jede Gruppe einen Takt lang in den Verschiebemodus bringt und anschließend die Gruppe in den Haltemodus zurückführt.
Daraus ergibt sich, daß es mit vorliegender Erfindung möglich ist, das Verschieben von Daten durch die Übertragungsimpulse anstatt durch die Taktimpulse zu steuern. Diese Übertragungsimpulse können mit jeder gewünschten Geschwindigkeit gleich der oder kleiner als die Taktfrequenz erzeugt werden. Somit können Daten über den Serienschiebepfad mit einer Geschwindigkeit verschoben werden, die mit einem relativ langsamen Diagnoseprozessor kompatibel ist.
Nachstehend wird eine Ausführungsform der Erfindung anhand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen beschrieben.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein Blockschaltbild eines VLSI-Chips.
Fig. 2-8 sind logische Diagramme, die verschiedene Teile des VLSI-Chips im Detail zeigen.

Beschreibung einer Ausführungsform der Erfindung

Fig. 1 zeigt einen VLSI-Chip 10, der mit anderen ähnlichen Chips (nicht dargestellt) so zusammengeschaltet ist, daß eine Datenverarbeitungseinheit entsteht. Die Einheit weist ferner ein Diagnose-Steuergerät 11 auf, das ein herkömmlicher Mikrocomputer sein kann, der so programmiert ist, daß er Diagnosetests an den Chips durchführt. Alle Chips 10 nehmen ein Taktsignal CLK auf, das ihre Arbeitsvorgänge steuert. Das Diagnose-Steuergerät 11 andererseits arbeitet mit einer niedrigeren Geschwindigkeit, die durch den eigenen inneren Takt gesteuert ist.
Jeder Chip 10 enthält funktionelle logische Schaltungen zur Erzielung der gewünschten Datenverarbeitungsfunktionen. Diese logischen Schaltungen weisen Datenspeicherschaltungen, die eine große Anzahl von Datenbitzellen enthalten, und logische Verknüpfungsschaltungen auf. Der genaue Aufbau dieser logischen Schaltungen ist nicht Gegenstand der Erfindung und wird deshalb nicht näher beschrieben. Beispielsweise können die logischen Verknüpfungsschaltungen eine arithmetische und logische Einheit enthalten, und die Datenspeicherschaltungen können Eingangs- und Ausgangsregister für diese Einheit aufweisen.
Zu Diagnosezwecken werden die Bitzellen in eine Vielzahl von Gruppen organisiert, die nachstehend als Benutzerschleifen 12 bezeichnet werden. Der gezeigte Chip enthält 32 solcher Schleifen (Benutzerschleifen 0-31). Beispielsweise kann jede dieser Schleifen bis zu 128 Bitzellen enthalten, die miteinander so gruppiert sind, daß sie ein oder mehrere logische Register bilden.
Jede Benutzerschleife hat vier Grundbetriebsarten, die durch Signale DC 1, DC 2 in folgender Weise gesteuert werden: DC1 DC2 Modus Test Verschieben Benutzen Halten
Diese Moden werden weiter unten näher erläutert. An dieser Stelle sei bemerkt, daß im Verschiebebetrieb die Bitzellen der Schleife alle miteinander verkettet sind und einen Serienverschiebepfad zwischen einem Seriendateneingang SDI und einem Seriendatenausgang SDO bilden.
Der Chip weist ferner ein Register 13 auf, das als Steuerschleife bezeichnet ist. Sie wird, wie nachstehend beschrieben, zum Einführen von Steuerfunktionen in den Chip verwendet. Die Steuerschleife 13 wird durch ein Signal CLMC gesteuert: Wenn CLMC wahr ist, wirkt die Steuerschleife als Schieberegister und ermöglicht, daß Daten serienweise zwischen einem Eingang SDI und einem Ausgang SDO verschoben werden; wenn CLMC falsch ist, wird die Verschiebewirkung unterdrückt und die Steuerschleife wirkt als paralleles Eingangs/Ausgangs-Register. Die Steuerschleife enthält acht Bits C 0- C 7, von denen C0 als ein Paritätsbit wirkt. Die Inhalte der Steuerschleife werden durch eine Schaltung 14 geprüft, um ein Signal CLPF zu erzeugen, wenn eine korrekte Parität nicht angezeigt wird.
Die Seriendateneingänge SDI der Steuerschleife 13 und der Benutzerschleifen 12 sind alle mit einem gemeinsamen externen Pin 15 auf dem Chip verbunden. Eine Schleifeneingangsleitung LOOP IN aus dem Steuergerät 11 ist parallel zu den Pins 15 an alle Chips gelegt.
Die Seriendatenausgänge SDO der Benutzerschleifen 12 werden mit entsprechenden Eingängen eines 32:1 Multiplexers 16 verbunden, der durch einen Schleifenzahlencode gesteuert wird, welcher durch Bits C 3-C 7 der Steuerschleife erhalten wird. Der Ausgang des Multiplexers 16 wird einem Eingang eines 2:1 Multiplexers 17 zugeführt, dessen anderer Eingang mit dem Seriendatenausgang SDO der Steuerschleife 13 verbunden ist. Der Ausgang des Multiplexers 17 ist mit einem externen Pin 18 auf dem Chip über ein UND-Gatter 19 verbunden. Die Pins an allen Chips sind miteinander in einer verdrahteten ODER-Konfiguration mit einer Schleifenausgangsleitung LOOP OUT verbunden, die zum Diagnose-Steuergerät 11 zurückgeführt ist.
Das Diagnose-Steuergerät 11 erzeugt die folgenden Steuersignale für die Chips:
CS (Chipauswahl). Dies ist ein individuelles Steuersignal für jeden Chip und wird von dem Diagnose-Steuergerät zur Auswahl eines oder mehrerer Chips verwendet.
CON (Steuerung). Dieses Signal ist allen Chips gemeinsam und wird verwendet, um die Steuerschleife innerhalb des oder der ausgewählten Chips zu steuern.
TR (Übertragung). Dieses Signal ist allen Chips gemeinsam und ergibt ein Diagnose-Taktsignal zum Verschieben der Steuerschleife und der Benutzerschleifen.
Nach Fig. 3 sind die drei Steuersignale CS, CON und TR in entsprechende bistabile Pufferregister (Flip-Flops) 21, 22, 23 im Chip durch das Taktsignal CLK gegattert. Dies setzt die Signale für einen Takt von Serie auf Parallel um, bevor sie benutzt werden. Diese umgesetzten Signale werden als SCS, SCON und STR bezeichnet.
Das TR-Signal ist ein gepulstes Signal und ist mit dem Taktsignal CLK mit Hilfe einer Logik (nicht dargestellt) außerhalb der Chips synchronisiert, so daß es seinen Zustand nur zwischen aufeinanderfolgenden Taktimpulsen ändern kann. Die Signale CS und CON andererseits sind in bezug auf das Taktsignal CLK asynchron. Die einzige Forderung besteht darin, daß sie stetig bleiben müssen, während STR aktiv ist, d. h., daß sie ihren Pegel nur ändern können, wenn STR falsch ist.
Die Signale SCS, SCON und STR werden in einem UND-Gatter 24 kombiniert, um das Signal CLMC zu erzeugen, das den Modus der Steuerschleife steuert. Die Steuerschleife wird deshalb zum Verschieben bei jedem TR-Impuls freigegeben, vorausgesetzt, daß SCS und SCON beide wahr sind, d. h., vorausgesetzt, daß sowohl der Chip als die Steuerschleife ausgewählt wird.
Das Diagnose-Steuergerät 11 kann eine Steuerfunktion in die Steuerschleife eines der Chips mit Hilfe nachstehender Folge einführen:
(1) Wählen des gewünschten Chips, indem ihm ein CS-Signal aufgegeben wird.
(2) Wählen der Steuerschleife durch Erhöhen des CON-Signals.
(3) Erzeugen einer Kette von TR-Impulsen, um acht Bits in die ausgewählte Steuerschleife aus der Schleifeneingangsleitung LOOP IN zu verschieben.
Die TR-Impulse brauchen nicht bei aufeinanderfolgenden Taktschwebungen des Taktes CLK erzeugt werden; im allgemeinen werden sie mit einer etwas niedrigeren Geschwindigkeit erzeugt, die mit der geringeren Betriebsgeschwindigkeit des Diagnose-Steuergerätes kompatibel ist.
Die Signale SCS und STR werden in einem UND-Gatter 25 kombiniert, dessen Ausgang eine Zweiwege-Auswählschaltung 26 steuert. Der Ausgang dieser Schaltung wird in den Eingang eines Pufferregisters 27 eingeführt. Wenn das UND-Gatter 25 freigegeben wird (SCS und STR beide wahr), wählt die Schaltung 26 das Signal SCON und ermöglicht, daß es in das Pufferregister 27 bei der nächsten Taktschwebung des Takts CLK getaktet wird. Wenn das UND-Gatter 25 gesperrt wird, wählt die Schaltung 26 den Ausgang SDCON des Pufferregisters 27 und bewirkt, daß die laufenden Inhalte des Pufferregisters in seinen Eingang zurückgeführt werden, wodurch der vorhandene Zustand aufrecht erhalten bleibt.
Wenn somit STR und SCS beide wahr sind, stellt SDCON eine Version von SCON, verzögert um eine Taktschwebung, dar.
Ein UND-Gatter 28 kombiniert den inversen Wert des Ausgangs der Schaltung 26, SDCON, SCS, den inversen Wert von CLPF und STR, um einen Übertragungssteuerimpuls TCP zu erzeugen. Es zeigt sich, daß TCP beim ersten TR-Impuls im Anschluß an das Entfernen von SCON erzeugt wird, vorausgesetzt, daß SCS noch wahr ist, und vorausgesetzt, daß kein Paritätsfehler in der Steuerschleife vorhanden ist.
Ein weiteres UND-Gatter 29 erzeugt ein Signal TCPF ähnlich dem Signal TCP, mit der Ausnahme, daß es durch das Steuerschleifen-Paritätsfehlersignal CLPF nicht gesperrt wird.
Wie im einzelnen weiter unten beschrieben wird, aktiviert der Übertragungssteuerimpuls TCP die Steuerfunktion, die in die Steuerschleife eingeführt worden ist. Die Steuerfunktion wird in der vorbeschriebenen Weise zuerst in die Steuerschleife eingeführt. Dann wird das CON-Signal entfernt und ein weiterer TR-Impuls erzeugt. Vorausgesetzt, daß SCS immer noch wahr ist, ergibt dies, daß TCP erzeugt wird, so daß die Steuerfunktion aktiviert wird. Wenn CS vor der Ankunft des weiteren TR-Impulses entfernt wird, wird TCP nicht erzeugt, und die Funktion wird nicht aktiviert. Die Funktion kann später aktiviert werden, indem CS in den Chip zurückgespeichert und dann ein weiterer TR-Impuls aufgegeben wird. Dies ermöglicht, daß weitere Steuerfunktionen in unterschiedliche Chips, und zwar nacheinander, verschoben und dann gleichzeitig aktiviert werden.
In Fig. 1 wird das Signal SCON auch verwendet, um den 2:1 Multiplexer 17 so zu steuern, daß er die Steuerschleife 13 auswählt, wenn SCON wahr ist. Das Signal SCON wird ferner als Freigabesignal für das Ausgangs-UND-Gatter 19 verwendet, um sicherzustellen, daß Daten aus dem Pin 18 nur ausgegeben werden können, wenn der Chip ausgewählt ist.
Fig. 3 zeigt eine der Benutzerschleifen 12 im Detail.
Die Schleife weist eine Vielzahl von Datenbitzellen B 0-B 7 mit entsprechenden Dateneingängen PD 0-PD 7 und Ausgängen D 0-D 7 auf. Diese Eingänge und Ausgänge sind mit anderen Funktionsschaltungen auf dem Chip entsprechend ihrer beabsichtigten Funktion im Normalbetrieb des Chips geschaltet. Während die in dieser Figur gezeigte Schleife acht Bitzellen enthält, können unterschiedliche Schleifen eine unterschiedliche Anzahl von Zellen enthalten.
Jede Schleife enthält ferner zwei Testbitzellen T 1, T 2, die Teststeuersignale TC 1, TC 2 zur Steuerung des Betriebes der Schleife im Testmodus erzeugen, wie noch beschrieben wird. Die Datenbitzellen B 0-B 7 und die Testbitzellen T 1, T 2 sind miteinander in Serie zwischen dem Seriendateneingang SDI und dem Seriendatenausgang SDO über einen Multiplexer 30 verbunden. Der Multiplexer wird durch ein Signal FB 1 gesteuert: Wenn FB 1 falsch ist, wählt es den Ausgang von T 2, und wenn FB 1 wahr ist, wählt es den Ausgang eines anderen Multiplexers 31. Der Multiplexer 31 wird durch ein Signal FB 2 gesteuert: Wenn FB 2 wahr ist, wählt es den Ausgang der letzten Datenbitzelle B 7, und wenn FB 2 falsch ist, wählt es den Ausgang einer Exklusiv-ODER-Schaltung 32. Die Exklusiv- ODER-Schaltung kombiniert die Ausgänge von ausgewählten Datenbitzellen in der Schleife, in diesem Fall die Ausgänge von Zellen B 3, B 4, B 5 und B 7.
Fig. 4 zeigt eine der Bitzellen Bi (wobei i = 0, 1, . . . .7) im Detail.
Die Zelle weist ein dynamisches Master-Slave-Pufferregister 40 auf, das durch ein Zweiphasen-Taktsignal CLKO, CLK1 getaktet wird, das aus dem Taktsignal CLK abgeleitet wird. Der Ausgang des Pufferregisters stellt den Datenausgang Di der Zelle dar. Der Eingang des Pufferregisters stammt aus einem Zweiweg-Multiplexer 41, der durch ein Signal HOLD gesteuert wird. Ist HOLD wahr, wählt der Multiplexer den Ausgang des Pufferregisters, wodurch der jeweilige Inhalt des Pufferregisters beim nächsten Taktimpuls in das Register zurückgetaktet wird: Dies beläßt den Inhalt des Pufferregisters im vorliegenden Zustand. Ist HOLD falsch, wählt der Multiplexer den Ausgang eines Exklusiv-ODER-Gatters 42.
Das Exklusiv-ODER-Gatter 42 hat zwei Eingänge, die mit dem Ausgang von NAND-Gattern 43, 44 verbunden sind. Das Gatter 43 nimmt das parallele Dateneingangsbit PCi der Zelle und ein Steuersignal IPL auf. Das Gatter 44 nimmt ein Seriendateneingangssignal Si und ein Steuersignal ISH auf. Der Serieneingang Si stammt aus dem Datenausgang Di-1 der vorausgehenden Bitzelle oder im Falle von PO aus dem Multiplexer 30 (Fig. 3).
Die Teststeuerbitzellen T 1, T 2 sind ähnlich aufgebaut, mit der Ausnahme, daß sie ein Steuersignal TCHOLD anstatt von HOLD empfangen, und die Gatter 42, 43, 44 weggelassen sind: Der Eingang in den Multiplexer 41 kommt direkt aus dem Serieneingangsanschluß.
Fig. 5 zeigt eine Steuerschaltung für eine der Benutzerschleifen; jede Benutzerschleife hat eine ähnliche Schaltung. Die Steuerschaltung besteht aus Gattern 50-55, die entsprechend die Steuersignale HOLD, IPL, TCHOLD, ISH, FB 1 und FB 2 für eine zugeordnete Schleife erzeugen, wie dargestellt. Jede Benutzerschleife hat in der vorbeschriebenen Weise vier Grundmoden entsprechend den Werten der Steuersignale DC 1, DC 2 für diese Schleife. Der Betrieb der Schleife in jedem der vier Moden ist wie folgt.
HOLD-Modus (DC 1 = DC 2 = 1). Das Gatter 50 wird freigegeben, wodurch das HOLD-Signal erzeugt wird. Dieses schaltet den Multiplexer 41 in jeder Datenbitzelle der Schleife so, daß es den Ausgang des Pufferregisters 40 auswählt. Somit werden die Inhalte aller Bitzellen in ihren vorhandenen Zuständen eingefroren. Ähnlich wird das Gatter 52 freigegeben und erzeugt TCHOLD, wodurch die Teststeuerbitzellen T 1, T 2 eingefroren werden.
USER Modus (DC 1 = 1, DC 2 = 0). Bei diesem Modus wird das Gatter 51 freigegeben, wodurch IPL erzeugt wird. Dies gibt das NAND-Gatter 43 in jeder Datenbitzelle frei und ermöglicht, daß die parallelen Datenbits PD 0-7 in die Pufferregister bei der nächsten Taktschwebung eingeführt werden. Wenn ein Lastfreigabe-Steuersignal LEC ebenfalls vorhanden ist, wird jedoch das Gatter 50 freigegeben und ein HOLD- Signal erzeugt, wodurch die Inhalte der Pufferregister eingefroren werden und das Einführen der Daten verhindert wird. Der USER Modus ist der normale Betriebsmodus für die Benutzerschleife, wenn sie ihre beabsichtigte Funktion als Teil der Datenverarbeitungsschaltungen auf dem Chip erfüllt.
SHIFT Modus (DC 1 = 0, DC 2 = 1). Bei diesem Modus wird das Gatter 53 freigegeben und erzeugt ISH. Dies gibt das NAND- Gatter 44 in jeder Datenbitzelle frei und ermöglicht, daß Daten zwischen benachbarten Zellen verschoben werden. Auch wird das TCHOLD-Signal entfernt, was dazu führt, daß Daten zwischen den Teststeuerbitzellen verschoben werden können. Bei diesem Modus sind somit die Teststeuer- und Datenbitzellen alle miteinander verkettet und bilden einen Serienverschiebepfad zwischen dem Seriendateneingang SDI und dem Seriendatenausgang SDO. Daten werden jeweils um einen Schritt längs dieses Pfades bei jeder Taktschwebung verschoben.
TEST Modus (DC 1 = DC 2 = 0). Bei diesem Modus wird das Gatter 53 freigegeben und erzeugt ISH, wodurch eine Verschiebung zwischen den Datenbitzellen ermöglicht wird. Das Gatter 52 wird ebenfalls freigegeben, erzeugt TCHOLD, so daß die Teststeuerbitzellen in ihren vorhandenen Zuständen verbleiben. Bei diesem Modus wird eine von vier Teilmoden entsprechend den Werten der Teststeuerbits TC 1, TC 2 in folgender Weise ausgewählt: TC1 TC2 Teilbetrieb TEST HOLD TEST ANALYSE TEST SLIDE TEST GENERATE
Im Teilmodus TEST SLIDE sind die Signale FB 1 und FB 2 beide wahr, wodurch die Multiplexer 30, 31 so geschaltet werden, daß sie den Ausgang der letzten Bitzelle B 7 in den Seriendateneingang SO der ersten Bitzelle B0 der Schleife rückkoppeln. In diesem Fall wirkt somit die Benutzerschleife als ein Kreis-Schieberegister. Dieses kann verwendet werden, um gleitende Testmuster zu erzeugen, für die die Schleife angeschlossen ist.
Im Teilmodus TEST GENERATE ist FB 1 wahr und FB 2 falsch. Dies schaltet die Multiplexer 30, 31 so, daß der Ausgang des Exklusiv-ODER-Gatters 32 in den Serieneingang SO der ersten Bitzelle B0 zurückgeführt wird. In diesem Fall wirkt somit die Benutzerschleife als lineares Rückkopplungs-Schieberegister. Dieses kann verwendet werden, um Folgen von pseudowillkürlichen Zahlen zum Prüfen der anderen Schaltungen am Chip zu erzeugen.
In der Teilmodus TEST ANALYSE haben FB 1 und FB 2 die gleichen Werte wie bei TEST GENERATE, so daß die Schleife wiederum als ein lineares Rückkopplungs-Schieberegister wirkt. In diesem Fall sind jedoch sowohl IPL als auch ISH wahr, so daß beide NAND-Gatter 43 und 44 in jeder Bitzelle freigegeben werden. Es werden somit in diesem Fall bei jeder Taktschwebung die parallelen Datenbits PD 0-7 mit den Verschiebedaten in den Exklusiv-ODER-Gattern 42 kombiniert und in die Pufferregister 40 eingefüllt. Die Benutzerschleife wirkt somit als ein Digital-Signaturanalysator zum Kombinieren einer Folge von parallelen Eingangswörtern, um eine Zahlencharakteristik dieser Folge zu bilden. Dies kann zum Testen der logischen Schaltungen verwendet werden, die die parallelen Daten PD 0-7 einspeisen.
Bei dem Teilmodus TEST HOLD wird das Gatter 50 freigegeben und erzeugt das HOLD-Signal, so daß alle Datenbitzellen in ihren vorhandenen Zuständen gehalten werden.
Der Betriebszustand des Chips wird durch ein Befehlsregister 60 auf dem Chip gesteuert, wie sich aus Fig. 6 ergibt. Dieses Register speichert einen Drei-Bit Befehl COM 0-2, der einen von sechs Steuerzuständen in folgender Weise definiert: COM0-2 Zustand SELF TEST SHIFT RUN HOLD RESET RUN N BEATS
Befehle werden in das Register 60 aus einer Auswählschaltung 61 eingeführt, die einen von drei Eingängen auswählt, je nach dem, welches von drei Steuersignalen A, B und C wahr ist. Signal A bewirkt, daß das Register 60 mit einem fest verdrahteten Schema 0 0 1 gefüllt wird, das den SHIFT-Befehl darstellt. Signal B bewirkt, daß das Register 60 mit einem fest verdrahteten Schema 0 1 1 gefüllt wird, das den HOLD- Befehl darstellt. Signal C bewirkt, daß in das Register 60 ein Befehl eingeführt wird, der durch Bits C 5-C 7 der Steuerschleife 13 bestimmt ist. Das Beschicken des Befehlsregisters wird durch ein Steuersignal LDCM ermöglicht, das die ODER-Funktion von A, B und C ist.
Das Steuersignal B wird durch ein ODER-Gatter 62 erzeugt, das die folgenden Eingänge aufnimmt:
CLPF.TCPF: Dies ist die UND-Funktion von CLPF, die das Vorhandensein eines Paritätsfehlers in der Steuerschleife anzeigt, und TCPF (d. h. die Version von TCP, die durch CLPF nicht gesperrt wird).
HELP: Dies gibt das Vorhandensein eines Paritätsfehlers irgendwo auf dem Chip an.
CFH: Dies wird durch einen Dekodierer 63 erzeugt, wenn er anzeigt, daß ein Zähler 64 nach abwärts bis 0 gezählt hat.
Daraus ergibt sich, daß dann, wenn ein Paritätsfehler in der Steuerschleife oder irgendwo sonst auf dem Chip vorhanden ist, das Signal B erzeugt wird und bewirkt, daß das Befehlsregister mit dem HOLD-Befehl gefüllt wird.
Die Steuersignale A und C werden durch UND-Gatter 65, 66 erzeugt, die Funktionssteuersignale FD 0 und FD 3 empfangen. Beide UND-Gatter werden durch den Übertragungs-Steuerimpuls TCP gesteuert, und beide werden gesperrt, wenn B wahr ist. Daraus ergibt sich, daß das Steuersignal B Priorität über die Signale A und C hat, was bedeutet, daß der entsprechende Eingang bevorzugt gegenüber den anderen beiden ausgewählt wird.
Nach Fig. 7 werden die Inhalte COM 0-2 des Befehlsregisters 60 in einem Decodierer 70 so decodiert, daß Signale SHIFT, RESET und SELF TEST erzeugt werden, wenn die entsprechenden Befehle vorhanden sind. Die SHIFT- und RESET-Signale werden entsprechenden UND-Gattern 71, 72 zugeführt. Diese Gatter werden beide durch den Ausgang eines weiteren UND-Gatters 73 gesteuert, das die Signale STR, SCS und die inversen Werte von SCON und TCP kombiniert.
Der Ausgang des UND-Gatters 71 ist ein Signal CGS, das dem Freigabeeingang eines Decodierers 74 aufgegeben wird. Dies decodiert den Schleifenzahlcode, der durch Bits C 3-C 7 der Steuerschleife 13 gespeist wird, um ein Signal auf einem der 32 Ausgänge zu erzeugen. Damit wird eines der 32 ODER-Gatter 75 freigegeben, um eines von 32 Schleifenauswählsignalen SL 0 -SL 31 zu erzeugen. Der Ausgang des UND-Gatters 64 ist ein Signal CGR, das allen ODER-Gattern 75 aufgegeben wird, so daß alle Schleifenauswählsignale SL 0-SL 31 gleichzeitig erzeugt werden.
Die Signale SL 0-SL 31 werden einem Satz von 32 NOR-Gattern 76 zusammen mit dem SELF TEST Signal aus dem Decodierer 70 aufgegeben. Die Ausgänge dieser NOR-Gatter ergeben die Steuersignale DC1 für die entsprechenden Benutzerschleifen. Die Steuersignale DC 2 für die Benutzerschleifen werden durch das Bit COM 2 des Befehlsregisters zugeführt. Hierzu wird festgestellt, daß jede Benutzerschleife ein getrenntes DC 1 Signal empfängt, daß sie jedoch alle das gleiche DC 2 Signal aufnehmen.
Die Betriebsweise des Chips in jedem der sechs Befehlszustände wird nachstehend beschrieben.
RUN (Befehl 010). In diesem Zustand sind sowohl CGS als auch CGR falsch, so daß alle Schleifenauswählsignale SL 0-SL 31 falsch sind. Somit sind die Ausgänge der NOR-Gatter 76 alle wahr. Es gilt auch COM 2 = 0. Daraus läßt sich entnehmen, daß für jede Benutzerschleife DC 1 = 1 und DC 2 = 0, d. h., daß jede Benutzerschleife in den USER-Modus übergeführt wird. Dies ist der normale Betriebszustand des Chips.
HOLD (Befehl 011). In diesem Zustand sind sowohl CGS als auch CGR falsch, und COM 2 = 1, so daß gilt DC 1 = DC 2 = 1 für jede Benutzerschleife. Somit werden alle Benutzerschleifen in den HOLD-Modus gebracht.
SHIFT (Befehl 001). Wenn SCS wahr ist, SCON falsch ist und TCP falsch ist, wird das UND-Gatter 73 bei jedem TR-Impuls freigegeben. Wird somit der Chip ausgewählt und wird die Steuerschleife nicht gewählt, wird das Signal CGS bei jedem TR-Impuls erzeugt, was unterschiedlich ist von dem einen, der TCP erzeugt. Ist CGS wahr, gibt es den Decodierer 74 frei, so daß eines der Schleifenauswählsignale SL 0-31 entsprechend dem Wert der Schleifenzahl C 3-C 7 erzeugt wird. Dies bringt die ausgewählte Schleife in den SHIFT-Modus, wobei gilt DC 1 = 0 und DC 2 = 1. Wenn der TR-Impuls nicht vorhanden ist, kehrt die Auswählschleife in den HOLD-Modus zurück, wobei DC 1 = DC 2 = 1. Alle anderen, nicht ausgewählten Schleifen bleiben im HOLD-Modus. Daraus ergibt sich, daß die ausgewählte Benutzerschleife bei jedem TR-Impuls um einen Platz verschoben ist.
RESET (Befehl 101). Dies ist ähnlich dem SHIFT-Zustand, mit der Ausnahme, daß in diesem Fall CGR anstatt CGS bei jedem TR-Impuls erzeugt wird. Somit werden alle Schleifen bei jedem TR-Impuls in den SHIFT-Modus gebracht. Dies ermöglicht, daß ein konstanter Wert (z. B. Null) in alle die Schleifen parallel zum Schleifeneingangspfad LOOP IN verschoben werden, damit sie rückgesetzt werden.
RUN N BEATS (Befehl 110). Dies hat einen ähnlichen Effekt auf den RUN-Zustand, mit der Ausnahme, daß in diesem Zustand der Zähler 64 (Fig. 6) aktiviert wird und eine voreingestellte Zahl N zählt. Wenn der Zähler den Zählvorgang beendet, bewirkt er, daß das Steuersignal B erzeugt wird. Hierdurch wird der festverdrahtete Befehl 011 in das Befehlsregister 60 geschickt, wodurch der Chip in den HOLD-Zustand gebracht wird. Damit wird eine zweckmäßige Möglichkeit für das diagnostische Testen des Chips geschaffen.
SELF TEST (Befehl 000). In diesem Zustand zwingt das SELF TEST Signal aus dem Decodierer 70 die Ausgänge aller NOR- Gatter 76 auf Null. Somit werden alle Benutzerschleifen in den Testmodus gebracht, wobei DC 1 = DC 2 = 0. Jede Schleife nimmt deshalb einen der vier Test-Teilmoden an, entsprechend den Werten der Teststeuerbits TC 1, TC 2 für diese bestimmte Schleife. Diese Bits sind auf entsprechende Werte voreingestellt worden, indem die Testbitsteuerzellen T 1, T 2 durch Benutzen des SHIFT-Zustandes gefüllt worden sind. Wenn es z. B. erwünscht ist, einen bestimmten logischen Block auf dem Chip zu testen, werden die Schleifen, die als Eingänge in den logischen Block wirken, in ihre TEST GENERATE Teilmoden gebracht und erzeugen Testmuster für diese Logik. Die Schleifen, die Ausgänge aus dem logischen Block aufnehmen, werden in ihre TEST ANALYSE Teilmoden gebracht, damit digitale Signaturen von diesen Ausgängen gebildet werden. Andere Schleifen können in den TEST HOLD Teilmodus gebracht werden.
Fig. 8 zeigt nochmals die Steuerschleife 13. Wie vorstehend beschrieben, kann das diagnostische Steuergerät eine Steuerfunktion in die Steuerschleife dadurch einführen, daß zunächst die Signale CS und CON angehoben werden und dann eine Reihe von acht TR-Impulsen erzeugt wird. Das CON-Signal wird dann entfernt und ein weiterer TR-Impuls erzeugt, und dies erzeugt den Übertragungssteuerimpuls TCP. Damit wird die Steuerfunktion aktiviert, wie nachstehend beschrieben wird.
Bits C 1-C 7 der Steuerschleife werden in einem Decodierer 81 decodiert und erzeugen eines von elf Funktionssignalen FD 0-FD 10, die elf mögliche Steuerfunktionen darstellen. Von diesen werden nur vier, nämlich FD 0, 3, 7 und 10 beschrieben. Die Beschreibung der anderen Funktionen ist zum Verständnis der Erfindung nicht notwendig. Die Bitmuster, die diese vier Funktionssignale erzeugen, sind folgende: Funktion
Wie vorstehend beschrieben, wird FD 0 im UND-Gatter 65 (Fig. 6) mit dem Übertragungssteuerimpuls TCP kombiniert, um das Steuersignal A für die Auswählschaltung 61 zu erzeugen (Fig. 6). Dies bewirkt, daß der verdrahtete Code 001 in das Befehlsregister 60 eingeführt wird, so daß der Chip in den SHIFT-Zustand gebracht wird. In diesem Zustand werden Bits C 3-C 7 der Steuerschleife als ein Schleifen-Zahlencode verwendet, um die Schleife, die verschoben werden soll, auszuwählen, wie vorstehend beschrieben.
FD 3 wird in dem UND-Gatter 66 mit TCP kombiniert, um das Steuersignal C für die Auswählschaltung 61 zu erzeugen. Dies bewirkt, daß Bits C 5-C 7 der Steuerschleife in das Befehlsregister 60 eingeführt werden. Somit kann die FD 3-Funktion verwendet werden, um den Chip in einen beliebigen gewünschten Zustand zu setzen, wie durch die Bits C 5-C 7 bestimmt wird.
FD 7 und FD 10 werden in einem ODER-Gatter 84 kombiniert, dessen Ausgang mit TCP in einem UND-Gatter 85 kombiniert wird, um ein Signal LDCL zu erzeugen. Dies bewirkt, daß die Steuerschleife 13 parallel von einem 4:1 Multiplexer 86 beschickt wird, der durch Bits C 6 und C 7 der Steuerschleife gesteuert wird. Im Falle der FD 7-Funktion sind sowohl C 6 als C 7 Null, und damit wählt der Multiplexer den Eingang 0. Dieser wird mit dem Ausgang des Befehlsregisters 60 verbunden. Im Falle der FD 10-Funktion gilt C 6 = C 7 = 1, und damit wählt der Multiplexer 86 den Eingang 3. Dieser wird mit dem Ausgang eines 5 Bits umfassenden Statusregisters 87 verbunden, das die Information über den laufenden Betriebszustand des Chips speichert. Die anderen beiden Eingänge in den Multiplexer 76 sind für vorliegende Erfindung nicht relevant.
Daraus ergibt sich, daß die FD 7-Funktion bewirkt, daß die Steuerschleife 13 mit den laufenden Inhalten des Befehlsregisters gefüllt wird; diese werden in Bits C5-C7 plaziert, wobei die vorausgehenden Inhalte überschrieben werden. Die Inhalte der Steuerschleife können dann serienweise über die Schleifenausgangsleitung LOOP OUT in das Diagnose-Steuergerät verschoben werden. Diese Funktion stellt eine zweckmäßige Möglichkeit dar, damit das Diagnose-Steuergerät die Inhalte des Befehlsregisters auslesen kann, um sicherzustellen, daß es einwandfrei arbeitet.
In ähnlicher Weise bewirkt die FD 10-Funktion, daß das Statusregister 87 in die Steuerschleife eingeführt wird; es wird in die Bits C 3-C 7 eingebracht, wobei die vorhandenen Inhalte überschrieben werden. Dies ergibt eine zweckmäßige Möglichkeit, den Status des Chips zu prüfen.

Claims

1. Digitale integrierte Schaltung mit mindestens einer Gruppe (12) von Pufferregistern (40), die in folgenden Moden arbeiten:

(a) einem Benutzermodus, bei dem die Gruppe als mindestens ein Register mit parallelen Eingängen und Ausgängen arbeitet,

(b) einem Haltemodus, bei dem die Inhalte aller Pufferregister in der Gruppe nicht geändert werden können, und

(c) einem Verschiebemodus, bei dem die Pufferregister miteinander gekoppelt sind, um einen Serienverschiebepfad auszubilden, der zwischen einem Serieneingangsanschluß (15) und einem Serienausgangsanschluß (18) verläuft, wobei Daten durch diesen Pfad mit Hilfe eines Taktsignales (CLK) weitergeschaltet werden, dadurch gekennzeichnet, daß die Schaltung eine Steuerschaltung (71-76) aufweist, die so betätigbar ist, daß sie die oder jede Gruppe in ihren Haltemodus bringt und dann in Abhängigkeit von jedem von einer Serie von Auslöseimpulsen (STR) die oder jede Gruppe eine Taktschwingung lang in den Verschiebemodus bringt, und anschließend die oder jede Gruppe in den Haltemodus zurück führt.

2. Integrierte Schaltung nach Anspruch 1, bei der die Schaltung eine Vielzahl von Gruppen (12) von Pufferregistern (40) aufweist, von denen jedes unabhängig von den anderen in einem der in Anspruch 1 beschriebenen Moden betätigbar ist.

3. Integrierte Schaltung nach Anspruch 2, bei der die Schaltung in Abhängigkeit von einem SHIFT-Befehl so betätigbar ist, daß alle Gruppen in den Haltemodus gebracht werden und dann in Abhängigkeit von jedem der Übertragsimpulse (TR) eine ausgewählte der Gruppen eine Taktschwebung lang in ihren Verschiebemodus gebracht wird.

4. Integrierte Schaltung nach Anspruch 2 oder 3, bei der die Schaltung in Abhängigkeit von einem RESET-Befehl so betätigbar ist, daß alle Gruppen in den Haltemodus gebracht werden, und daß in Abhängigkeit von jedem der Übertragsimpulse (TR) alle Gruppen eine Taktschwingung lang in den Verschiebemodus gebracht werden.

5. Integrierte Schaltung nach einem der vorausgehenden Ansprüche, bei der die oder jede Gruppe (12) von Pufferregistern (40) durch eine Vielzahl von Steuerbits (DC1, DC2) gesteuert werden, wobei ein erster Wert (1,1) von Steuerbits den Haltemodus und ein zweiter Wert (0,1) von Steuerbits den Verschiebemodus spezifiziert, wobei der zweite Wert aus dem ersten Wert durch Invertieren eines vorbestimmten (DC1) der Steuerbits erhalten wird, und wobei eine Verschiebung der Gruppe oder einer der Gruppen durch Invertieren des Wertes des vorbestimmten Steuerbits (DC1) während eines jeden Übertragsimpulses (TR) erzielt wird.

6. Integrierte Schaltung nach einem der vorausgehenden Ansprüche, bei der die oder jede Gruppe (12) auch einen Eigentestmodus umfaßt, bei dem sie als ein Rücksetz- Verschieberegister zur Erzeugung von pseudowillkürlichen Folgen von Prüfmustern oder zur Bildung einer digitalen Signatur betätigbar ist.

7. Integrierte Schaltung nach einem der vorausgehenden Ansprüche in Verbindung mit einem diagnostischen Steuergerät (11), das die Übertragsimpulse (TR) erzeugt und das mit den Serieneingangs- und -ausgangsanschlüssen (15, 18) der Schaltung verbunden ist.