DE3514314A1 - Detektor fuer eine tonfrequente durchgangspruefung in einem digitalen fernmeldevermittlungssystem - Google Patents

Description

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SIEMENS AKTIENGESELLSCHAFT Unser Zeichen:

Berlin und München VPA δ** p 7 41 8 QE

Detektor für eine tonfrequente Durchgangsprüfung in einem digitalen Fernmeldevermittlungssystem.

Die Erfindung betrifft einen Detektor für eine tonfrequente Durchgangsprüfung in einem digitalen Fernmeldevermittlungssystem, insbesondere PCM-Fernsprechvermittlungssystem.

Ein wesentliches Merkmal eines digitalen Vermittlungssystems besteht darin, daß die Teilnehmerstationen, die mit der Vermittlungsstelle des Fernmeldenetzes in Verbindung stehen,im Gegensatz zu den Verhältnissen bei analogen Vermittlungsnetzen während einer bestehenden Verbindung nicht physikalisch miteinander verbunden sind. Die analogen Sprachsignale werden abgetastet, pulscodemoduliert und in einen Pulsrahmen eingeordnet, der der Verarbeitung in der Vermittlungsstelle zugrunde liegt, und dann zu der entsprechenden empfangsseitigen Teilnehmerstelle vermittelt. Am empfangsseitigen Ende werden die digitalen Abtastproben wieder in Analogsignale umgewandelt. Bei dieser Konzeption ist die Übertragung umfangreichen Steuerinformationen nicht nur für den Aufbau und das Auslösen von Verbindurgen erforderlich, sondern auch für die Bearbeitung der Pulsrahmen. Die Steuerinformation, die sich auf die Sprachübertragung bezieht, kann als Sprachadreßinformation bezeichnet werden, wogegen die Steuerinformationen, die sich auf Prozeduren beziehen, wie z.B. auf den Verbindungsaufbau und die Auslösung als Signalisierinformation bezeichnet wird.

Der "gemeinsame Signalkanal" ist ein weiteres Charakteristikum verschiedener digitaler Fernmeldevermittlungssysteme. In diesem Fall wiud die Signalisierinformation

von der Sprachinformation getrennt auf einem gesonderten Übertragungsweg übertragen. Die Signalisierinformation

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umfaßt in entsprechender Weise eine Signalisieradreßinformation, die dazu dient, Untereinheiten des Vermittlungssystems zu kennzeichnen, für die die betreffenden Teile der Signalisierinformation bestimmt sind.

Die erwähnte Struktur der Trennung- von Sprachsignalpfad und Signalisierinformationsübertragungspfad macht besondere Maßnahmen zur Durchgangsprüfung des Sprachsignalspfads erforderlich.Solche Durchgangsprüfungen werden nacheinander auf den einzelnen Übertragungsleitungen durchgeführt, wozu zwischen einem Tongenerator des Fernmeldevermittlungssystems und einem Prüftondetektor über den zu prüfenden Übertragungsweg eine zeitweilige Verbindung hergestellt wird. Es wird dann eine tonfrequente

^c Information über diesen Verbindungsweg gesendet und am fernen empfangsseitigen Ende durch den Prüftondetektor empfangen, der die Tonfrequenz,den Pegel und die Dauer des Prüftons ermittelt.

P₀ Ift konventionellen analogen Fernsprechvermittlungssystem wird eine derartige Aufgabe durch analoge Meßanordnungen wahrgenommen. Würde eine solche Einrichtung im Zusammenhang mit einem digitalen Fernmeldevermittlungssystem eingesetzt, so würde dies eine unnötige Erschwerung des

2c Verfahrens bedeuten. Das erzeugte Analogsignal, d.h. der Durchgangsprüfton müßte digitalisiert werden, dann über den zu prüfenden ausgewählten Übertragungsweg gesendet werden und am Fernende wieder in ein Analogsignal zurückgewandelt werden, das dann zu messen wäre.Es würden

,Q hierzu zusätzlich Codecs und Filter erforderlich sein und insgesamt ein System vorliegen, dessen Stabilität verringert wäre. Es müßte das empfangene Analogsignal gefiltert werden um unerwünschte Störsignale zu eliminieren und das gefilterte Analogsignal müßte einer

■ze- Schwellenbewertung unterzogen werden, um zur Bestimmung des Signalpegels den quadratischen Mittelwert erhalten zu können.

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Die Aufgabe der Erfindung besteht daher darin einen Detektor für eine tonfrequente Durchgangsprüfung anzugeben, der speziell für ein digitales Fernmeldevermittlungssystem und insbesondere ein PCM-Fernsprechvermittlungssystem geeignet und als Bestandteil desselben konzipiert ist.

Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Mittel gelöst.

Durch die Erfindung wird demnach ein Detektor für tonfrequente Durchgangsprüfung angegeben, der auf rein digitaler Basis arbeitet und der im vollen Umfang auf die Besonderheiten eines digitalen Fernmeldevermittlungssystems abgestimmt ist.

Er eröffnet die Möglichkeit die Messungen als Realzeitmessungen durchzuführen und ist dazu ausgelegt mit anderen Teilen des Fernmeldevermittlungssystems insbesondere mit dessen ZentralSteuerwerk in der Weise zu kommunizieren, daß solche Durchgangsprüfungen automatisiert werden können.

Der erfindungsgemäße Detektor ist insbesondere für ein Fernmeldevermittlungssystem vorgesehen, das einen zentralen Signalisierungskanal aufweist und bei dem Anschlußgruppen gebildet sind, die mit entsprechenden Gruppen von Übertragungsleitungen in Verbindung stehen. Die Anschlußgruppen bestehen aus Anschlußgruppeneinheiten, die jeweils eine Schnittstelle zu einer Gruppe von Übertragungsleitungen bilden, ferner einem digitalen Tongenerator zur Erzeugung vermittlungstechnischer Tonsignale sowie einem Koppelnetz und einer Koppelnetzsteuerung, durch die der Verbindungsaufbau, die Auslösung sowie die Prüfoperationen gesteuert werden. Der erfindungsgemäße Detektor ist innerhalb der Anschlußgruppe angeordnet, um der Durchgangsprüfung dienende tonfrequente

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Signale zu empfangen und auszuwerten, die über kurzzeitig aufgebaute Sprachsignalverbindungen übertragen werden.

Die geschilderten Eigenschaften sind, wie die nachfolgende Beschreibung noch zeigen wird, in einer Schnittstelleneinheit zum Empfang von seriellen Tonsignalinformationen vom Koppelnetzwerk, seriellen Tonsignaladreßinformationen und efersellen Signalisierinformationen, die von der Koppelfeldsteuerung kommen,realisiert. Die Schnittstelleneinheit ist so ausgebildet, daß sie Ergebnisinformationen an die Koppelfeldsteuerung liefern kann, damit dort Tonsignalabtastproben aus den seriellen Toninformationen abgeleitet werden können und die erwähnten Tonadreßinformationen und Signalisierinformationen in Synchronsier- und Steuersignale umgewandelt werden können.

Es ist ferner ein digitaler Signalprozessor vorhanden, der Mittel zur Umwandlung eines tonfrequenten Signals in ein linearisiertes tonfrequentes Signal, ferner Filter zum Filtern dieser linearisierten tonfrequenten Signale und Mittel zum Messen des Pegels dieser gefilterten Tonsignalproben und zur Erzeugung von Ausgangsdaten aufweisen, die dem gemessenen Tonpegel entsprechen.

Es ist ein Steuerprozessor angeschlossen, der dazu dient, solche Ausgangsdaten, ferner Synchronisier- und Steuersignale aufzunehmen, um einen gemessenen Tonpegel in Abhängigkeit von einem programmierten Tonpegel und einer vorgegebenen Dauer mit dem Ziel der Erzeugung eines Dauertons und einer entsprechenden für die Koppelfeldsteuerung bestimmten Information zu bewerten.

Ein wesentlicher Vorteil des erfindungsgemäßen Detektors besteht in seiner völlig digitalen Ausführung, die mit dem digitalen Konzept eines pulscodemodulierten Zeitmultiplex-Fernsprechvermittlungssystems in Einklang

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steht. Der Detektor besteht aus drei Hauptbestandteilen, Schnittstellenschaltungen zu dem Fernsprechvermittlungssystem, die diesem System eine Kommunikation mit der Prüfanordnung in einer Art und Weise ermöglicht, die dem Arbeitsprotokoll dieses Systems entspricht.

Dementsprechend sind die zu der Prüfanordnung führenden Leitungen für das übrige System transparent.

Bei der erfindungsgemäßen Lösung ist dem Umstand Rechnung getragen, daß eine Koppelfeldsteuereinheit einer Anschlußgruppe die wesentlichen Steuerungsaufgaben für den Verbindungsaufbau, die Auslösung von Verbindungen und für Prüfungen und die Wartung durchführt. Das bedeutet im Hinblick auf die Durchgangsprüfung, daß unter dem Steuerungseinfluß einer solchen Koppelfeldsteuerung Sprachübertagungsverbindungen ausgewählt, aufgebaut und ausgelöst werden, wogegen der Detektor für die tonfrequente Durchgangsprüfung lediglich die erforderliche Prüfung durchführt und das Ergebnissignal an die Koppelfeldsteuerung weitergibt. Bei der erfindungsgemäßen Lösung werden keine individuellen Tongeneratoren zur Erzeugung von Prüftönen erzeugt. Der digitale Tongenerator, der die vermittlungstechnischen Tonsignale für die Vermittlung erzeugt, kann nämlich dazu ausgenutzt werden,Tonsignale ausgewählter Frequenzen zu erzeugen. Der Detektor kann durch die Koppelfeldsteuerung so eingestellt werden, daß er empfangene Tonsignalproben, die einem Ton bestimmter Frequenz und eines bestimmten Pegels entsprechen, die jeweils zu Beginn der individuellen Prüfung festgelegt werden, auswertet.

Es sind daher für eine solche Auswertung keine im analogen Bereich arbeitenden Einrichtungen erforderlich. Die erfindungsgemäße Lösung ermöglicht es, Codes und Filter, die bei bekannten Lösungen sowohl am sendeseitigen als

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auch am empfangsseitigen Ende der zu prüfenden Sprachübertragungsstrecke benötigt würden, zu vermeiden. Sie gestattet zuverlässige und genaue Messungen der Qualität der Sprachübertragung, da die Eingangs- und Ausgangsparameter nicht durch eine Analog-DigitalWandlung bzw. Digital-Analogwandlung verfälscht werden.

Nachstehend wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf eine Zeichnung näher erläutert.

In der Zeichnung zeigen:

Fig. 1 ein Blockschaltbild der Grundstruktur einer Vermittlungsstelle eines digitalen Fernmeldenetzes, die einen Detektor für tonfrequente Durchgangsprüfung einschließt,

Fig. 2 und 3 jeweils serielle Daten, die eine Adreßinformation für Sprach- bzw. Signalisierungsdaten darstellen und in einem dem Betrieb des Vermittlungssystems zugrunde liegenden Pulsrahmens auftreten,
Fig. 4 eine Legende für die Zusammengehörigkeit der Figuren 4A und 4B,

Fig. 4A und 4B ein Blockschaltbild des Detektors gem. Fig. 1, der Schnittstellenschaltungen, einen digitalen Signalprozessor zur Erzeugung entsprechender Tonpegel der Prüftöne und einen Steuerprozessor umfaßt,

Fig. 5 ein Zeitdiagramm, in dem eine Folge von Zeitsteuersignalen dargestellt ist, die zur Steuerung des Betriebs des erfindungsgemäßen Detektors benötigt werden und die sich in Synchronismus mit den Zeitschlitzen des Pulsrahmens des Vermittlungssystems befinden,

Fig. 6 das Blockschaltbild eines Signaladressendecoders, der Bestandteil einer Schnittstellenschaltung des

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erfindungsgemäßen Detektors ist und u.a. in Fig. 5 dargestellte Zeitsteuersignale erzeugt, Fig. 7 ein Kurvendiagramm des Frequenzgangs des Digitalfilters, das Bestandteil des Digitalsignalprozessors ist,

Fig. 8 eine Tabelle mit einem Satz von Makrobefehlen und entsprechenden Mikrobefehlen des digitalen Signalprozessors in Relation zu einem Zeitrahmen, der durch die Zeitsteuersignale bestimmt ist, Fig. 9 das Blockschaltbild eines Mikrosequenzers, der die Steuereinheit des digitalen Signalprozessors darstellt und der eine Sequenzereinheit und einen Speicher zum Speichern der Mikrobefehle darstellenden Digitalsignale umfaßt,
Fig.10 eine Tabelle, die den Inhalt des Speichers des Mikrosequenzers veranschaulicht,

Fig.11 ein Blockschaltbild, das die Struktur und die Anschlußbelegung des Steuerprozessors veranschaulicht,

Fig.12 und 13 Diagramme, die das Format der Eingangs/ Ausgangs-Bytes des Steuerprozessors darstellen und

Fig.14 bis 18 Flußdiagramme des Betriebs des Steuerprozessors.
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Das Blockschaltbild gem. Fig. 1 zeigt die Grundstruktur einer Vermittlunsstelle eines digitalen Fernmeldenetzes zusammen mit einem erfindungsgemäßen Detektor für eine tonfrequente Durchgangsprüfung.Das Fernmeldesystem ist lediglich im für das Verständnis der Erfindung erforderlichen Umfang dargestellt.

Bei diesem System handelt es sich um ein digitales PCM-Vermittlungssystem mit zentralen Vermittlungsstellen, die sowohl die Funktion einer Endvermittlung als auch einer Durchgangsvermittlung als auch einer Nebenstellen-

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vermittlungsanlage ausüben können. Jede Vermittlungsstelle weist eine in zwei Ebenen gegliederte dezentrale Steuerstruktur auf. Eine zentrale Steuereinheit 10 steuert die Vorgänge einer Mehrzahl von untergeordneten Anschlußgruppen 12, 12' usw.. Jede AnSchlußgruppe stellt das Verbindungsglied zur "Außenwelt" dar, d.h. sie stellt eine Schnittstelle zwischen den Bestandteilen der Vermittlungsstelle und analogen oder digitalen Leitungen, z.B. Teilnehmeranschlußleitungen, die mit einer Teilnehmerstation verbinden oder Verbindungsleitungen dar, die eine Verbindung mit Zentralvermittlungen herstellen. Ein zentrales Koppelnetz 14 ist mit wenigstens einer Zeitkoppeleinheit ausgestattet, die mit den Anschlußgruppen 12, 12' über Sprachmultiplexleitungen zur Sprachübertragung verbunden ist. Die zentrale Steuereinheit steht mit dem zentralen Koppelnetz 14 und den Anschlußgruppen 12, 12' in Verbindung, so daß ein Austausch von Steuerinformationen möglich ist. Zwischen einzelnen zentralen Vermittlungsstellen erfolgt ein Austausch von solchen Steuerinformationen über einen sogenannten "gemeinsamen Signalisierungskanal" auf Multiplexleitungen, die für die Übertragung von Signalisierinformationen bestimmt sind. Die Wirkungsweise der zentralen Steuereinheit und des zentralen Koppelnetzes 14 ist die für digitale PCM-Vermittlungssysteme übliche und im Zusammenhang mit der vorliegenden Erfindung nicht von speziellem Interesse.

Die zweite Steuerebene wird durch Bestandteile der Anschlußgruppen repräsentiert. Jede ist mit einem Gruppenkoppler 16 versehen, der mit dem zentralen Koppelnetz in Verbindung steht und, wie schematisch dargestellt, eine Gruppenkopplersteuerung umfaßt, die die Herstellung der Verbindungen zum zentralen Koppelnetz bewirkt. Der Gruppenkoppler 16 bedient eine Mehrzahl von Leitungsanschlußeinheiten 16, die ihrerseits mit einer Mehrzahl von Eingangs-/Ausgangsanschlüssen, auch Ports genannt,

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versehen sind und über die die obenerwähnten Verbindungen mit der Peripherie des Vermittlungssystems hergestellt sind. Alle lokalen Steuerfunktionen werden unter der Steuerung eines Gruppenprozessors 20 durchgeführt, der mit einem eigenen Speicher 22 versehen ist und mit den übrigen Teilen der Anschlußgruppe über einen Zeichenpuffer Zk und einen Zeichenmultiplexer in Verbindung steht. Der Gruppenprozessor 20 wird als Slave-Prozessor der zentralen Steuereinheit 10 betrieben und steht mit dieser über eine Datenschnittstelle 28 im Datenaustausch. Eine Überwachungsschaltung 30 dient dazu, in Eigenprüfungen die Anschlußgruppe zu überprüfen. Darüber hinaus ist ein Gruppentaktgenerator 32 vorgesehen, der von der zentralen Steuereinheit 10 einen Zentraltakt aufnimmt und den Haupt-Gruppentakt G-CLK für die Anschlußgruppe erzeugt.

Die in Figur 1 dargestellte Anschlußgruppe 12' ist mit zwei weiteren Einheiten ausgestattet, die mit dem Gruppenkoppler 16 in derselben Weise wie die übrigen Leitungsanschlußeinheiten 18 verbunden sind. Eine dieser Einheiten ist ein digitaler Tongenerator 34, der mit dem Gruppenkoppler 16 über eine Multiplexleitung in Verbindung steht, die normalerweise alle vermittlungstechnischen Tonsignale die-· für diesen Gruppenkoppler bestimmt sind, anliefert.

Die andere Einheit ist der erfindungsgemäße Detektor für tonfrequente Durchgangsprüfung, der Mittel zur Auswertung eines bestimmten, während der Durchgangsprüfung der Sprachübertragungsleitung ausgesendeten Tons dienen. Eine solche Durchgangsprüfung der Sprachübertragungsleitungen ist entsprechend den CCTTT-Richtlinien erforderlich, da bei einer Signalisierung mit gemeinsamen Signalisierungskanal, die hier zugrunde gelegt ist, durch Überwachung der Signalisier-

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information der Durchgang des Sprachübertragungsweges nicht überwacht werden kann.

Der Durchgangsprüfungsdetektor besteht aus einer Gruppe von acht Empfängern, die im Zusammenhang mit einer Mehrzahl von Empfängern für das Koppelnetz verwendet werden. Es wird wenigstens ein Tonsignal für die Durchgangsprüfung benötigt und dadurch erzeugt, daß der digitale Tongenerator 34 so programmiert wird, daß er diesen Prüfton auf einem seiner Kanäle sendet. Der Detektor arbeitet vom Gruppenkoppler I6aud gesehen _Wj__{e e}i_{ne an}_ geschlossene Leitungseinheit 18 und nimmt acht gleich weit voneinander beabstandete Zeitschlitze in Anspruch. Es besteht jedoch ein systematischer Unterschied zu einer Leitungsanschlußeinheit 18, der darin besteht, daß der Detektor 36, der lediglich eine Empfangseinheit ist, keine Eingangsschaltung zum Gruppenkoppler 16 hin benötigt und lediglich mit einer Multiplexleitung verbunden ist, die eine Ausgangs-Sprachmultiplexleitung aus dem Gruppenkoppler darstellt und abgehende Sprachinformationen führt. Sie ist mit SPOX bezeichnet.

Der Detektor 36 für tonfrequente Durchgangsprüfung führt lediglich auf relativ niedrigem Niveau stehende Prüfoperationen durch und es sind der Gruppenprozessor 20 und ggf. die zentrale Steuereinheit 10, die die ganzen Vorgänge des Verbindens, Auslösens und der Überwachung steuern, die im Zusammenhang mit einer Prüffolge abzuwickeln sind. Aus diesem Grund nimmt der Detektor eine große Menge von Steuerinformationen vom Gruppenprozessor 20 über den Signalmultiplexer 26 auf.

Aus den obenstehenden Erläuterungen ersieht man, daß der Detektor 36 vom System her gesehen wie eine Leitungsanschlußeinheit erscheint, die eine besondere Aufgabe zu erfüllen hat. Das bedeutet, daß der Detektor wie eine solche Einheit unter der Steuerung des Gruppenprozes -

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sors 20 bzw. der zentralen Steuereinheit 10 arbeitet. Alle Verbindungen zu dem Detektor 36 und zum Tongenerator 34, die mit der Prüfung im Zusammenhang stehen, laufen über den Gruppenkoppler 16 aufgrund von Befehlen des Gruppenprozessors 20. Bei allen diesen Verbindungen handelt es sich um einseitig gerichtete Verbindungen und der Gruppenprozessor 20 sorgt für die erforderlichen Zeitsteuersignale. Der Detektor 36 benötigt insbesondere Überwachungszeitsignale, die die maximale Prüfdauer und die minimale und maximale Auslösezeit bestimmen, die auf 'die Trennung des Tongenerators 34 während der Prüfung folgen. Wegen dieses Steuerkonzepts müssen der digitale Tongenerator 34, der für die Durchgangsprüfung herangezogen wird,und der Detektor 36 immer zur selben Anschlußgruppe gehören, so daß ein einziger Gruppenprozessor die erwähnten Überwachungsaufgaben erfüllen kann. Der Gruppenprozessor führt auch Prüfungen des ordnungsgemäßen Betriebs des Detektors 36 und des digitalen Tongenerators unter Einhaltung einer geringen Priorität durch. Solche Prüfungen werden lediglich in Zeiten geringen Verkehrsaufkommens durchgeführt, um das Andauern versteckter Fehler zu vermeiden.

Der Gruppenprozessor 20 steht mit dem Detektor 36 über einen Zeichenpuffer 24 und dem Zeichenmultiplexer 26 im Informationsaustausch. Jeder der acht Empfangskanäle des Detektors 36 ist einem Steuersignalplatz im Zeichenpuffer 24 des Gruppenprozessors 20 zugeordnet. Ein entsprechendes Steuerbyte wird alle 4 ms ausgesendet. 30

In entsprechender Weise wird alle 4 ms ein Nachrichtenb.yte abgetastet und in den Eingangsspeieher des Zeichenpuffers eingeschrieben. Alle Speicheradressen sind durch die Identität der Anschlußgruppe und des Zeitschlitzes bestimmt, der durch den Detektor 36 belegt ist.

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Die zentrale Steuereinheit verwaltet die Mehrzahl der Durchgangsprüfungsempfänger und ist in der Lage jede der Empfängerkanäle für sich zu behandeln. Hierdurch ist es möglich, daß ein beliebiger Teil des Detektors bei der Mehrzahl im Fall eines teilweisen Fehlers verbleiben kann oder wenn ein Empfängerkanal sich während periodischer Prüfungen oder während einer Routineprüfung sich im Wartungszustand befindet.

Insgesamt läßt sich aus der Sicht des Systems sagen, daß der Detektor 36 für tonfrequente Durchgangsprüfung eine Baueinheit ist, die niedrigerwertige Aufgaben zu erfüllen hat. Er steht mit dem System über eine Sprachmultiplexleitung SPKOX in Verbindung, auf der seriell PCM-Informationen übertragen werden, die vom Gruppenkoppler herkommen. Eine andere Multiplexleitung, die abgehende Signalisiermultiplexleitung für abgehende Signalisierinformationen, die vom Gruppenprozessor 2Q stammen,und ist mit SIHOX bezeichnet. Der Informationsfluß in der entgegengesetzten Richtung, d.h. die ankommende Signalisierinformation SIHIX wird auf einer entsprechenden Signalisiermultiplexleitung übertragen. Der Durchgangsprüfer empfängt auch einen Auswahlpuls SCS, der der Freigabe der Signalisiermultiplexleitung dient, sowie einen seriellen Auswahlpuls SLCS, der zur Auswahl der Sprachmultiplexleitung dient. Ein Adreßsteuersignal LDDA bestimmt einen von acht Adressen für die Sprachmultiplexleitung und ein Mastertaktsignal G-CLK wird durch den Gruppentaktgenerator 32 erzeugt, um den Betrieb des Detektors 36 mit demjenigen einer der Anschlußgruppen 12 zu synchronisieren.

Die Figuren 2 und 3 zeigen entsprechende Zeitdiagramme, in denen die Sprachadressenfolge dargestellt ist, d.h. der serielle Auswahlpuls SLCS und die Signalisieradressenfolge, das bedeutet den seriellen Auswahlpuls SSCS. Eine

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8-Bit umfassende Sprachadresse, wie sie in Fig. 2 gezeigt ist, besteht aus vier Auswahlbits LCSO bis LCS3, die in Kombination einen Zeitschlitz auf einer Sprachmultiplexleitung bestimmen. Drei Adreßbits DAO bis DA2 bezeichnen einen von acht Empfängerkanälen des Detektors 36. Das letzte Bit des Sprachadreßbytes wird in diesem Fall nicht ausgenutzt. Der untere Teil der Darstellung in Fig. 2 zeigt die übliche Aufteilung eines aus 32 Zeitschlitzen gebildeten PCM-Rahmens. Die Zuordnung der verschiedenen Adressen ist unter Bezug auf die genannten Zeitschlitze dargestellt und zeigt die Beabstandung der Zeitschlitze, die für Sprachadressen Verwendung finden. Die Dauer eines PCM-Rahmens von 125/us ist die übliche genormte und leitet sich von einem Gruppentakt G-CLK von 2,048 MHz ab.

Die Figur 3 zeigt in ähnlicher Darstellung die Zeichenadre senbytes. Sie bestehen aus Auswahlbits SCSO bis SCS4 und Adressenbits DA3 bis DA5. Das letzte Bit ist ein Auswahlbit GS, das zur Auswahl der entsprechenden Leitungsanschlußeinheit bzw. des Leitungsdurchgangsprüfers einen bestimmten Binärwert annimmt. Auf der Signalisiermultiplexleitung herrscht ein Pulsrahmen von 32 Zeitschlitzen zur Übertragung der Steuerinformationen einschließlich der Prüf- und Wartungsinformationen zu den Leitungsanschlußeinheiten 18 und zum Gruppenkoppler 16 hin. Dementsprechend wird die Signalisieradreßinformation vom Detektor 36 in gleichem Abstand und in Synchronitat mit einem Überrahmen empfangen, der aus 32 Pulsrahmen besteht und 4 ms dauert. Auch hier wird die exakte Synchroni tat durch einen Gruppentakt G-CLK herbeigeführt.

Nach dieser Einführung wird der Detektor 36 zur Durchgangsprüfung in seinem Umfeld, nämlich der Vermittlungsstelle, und die Struktur dieses Detektors mehr ins Einzelne gehend unter Bezugnahme auf ein in den Figuren 4A und 4B dargestelltes Blockschaltbild näher erläutert.Die-

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ser Detektor besteht aus mehreren Schnittstelleneinheiten und zwei Verarbeitungseinheiten. Eine dieser Verarbeitungseinheiten ist ein digitaler Signalprozessor zur Ermittlung der empfangenen Sprachinformation, genauer gesagt zur Auswertung eines Prüftons. Die andere Verarbeitungseinheit ist ein Steuerprozessor, der im Zusammenhang mit Entscheidungen, Wartungsprozessen und der Kommunikation mit dem Gruppenprozessor 20 benötigt wird.

In Figur 4A ist der Eingangsschaltkreis dargestellt. Er umfaßt einen Sprachadreßdekoder 40, der den Auswahlpuls SLCS aufnimmt. Der Dekoder leitet von diesem Puls Zeitsteuersignale ab, die den Betrieb der Verarbeitungseinheiten des Detektors 36 steuern. Das in Figur 5 dargestellte Zeitdiagramm veranschaulicht die Relation dieser Signale, die nachstehend beginnend mit denjenigen der niedrigsten Frequenz beschrieben werden. Ein Überrahmen, wie er vorstehend erwähnt wurde, besteht aus 1024 Zeitschlitzen und hat eine Rahmendauer von 4 ms. Vier Rahmenbits, mit RAHMEN 4-2 und RAHMEN 1-0 bezeichnet , due soöter eingehender beschrieben werden, sind Masterzeitsignale, die die Rahmensynchronisation bewirken. Ein anderes Zeitsteuersignal ist eine Empfängerkanalnummer CCT, die aus drei Bits besteht, und mit der jeweils einer von acht Empfängerkanälen des Detektors 36 innerhalb eines Pulsrahmens bezeichnet werden können. Dasselbe Bitsignal wird auch zur Speicheradressierung verwendet, wozu es mit einer gewissen Verzögerung ein zweites Mal geliefert wird. Dieses Signal wird als verzögerte Kanalnummer MCCT bezeichnet.

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Der Sprachadreßdekoder erzeugt auch ein aus zwei Bit bestehendes Zeitsignal, das als Zeitplatznummer CELL bezeichnet wird. Es wird dem Digitalsignalprozessor zugeführt. Aufeinander folgende Zeitplatznummern bestimmen das Zeitraster aufeinander folgender Zeitplätze, wobei jeder der Zeitplätze eine Zeitspanne für die Ausführung eines der Makrobefehle für den Digitalsignalprozessor bestimmt. Auch hier wird eine verzögerte Zeitplatznummer MCELL zur Zeitsteuerung der Speicheroperationen geliefert. Ein Zeitplatz ist in acht Zyklen unterteilt, von denen jeder die Zeit für die Durchführung eines Mikrobefehls des Digitalsignalprozessors darstellt. Dementsprechend erzeugt der Sprachadreßdekoder 40 auch eine aus drei Bit bestehende Zyklusnummer CYCLE, die den einzelnen Zyklus innerhalb der Zeitspanne eines Zeitplatzes bestimmt.

Der Sprachadreßdekoder 40 erzeugt die anhand der Figur beschriebenen Zeitsignale mit Ausnahme der Rahmenbitsignale FRAME 4-2 und FRAME 1-0, zusätzlich liefert er zwei weitere Zeitsteuersignale, die für den Eingangsschaltkreis benötigt werden, nämlich ein Taktsignal SPHCK für die Sprachmultiplexleitung und ein Triggersignal LDCEL zum Synchronisieren des Betriebs der Sprach- und Signalisiermultiplexleitungen.

Ein zweiter Dekoder, der Zeichenadreßdekoder 42, empfängt den Auswahlpuls SSCS und leitet davon zwei Rahmenbitsignale FRAME 4-2 und FRAME 1-0 ab. Er empfängt ferner ein Adreßsignal DA 5-3, das von den entsprechenden Bits des in Figur 3 dargestellten Zeichenadreßbytes abgeleitet ist, ferner ein Unterbrechungssignal INT, das in Figur 5 dargestellt ist, sowie ein Ladefreigabesignal LOAD DA 5.

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Der Eingangskreis umfaßt ferner zwei Schnittstelleneinheiten, die jeweils einen der Ausgangspulse SPHOX der Sprachmultiplexleitung bzw. SIHOX der Zeichenmultiplexleitung empfangen. Die Schnittstellenschaltung 44 für die Sprachmultiplexleitung wird von dem erwähnten Sprachsignal-Taktsignal SPHCK getaktet und ist als einfaches 8-Bit-Schieberegister realisiert, das die auf der Sprachmultiplexleitung angelieferten Impulse als serielle digitale Eingangsinformation aufnimmt und diese in ein 8-Bit umfassendes paralleles Datensignal umwandelt, das mit XNO bis XN 7 bezeichnet ist und eine digitalisierte Tonabtastprobe darstellt, die zu einem 8-Bitwort gemäß der üblichen dem Α-Gesetz oder dem /U-Gesetz folgenden Kompandierungskennlinie komprimiert ist. In analoger Weise ist die Schnittstellenschaltung 46 für die Zeichenmultiplexleitung für den Empfang einer seriellen Information in Form der auf der Zeichenmultiplexleitung auftretenden Impulse SHOX eingerichtet. Die Schnittstellenschaltung ist in Form eines Serien-Parallel-Wandlers realisiert, der ein 8-Bit-Schieberegister darstellt, das sechs Bits umfassende Signale abgibt, die dem Steuerprozessor zugeführt werden und auf die weiter unten mehr ins Einzelne eingegangen wird. Zwei weitere Ausgangssignale werden an die Eingänge eines Eingangspuffers 48 geliefert, der acht Speicherplätze aufweist, die jeweils einem der Empfangskanäle des Durchgangsprüfungsdetektors 36 zugeordnet sind. Beide Bitsignale sind Auswahlsignale, die zur Steuerung des Betriebs des Digitalsignalprozessors benötigt werden. Das Ausgangssignal FREC ist ein Frequenzauswahlsignal, das eine von zwei möglichen Tonfrequenzen wie z.B. 2010 Hz oder 1780 Hz bestimmt. Das andere Auswahlsignal das als A//U-G bezeichnet wird,bestimmt welches Kompandierungsgesetz bei der Digitalisierung des Prüftons zur Anwendung kommt, der auf dem entsprechenden Empfangskanal überwacht werden soll. Aus dem Blockschaltbild ergibt

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sich, daß die Speicherplätze des Eingangspuffers im Falle einer Schreiboperation durch das Adreßsignal DA 5-3 ausgewählt werden, das durch den Zeichenadreßdekoder 42 zur Verfügung gestellt wird. Dementsprechend werden die c Schreiboperationen unter der Steuerung einer Empfangskanalnummer CCT durchgeführt. Die Bestandteile, aus denen der Puffer besteht, sind handelsüblich, so daß sich eine nähere Erläuterung erübrigt.

Der beschriebene Eingangskreis, der dazu bestimmt ist, die auf der Zeichenmultiplexleitung auftretenden Pulse SIHOX zu empfangen hat eine Entsprechung in Form eines Schaltkreises, der Pulse SIHIX an die Zeichenmultiplexleitung liefert. Dieser Ausgangsschaltkreis ist in

_1C. Fig. A-B dargestellt und besteht aus einer Zeichenmultiplex-Ausgangs-Schnittstelle 46' und einem Ausgangspuffer 52. Diese Schaltungskreise arbeiten in umgekehrter Richtung,d.h. Ausgangsinformation des Detektors 36 für die Durchgangsprüfung, die in Parallelform angeliefert wird, erfährt eine Umwandlung in ein serielles Datensignal, das dem Gruppenprozessor 20 über den Zeichenmultiplexer 26 alle vier ms zugeführt wird.

Der Eingangs- und Ausgangsschaltkreis sind in konventi-

_oc oneller Art und Weise aus handelsüblichen Bestandteilen 25

aufgebaut. Die Schnittstelleneinheiten und die Puffer sind ebenfalls vom üblichen Aufbau, so daß hier auf eine detaillierte Beschreibung verzichtet wird. Lediglich die Dekoder 40 und 42 sind komplexere Gebilde. Aus diesem ,_ Grund ist der Zeichenadreßdekoder 42 als Blockschaltbild in Fig. 6 mehr ins Einzelne gehend dargestellt und wird nachstehend näher beschrieben. Der Sprachadreßdekoder 40 hat einen entsprechenden Aufbau, so daß darauf nicht mehr eingegangen zu werden braucht.

Der Zeichenadreßdekoder 42 ist mit vier Leitungstreibern 420 ausgestattet, die Tristate-Ausgänge aufweisen, und

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die den Gruppentaktpuls G-CLK bzw. die Adresse LDDA empfangen. Der Auswahlpuls SSCS wird dem seriellen Eingang eines Serien-Parallel-Wandlers zugeführt, der in Form eines Schieberegisters 421 mit einem Parallelausgang für acht Bit realisiert ist. Das Zeichenadreßbyte, das obenstehend anhand der Fig. 3 beschrieben worden ist, wird in Parallelform einem 8-Bit-Zwischenregister 424 zugeführt. Dieses Zwischenregister wird durch ein Mastertaktsignal M-CLK getriggert, das vom Gruppentaktpuls G-CLK abgeleitet wird und durch das Adreßsignal LDDA freigegeben. Entsprechend dem Format des Zeichenadreßbytes stellen die vier ersten Ausgangssignale des Zwischenregisters 422 die vier Zeichenauswahlsignale SCSO bis SCS 3 dar, die drei nachfolgenden Ausgangssignale ergeben die Adreßsignale DA 3 bis DA 5» mit deren Hilfe einer von acht Empfangskanälen des Detektors 36 ausgewählt wird. Das achte Ausgangssignal des Zwischenregisters 422 ist das Anschlußgruppenauswahlbit GS, das wie angegeben im aktiven Zustand niedri- S^es Potential aufweist.

Der Zeichenadreßdekoder übermittelt diese drei Ausgangssignale des Zwischenregisters 42 als Zeitsteuersignale an die übrigen Einrichtungen des Detektors 36. Die vorstehend erwähnten Niederfrequenz-Zeitsteuersignale FRAME bis 4 werden von den Adressenbits DA 3 bis DA 5 mit Hilfe von zwei Vier-Bit-Zählern 423 und 424 abgeleitet, die über eine Überdrahtleitung in Kaskade geschaltet sind. Die Vier-Bit-Zähler sind Synchronzähler und werden durch das Mastertaktsignal M-CLK getriggert. Ein ZählVorgang kann dann einsetzen, wenn beide Freigabeeingänge ENT und ENP auf hohem Potential liegen.

Aufgrund der geschilderten Schaltkreisstruktur liegt ein logisches Netzwerk vor, das ein Rücksetzen des Freigabeeingangs ENP des ersten Zählers 423 ermöglicht. Der

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Sprachadreßdekoder 40 leitet, wie dargelegt, das Ladesteuersignal LDCEL sowohl von dem Ladeadreßsteuersignal LDDA als auch von dem Auswahlbitsignal ab. Dieses Ladesteuersignal wird dem Zeichenadreßdekoder 42 zugeführt und wird dort von einem Flip-Flop 425 aufgenommen, das durch das Mastertaktsignal M-CLK getaktet wird, um ein Rücksetzsignal für die zweite Freigabeeingänge ENP der vier Bit-Zähler 423 bzw. 424 zu erzeugen. Das Ausgangssignal des Flip-Flop 425 wird an einen der Steuereingänge eines Schaltkreisteils gegeben, der aus zwei NAND-Gliedern 426 und 427 besteht, die so zusammengeschaltet sind, daß sie ein Setz-/Rücksetz-Flip-Flop bilden. Die zweiten Steuereingänge dieser NAND-Glieder sind zur Aufnahme des Auswahlsignals GS bestimmt und der Ausgang dieses Schaltkreisteils ist jeweils mit den beiden Freigabeeingängen ENP der vier Bit-Zähler 423 und 424 verbunden. Der erste Freigabeeingang des ersten Zählers empfängt das Ladesteuersignal LDCEL über einen Inverter 428. Wie sich leicht aus den Steuereingangsbedingungen erkennen läßt, nimmt das Ausgangssignal des NAND-Gliedes 427, das die Setzbedienung der NAND-Glieder-Anordnung darstellt hohes Potential an und führt nur dann zu einer Zählerfreigabe, wenn das Gruppenauswahlsignal GS in Kombination mit dem Ladesteuersignal LDCEL, das die Eingangsbedingungen des ersten Freigabeeingangs ENT des ersten Zählers 423 steuert, auf niedrigem Potential liegt, Hierdurch werden die Zeitsteuersignale, die von den Signalen auf der Zeitmultiplexleitung abgeleitet werden, mit Steuersignalen (wie CELL) der Zeichenmultiplexleitung synchronisiert und führen zur Erzeugung von Steuersignalen, die den digitalen Signalprozessor beeinflussen.

- VPA 84 P -7 4 1 8 DE

Die beiden Vier-Bit-Zähler 423 und 424 erzeugen die Zeitsteuersignale FRAME O bis 4 entsprechend den beschriebenen Eingangsbedingungen, die ohne weiteres aus der Darstellung dieser Signale im Zeitdiagramm der Fig. 5 entnommen werden können. Dieses Diagramm zeigt auch ein im aktiven Zustand niedriges Potential aufweisendes UnterbrecherSteuersignal INT, das von den beiden Pulsrahmen-Bitsignalen FRAME O und FRAME 1 mit Hilfe eines ODER-Gliedes 429 abgeleitet werden.

Nach dieser Beschreibung des Eingangs- und Ausgangskreises des Detektors 36 werden die verschiedenen Einheiten des digitalen Signalprozessors nachstehend mehr •ins Einzelne gehend erläutert, wozu wiederum auf das Blockschaltbild der Figuren 4A und 4B Bezug genommen wird. Die Steuereinheit dieses digitalen Signalprozessors ist ein Mikrosequenzer 50, der durch die erläuterten Zeitsteuersignale getriggert wird. Weitere Einheiten sind eine Liniarisierungstabelle 52, eine Koeffiziententabelle 54, ein Multiplier/Akkumulator 56, ein Hauptspeicher 58 und ein Notizblockspeicher 60. Alle diese Einheiten sind über einen bidirektionalen Prozessorbus 62 miteinander verbunden.

Die Liniarisierungstabelle 52 empfängt die Ausgangssignale XNO bis XN7 der Sprachmultiplex-Schnittstellenschaltung 44. Jedes Byte repräsentiert eine kompandierte Sprachabtastprobe, die linearisiert werden soll. Bei der Liniarisierungstabelle 52 handelt es sich um eine übliehe Umsetztabelle, die entweder aufgrund des A-Gesetzes oder des /U-Gesetzes mit Hilfe entsprechender Steuersignale, die der Eingangspuffer 48 liefert, die Liniarisierung zustande bringt. Als Ergebnis liefert die Tabelle im Falle der Anwendung Α-Gesetzes ein 12 Bit und ein Vorzeichenbit umfassendes Wort und im Falle der Anwendung des /U-Gesetzes ein 13 Bit und ein Vorzeichen-

3SU314

- VPA M P 7 4 1 8 OE

bit umfassendes Wort. Da es sich bei der Linearisierung um einen üblichen Vorgang handelt, der außerdem für digitale PCM-Systeme genormt ist, erübrigt sich hier eine detaillierte Beschreibung dieser Einheit.

' Die Aufgebe des digitalen Signalprozessors besteht darin, acht im Zeitmultiplex auftretende linearisierte PCM-Tonsignale zu filtern, die Quadratwurzel der gefilterten Tonsignale zu ermitteln und sie dem Steuerprozessor für eine weitere Verarbeitung anzubieten. Der Filterprozeß wird durch ein digitales Bandpaßfilter bewirkt. Es gibt eine Vielzahl von Realisierungen digitaler Filter. Es können Rekursivfilter nach Butterworth oder Tschebyscheff verwendet werden, die auf der bekannten biliniaren Transformation beruhen um eine Frequenzantwort zu erhalten, wie sie in Fig. 7 auf der Grundlage einer Mittelfrequenz von 2010 Hz dargestellt ist. Im Falle der vorliegenden Anwendung wird für die Filterfunktion eine Koeffiziententabelle, der Multiplier/Akkumulator 56 und der Notizblockspeicher 60 benötigt. Insgesamt sind zwei verschiedene digitale Filter realisiert, die eine Mittelfrequenz von 2010 Hz bzw. 1780 Hz haben.

Eine andere Aufgabe des digitalen Signalprozessors besteht in der Bildung des Wurzelwertes der gefilterten linearen PCM-Tonproben und der Integration derselben. Diese kanalindividuellen Summenwerte, die ein periodisches Messen der Mittelwerte RMS der Tonsignale erfordern, werden über ein Ausgangszwischenregister 64 dem Steuerprozessor 66 zugeführt, der eine Überwachung auf zulässige Amplituden und Zeitspannen vornimmt. Durch den Mikrosequenzer 50 wird ein Flip-Flop 68 dann gesetzt, wenn das Ausgangssignal des digitalen Signalprozessors auftritt. Eine andere Ausgangsschnittstelle des digitalen Signalprozessors ist ein Überlaufdetektor 70, der einen Fehlbetrieb des Multiplier/Akkumulators erkennt.

35H3H ·^Ξ· ^{:;: :}-^{: τ : :}

- VPA 84 P 7 4 1 8 DE

Der Steuerprozessor 66 prüft die empfangene quadratischen Mittelwerte RMS des Tonsignals auf Richtigkeit und führt Wartungs- und Testaufgaben aus, wie noch mehr ins Einzelne gehend beschrieben werden.Sein Betrieb wird von einer Überwachungsschaltung 72 überwacht, die ihn in seinen Anfangszustand zurücksetzt, wenn nicht ein Löschsignal zur rechten Zeit auftritt. Der Steuerprozessor kommuniziert mit dem Gruppenprozessor 20 über eine Zeichenmultiplexschnittstellenschaltungjd.h.die Zeichenmultiplexeingangsschnittstellenschaltung 46 in ankommender Richtung und den Ausgangspuffer 52 sowie die Zeichenmultiplexausgangsschnittstellenschaltung 46' in Senderichtung.

Nachstehend wird der digitale Signalprozessor näher erläutert, insbesondere im Hinblick auf den Mikrosequenzer 50 und dessen Steuerfunktion. In diesem Zusammenhang wird zunächst ein hierzu erforderlicher Satz von Befehlen und deren charakteristische Eigenschaften näher erläutert. Bei der Beschreibung des Sprachadreßdekoders 40 und der von ihm erzeugten Zeitsteuersignale wurde darauf hingewiesen, daß der Ausdruck "Zeitplatz" verwendet wird, um eine Zeitspanne zu kennzeichnen, die der Ausführung eines Makrobefehls des digitalen Signal-Prozessors zugeordnet ist. Jeder Zeitplatz ist in acht Zyklen unterteilt, die jeweils die Ausführungszeit für einen speziellen Mikrobefehl bezeichnen. In Fig. 8 sind nun schematisch in Form einer Tabelle die fünf Makrobefehle, die für den Mikrosequenzer 50 definiert sind und die jeweils die betreffenden Zeitplätze einnehmen, sowie die entsprechenden Mikrobefehle dargestellt. Eine Erläuterung der dort verwendeten Abkürzungen findet sich in der nachfolgenden Befehlsliste (Tabelle 1).

Tabele I

VPA 84 P 7 4 1 8 DE

NAME

FUNKTION

NOP
LOADX

LDTI

LDT2
M0VA3

MOVSC
M0VA1

LNT2

25	ST02
	LOADP
30	SHFST

Keine Operation

Laden den Eingangssignals Xn und eines Skalenfaktors und Multiplizieren (kein Akkumulieren)

Laden der ersten verzögerten Abtastprobe (Z ), sowie einer B1-Konstanten und Multiplizieren, vorübergehendes Speichern der Abtastprobe

Laden der zweiten verzögerten Abtastprobe (Z ), der B1 Konstante und Multiplizieren mit Akkumulieren
Übertragen des Akkumulatorinhalts in den ersten Speicherplatz (Z" ) des Hauptspeichers

Übertragen des Akkumulatorinhalts in den Notizblockspeicher

Übertragen des Akkumulatorinhalts in den ersten Speicherplatz (Z"" ) des Hauptspeichers

Laden des Hauptspeichers (Z" ), mit einer Konstanten A2 und Multiplizieren mit Akkumulieren
Übergabe des Inhalts des Notizblockspeichers

in Speicherplatz 2 des Hauptspeichers Laden des Eingangsregisters des Notizblockspeichers mit einem Skalenfaktor und Multiplizieren

Schieben von MSP,(höchstwertiges Produkt, d.h. die 16 höherwertigen Bits des 32-Bit umfassenden Produkts) nach LSP (niedrigstwertiges Produkt, d.h. die 16 niedrigerwertigen Bits des 32-Bit umfassenden Produkts und Speichern in der Position MSP des Notizblockspeichers).

32
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- VPA % Γ 7 ^ 1 8 OE

LDACC Laden des vorher gespeicherten RMS-Werts in die MSP Position und O in die LSP Position, mit Akkumulieren

XFER Übertrag von LSP an die Y-Eingänge und des Inhalts des Notizblockspeichers an

die X-Eingänge

MULT Multiplizieren von X und Y ohne Akkumulieren

MOVOUT Übertrag des Akkumulatorinhalts an den Ausgang

33
35143H

- VPA 84 P 7 4 1 8 OE

Die Fig. 9 zeigt ein Blockschaltbild des Mikrosequenzers 50, der Steuereinheit des digitalen Signalprozessors. Der Mikrosequenzer 50 umfaßt einen Vier-Bit-Größenvergleicher 500, der die Zeitsteuersignale FRAME 4-2 zusammen mit der Zeitplatznummer CELL 1-0 über erste Dateneingänge A, sowie die Empfängerkanalnummern CCT2-0 zusammen mit der Zeitplatznummer CELL-O an zweiten Dateneingängen B aufnimmt. Das im aktiven Zustand niedriges Pontential aufweisende Zeitsteuersignal FRAME 1-L wird an einem Steuereingang empfangen um den Komparator 500 zum Vergleich der an den beiden Sätzen von Dateneingängen auftretenden Vier-Bit-Wörtern zu aktivieren. Beim Betrieb dieses Komparators erfolgt die Auswahl des geeigneten Mikrocodes in Synchronismus mit dem vorliegenden Zeitrahmen. Der Komparator 500 erzeugt ein Ausgangssignal EQUAL, wenn ein positives Vergleichsergebnis vorliegt. Dieses Ausgangssignal stellt eine Sprungbedingung dar, wie sich aus den nachfolgenden Erläuterungen ergeben wird.

Das Ausgangssignal EQUAL des Komparators stellt eines der Eingangssignale einer Sequenzereinheit 501 dar, die eine entsprechende programmierbare Einheit darstellt. Die Sequenzereinheit 501 nimmt auch das aus drei Bit bestehende Zyklussteuersignal CYCLE2-0 auf, das die Zeit der Durchführung eines Mikrobefehls festlegt, sowie die beiden Zeitplatzsignale CELL1-0, die in Kombination einen von zwei Zeitplätzen bezeichnen. Ein weiteres Zeitsteuersignal ist das Rahmenbitsignal FRAMEO.

Die Sequenzereinheit 501 nimmt außerdem vier Adreßbits NEXT3-0 auf, die die Adresse des nächsten auszuführenden Mikrobefehls darstellen. Diese Adreßbits werden über eine Rückkopplungsschleife empfangen, die später noch näher beschrieben wird. Die Sequenzereubgeut erzeugt sechs Ausgangssignale. Fünf von diesen Ausgangs-

35U3H

- VPA 8* P 7 4 t 8 OE

Signalen sind Adreßbits A4-0 und das sechste Ausgangssignal ist ein im aktiven Zustand niedriges Potential aufweisendes Fehlersignal ERROR, das noch näher beschrieben wird.

Die Programmierung der Sequenzereinheit 501 ist in Form von logischen Gleichungen für die erzeugten Ausgangssignale. Die logischen Gleichungen für die fünf Adressenbits A4 bis AO sind folgende:

ÄÄ =

A3 = JUMP-» NEXT3 + JUMP-CYCLE 2 ■· CYCLE 1' CYCLE (CELL 1 + CELLI CELL Ό )

A2 = JUMP*NEXT2 + JUMP-CYCLE 2"CYCLE 1'CYCLE

A1 = JUMP*NEXT1 +JUMP- CYCLE' 2<CYCLE 1*CYCLE 20 ÄÖ = JÜW NEXTO + JUMP» CYCLE 1 · CYCLE 0-

CCYCLE 2·(CELI t · CELL 0 + + CELL 1'CELL 0) + CYCLE 2J

Die obenstehenden Gleichungen enthalten die erwähnte

Sprungbedienung, die auch intern durch Programmierung der Sequenzereinrichtung 501 gem. nachfolgenden Gleichungen abgeleitet wird: 30

JUMP = CYCLE 2*CYCLE 1 * CYCLE 0 + EQUAL*CELL 1'CELL (FRAME 0 · CYCLE 2·CYCLE 1 CYCLE 0 +

FRAME 0» CYCLE 2-CYCLE 1'CYCLE 0)

3S

- ar - VPA w ρ 7 4 1 8 OE

Ein Fehlersignal wird dann abgegeben, wenn die durch nachfolgende logische Gleichung ausgedrückte Eingangssignalkonstellation vorliegt:

ERROR * CYCLE 2"CYCLE 1 CYCLE 0 -[NEXT2 + NEXTO +

NEXT1-NEXT3 + NEXT1¹ NEXT3 + CELL 1 »CELL 0 · (NEXT3 + NEXT)J

Die logischen Gleichungen zur Ableitung der fünf Adreßbits A4-A0 veranschaulichen, daß die vier Adreßbits NEXT3-NEXT0 den jeweils nachfolgenden Schritt bei einer Normaloperation kennzeichnen. Dieses Schema entspricht der typischen Anwendung eines Mikrosequenzers zur Steuerung aufeinanderfolgender Schritte.Wenn jedoch der Auswahlpuls SLCS, d.h. die Sprachadreßinformation und der Auswahlpuls SSCS nicht mehr synchron auftreten, wird eine Neusynchronisation eingeleitet. Dieser Wegfall der Synchronisation wird mit Hilfe des beschriebenen Komparators 500 festgestellt und die Neusynchronisierung wird durch das hohes Potential aufweisende Ausgangssignal EQUAL bewirkt.

Die fünf Adreßbits A4 bis AO werden dazu verwendet, ein Mikrocodewort auszuwählen, das sich in einem betreffenden Speicherplatz eines programmierbaren Festwertspeichers (PROM) befindet,der aus drei PROM-Speichern 502 für jeweils 32 χ 8 Bit zusammengesetzt sein kann. Die Kaskadierung dieser drei Speicher ermöglicht es, ein 24-Bitspeicherwort zur Verfügung zu stellen, wobei jeder Speicherschaltkreis ein Byte beisteuert. Es kann selbstverständlich auch eine andere übliche Speicheranordnung verwendet werden, die für dieses Datenvormat geeignet ist.

35U3U

- VPA WP 7 M 8OE

Dieser PROM speichert die obenerwähnten Mikrobefehle. Der Speicherinhalt ist in Fig. 10 dargestellt. Jede Zeile der dortigen Tabelle gibt den Inhalt eines Speicherplatzes wieder, der einen der Mikrobefehle und eine Adresse beinhaltet. 20 Bit des 24 Bit umfassenden Speicherwortes stellen den Mikrobefehl dar und die letzten vier Bits die Adressenbits NEXT3-0 für den nachfolgenden Mikrobefehl.

Die Ausgangssignale des PROM, auf die weiter untern noch näher eingegangen wird, werden durch ein achtfaches-Flip-Flop 503 vom D-Typ zwischengespeichert, das durch die Flanke eines im aktiven Zustand niedriges Potential aufweisenden Taktsignals M-CLK-L getriggert wird. Im Zusammenhang mit einem dieser Flip-Flops ist angegeben, daß acht Mikrosignale durch ein Freigabesignal getriggert werden,das vom digitalen Signalprozessor auf dem Signalprozessorbur 62 angeliefert wird. Dieses Freigabesignal BUSEN sowie sein invertierter Wert, das im aktiven Zustand niedriges Potential aufweisende Signal BUSEN-L werden vom Mastertaktsignal M-CLK abgeleitet, das von einem Verzögerungs kreis 504 aufgenommen wird, der auf zwei Taktsignale hin zwei Ausgangssignale liefert, die um 60 ns bzw. 120 ns verzögert sind. Das um 60 ns verzögerte Taktsignal wird einem ersten Leitungstreiber 505 zugeführt, der einen invertierenden Ausgang aufweist. Das Ausgangssignal dieses Leitungstreibers ist dann das Busfreigabesignal BUSEN und wird ebenfalls einem weiteren Leitungstreiber 506 zugeführt und ebenfall invertiert, wodurch das im aktiven Zustand niedriges Potential aufweisende Busfreigabesignal BUSEN-L entsteht.

Im Zusammenhang mit dem Freigabesignal für den Signalprozessor Bus 62 ist ein weiteres Zeitsteuersignal von Interesse, nämlich das Schreibtaktsignal WR-CLK für den Hauptspeicher 58 des digitalen Signalprozessors.

VPA ^r'~ ^p 7 4 1 8 DE

Dieses Signal wird vom 120 ns verzögerten Mastertaktsignal M-CLK und einem Schreibfreigabesignal WRMMEN abgeleitet, das eines der schon beschriebenen Mikrocodesignale darstellt. Beide Signale werden den Eingängen eines UND-Gliedes 507 zugeführt, dessen Ausgang mit einem Eingang eines weiteren UND-Gliedes 508 verbunden ist, dem am zweiten Eingang der Mastertakt M-CLK zugeführt wird. Das Ausgangssignal des UND-Gliedes 508 ist das erwähnte Schreibtaktsignal WRCLK.

Es werden nun die Ausgangssignale der D-Flip-Flop 503 beschrieben, die den aus 20 Bit gebildeten Mikrocode bilden. Die Figuren 9 und 4B zeigen schematisch sieben verschiedene Sequenzen bzw. Steuersignalgruppen, die jeweils einer der Einheiten des digitalen Signalprozessors zugeführt werden. Eine Sequenz ist die Multiplier/ Akkumulator-Sequenz MAC/SEQ, die aus neun Bits besteht. Die nachfolgende Beschreibung der einzelnen Bits bezieht sich auf eine Ausführung des Multiplier/Akkumulators 56 unter Verwendung eines handelsüblichen Schaltkreises TDC 1010J, der von TRW hergestellt wird. Diese Sequenz umfaßt ein Zweierkomplement-Steuersignal TC, das hohes Potential aufweist, wenn die Eingangssignale XY des Multiplier/Akkumulators im Zweierkomplement dargestellte Zahlen sind. Ein Schiebefreigabesignal SHIFTEN weist niedriges Potential auf wenn das höchstwertige Produkt MSP des Multipliers um eine Bitposition nach links geschoben werden soll, so daß das höchstwertige Bit des niedrigstwertigen Produktes LSP umfaßt wird.

Diese Schiebeoperation ist nötig um eine Formatkompatibilität nach der Multiplikation wieder herzustellen. Zu der Sequenz gehört auch ein Akkumulierungssteuersignal ACC, das hohes Potential aufweist, wenn die Inhalte der Ausgangsregister zu dem als nächstes erzeugten Produkt hinzu addiert werden und die Summen wieder in den

- 3*r - VPA 84 P 7 h 1 8 DE

Ausgangsregistern gespeichert werden, was mit der Anstiegsflanke des nächsten Taktimpulses geschieht. Es wird eine Multiplikation ohne Akkumulation durchgeführt wenn das Signal niedriges Potential aufweist und das als nächstes erzeugte Produkt wird direkt im Ausgangsregister gespeichert. Das Akkumulatorsignal ACC muß stabil und solange gültig sein, wie die Eingangsdaten. Zur Sequenz gehört ferner ein Taktfreigabesignal CKXYEN, das durch eine logische UND-Operation mit dem Mastertaktsignal M-CLK verbunden wird, um sowohl das vorstehend erwähnte Taktsignal CLKX als auch das ebenfalls erwähnte Taktsignal CLKY zu erzeugen.

Der Multiplier/Akkumulator 56 weist einen weiteren Taktimpulseingang CLKP auf. Das entsprechende diesem Eingang zugeführte Signal wird von zwei korrespondierenden Freigabesignalen CKP EN1 und CKP EN2 abgeleitet, die Teil des Mikrocodes sind. Das Freigabesignal CKP EN1 wird dazu verwendet, Daten am Anfang des nächsten Mikrobefehlzyklus aufzunehmen, wogegen das Freigabesignal CKP EN2 einen niedrigen Potentialwert annimmt, wenn Daten während der zweiten Hälfte des jeweiligen Mikrobefehlzyklus aufgenommen werden sollen. Beide Signale sind logisch mit dem Mastertaktsignal M-CLK in Form einer UND-Verknüpfung verbunden, die sich daraus ergebenden Signale werden in einer ODER-Verknüpfung miteinander verknüpft, wodurch das erwähnte dritte Taktpulssignal CLKP für den Multiplier/Akkumulator 56 entsteht. Ein Ladevorbereitungssignal PREL nimmt hohes Potential an, wenn alle Ausgangspuffer des Multiplier/ Akkumulators 56 eine hohe Impedanz aufweisen sollen, wodurch diese Ausgänge gesperrt sind. Wenn die Steuereingänge TSL, TSM und TSX des Multiplier/Akkumulators 56 ebenfalls hohes Potential aufweisen, können die ursprüngliche Inhalte der entsprechenden Ausgangsregister zu den Daten voreingestellt werden, die mit der

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- 24 - VPA & P 7 η 1 8 DE

Anstiegsflanke des dritten Taktpulses CLKP an die Ausgangsanschlüsse gelangen. Wenn diese Steuersignale niedriges Potential aufweisen, solange das Signal PREL hohes Potential aufweist, bleiben die Inhalte der betreffenden Ausgangsregister unverändert solange die Ausgangstreiber ihren hohen Impedanzwert beibehalten. Die Signale an diesen vier Eingängen PREL, TSL, TSM und TSX müssen über dieselbe Zeitdauer zur Verfugung stehen, während der die Eingangsdaten zur Verfügung stehen. In der Sequenz, die die vorerwähnten Steuereingänge betrifft, sind zwei Freigabesignale enthalten. Ein Freigabesignal TSLEN bringt, sofern es hohes Potential aufweist, den Ausgangspuffer für das niedrigstwertige Produkt in einen Zustand hoher Impedanz, entsprechend bringt das Freigabesignal TSMN den Ausgangspuffer für das höchstwertige Produkt in seinen Zustand hoher Impedanz.

Eine andere im Mikrocode enthaltene Sequenz ist die Linearisierungssequenz LIN SEQ die lediglich aus einem 1-Bit-Signal INPEN besteht, das im aktiven Zustand niedriges Potential aufweist und die Ausgänge eines PROM Speichers freigibt, der die Linearisierungstabelle 52 enthält.

Eine weitere mit COEFF SEQ bezeichnete Sequenz ist der Koeffiziententabelle 54 zugeordnet, die ebenfalls mit Hilfe eines PROM-Speichers realisiert ist. Diese Sequenz weist vier Bits aufsein Bitsignal ist ein Freigagesignal COEFFEN , das im aktiven Zustand niedriges Potential aufweist und die Ausgänge des Koeffizientenspeichers freigibt. Die verbleibenden drei Bits COEFFO,1 und C0EFF02 stellen den Teil einer Adresse für die Filterkoeffizienten dar.

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_ VPA 84 P 7 4 1 8 OE

Eine aus drei Bit bestehende Sequenz enthält Steuerbits für den Hauptspeicher 58 des digitalen Signalprozessors. Sie umfassen ein Adreßsignal AO, das das Adreßbit 0 für den Hauptspeicher enthält. Die Steuerung der Schreib-5 operation des Hauptspeichers erfolgt aufgrund eines Freigabesignals WRMMEN, das schon erwähnt wurde und das logisch mit dem Mastertakt M-CLK verknüpft wird, um ein Taktsignal für die Speicherschreiboperation zu bilden. Ein entsprechendes Freigabesignal RDMMEN liefert das Triggersignal für eine Leseoperation des Hauptspeichers 58.

Ein Zweibitsequenz SRC SREQ liefert die Steuerbits für den Betrieb des Notizblockspeichers 60. Diese Sequenz umfaßt ein Freigabesignal IVRSCREN, das das Einschreiben in den Notizblockspeicher steuert, entsprechend steuert ein weiteres Freigabesignal RDSCREN das Lesen aus diesem Speicher.

Die letzte Sequenz VOFF SEQ besteht wieder aus einem Bit, das das AusgangsZwischenregister 64 des digitalen Signalprozessors steuert. Dieses Bitsignal OUTEN ist ein Freigabesignal für den genannten Zwischenspeicher.

Die Fig. 10 zeigt die Inhalte des programmierbaren Festwertspeichers 502 des Mikrosequenzers 50 in Form einer Tabelle, die die Adressen fön 16 Speicherplätzen angibt, in denen jeweils der beschriebene Mikrocode und die Adresse NEXT3 bis NEXTO des nachfolgenden Schrittes gespeichert ist. Zum besseren Verständnis der Tabelle sind in der auf die Adressenspalte folgenden Spalte entsprechende Bezeichnungen aufgenommen.

Nachfolgend wird ein Überblick über den Betrieb des beschriebenen Digitalsignalprozessors gegeben. Er arbeitet im Echtzeitbetrieb unter dem Einfluß seines firmware-

_ VPA V\ P 7 * 1 8 OE

gesteuerten Mikrosequenzers. Er wird von externen Taktsignalen wie anhand des Zeitdiagramms gem. Fig. 5 erläutert, synchronisiert und benötigt keine Initialisierung. Er empfängt acht im Zeitmultiplex auftretende pulscodemodulierte Tonsignale, die in einem Pulsrahmen gleich weit voneinander beanstandet sind, und von jeweils einem zugehörigen Empfängerkanal geprüft werden, die sich die Schaltkreise des digitalen Siganalprozessors teilen. Das erwähnte Zeitdiagramm veranschaulicht, daß alle 15, 625 /us eine Tonabtastprobe XNO bis XN7 empfangen wird und mit Hilfe der Linearisierungstabelle 52 linearisiert wird. Bei der Liniarisierungstabelle handelt es sich um eine Übersetzungstabelle, die auf Softwarebasis entweder nach dem Α-Gesetz oder nach dem /u-Gesetz arbeitet. Die vom Gruppenprozessor 20 erzeugte Signalisierinformation umfaßt das betreffende Auswahlbit, das dem Durchgangsprüftetektor 36 als Teil des Zeichenmultiplexausgangspulses SIHOX zugeführt wird. Das von der Übersetzungstabelle 12 gelieferte Ergebnis ist im Falle des Α-Gesetzes ein 12 Bit und ein Vorzeichenbit umfassendes Wort und im Falle des /U-Gesetzes ein 13 Bit und ein Vorzeichenbit umfassendes Wort.

Die linearisierte codierte Tonabtastprobe wird dann durch einen digitalen Bandpaß gefiltert. Dieses Filter ist in Form einer Koeffizienterttabelle 54 realisiert und teilt die Benutzung des Multiplier/Akkumulators 56, des Aufspeichers 58 und des Notizblockspeichers 60 unter der Steuerung des Mikrosequenzers 50 mit anderen Aufgaben des digitalen Signalprozessors. Das digitale Filter ist ein sechspoliges Bandpaßfilter, das aus drei Zellen besteht, wobei jede der Zellen bzw. jede der zugeordneten Makrobefehle in der Lage ist,eine Zweipol-Filterfunktion zu erfüllen. Bei dieser Konfiguration kann der digitale Signalprozessor eine Vielzahl anderer Filterfunktionen durchführen und ist gut für verschiedene

- VPA μ ρ 7 4 1 8 DE

Anwendungen geeignet. Jeder solcher unterschiedlichen Realisierungen des Digitalfilters würde jedoch eine Neuprograminierung des Mikrosequenzers 50 erfordern.

Der quadratische Mittelwert RMS der gefilterten Tonabtastprobe wird dann während des nachfolgenden Zeitfachs bestimmt. Um dies zu ermöglichen, müssen auch der Multiplier/Akkumulator 56, der Hauptspeicher 58 und der Notizblockspeicher 60 eingesetzt werden. Entsprechend den CCITT-Festlegungen zur Durchführung von Prüfungen eines kontinuierlichen Tons ist hier genügend Zeit, um den quadratischen Mittelwert des Tonpegels zu bestimmen. Zur Darstellung des Tonpegels einer gefilterten Tonabtastprobe werden acht Bit benötigt und zur Bildung des quadratischen Mittelwerts werden 32 Abtastproben pro Kanal herangezogen. Wie aus dem Zeitdiagramm in Fig. 5 z¹¹ sehen ist, steht dieses Merkmal in Einklang mit der Überrahmenstruktur und dementsprechend wird der quadratische Mittelwert jedes einzelnen Kanals alle 4 ms neu ermittelt. Der jeweils geltende quadratische Mittelwert des Tonpegels wird dem Ausgangszwischenregister 64 des digitalen Signalprozessors zugeführt und das erwähnte Ausgangsfreigabesignal wird als Hauptfunktion der gültigen Sequenz VOFF SEQ erzeugt. Dieses setzt das Flip-Flop 68, das damit ein Ausgangssignal VALID OUT erzeugt, das an den Steuerprozessor 66 gelangt.

Es wird nunmehr der Steuerprozessor 66 mehr ins Einzelne gehend beschrieben. Dieser Prozessor ist unter Verwendung eines handelsüblichen Mikroprozessorchips 3748 aufgebaut, wie er von der Firma Intel hergestellt wird. Dieses Mikrokomputersystem MCS-48 ist allgemein bekannt durch eine Reihe von vom Hersteller herausgegebenen Spezifikationen und Manuals. Es wird hier daher nicht näher beschrieben.

te

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- VPA ^ P 7 4 1 8 DE

In Fig. 11 ist die Struktur und die Pinbelegung des Steuerprozessors 66 schematisch aufgezeigt und wird nachstehend unter weiterer Bezugnahme auf die Figuren 12 und 13 näher erläutert, die die Bytes zeigen, die am Eingangs- und Ausgangsport -.P0RT1 auftreten. Der Steuerprozessor 66 weist zwei Ports auf, von denen einer als Eingangs-/Ausgangsport Verwendung finden kann. Einer dieser Ports ist im Blockdiagramm der Fig. 11 als PORT1 bezeichnet und das entsprechende Byteformat ist in Fig. 12 angegeben. Dieser Port wird physikalisch durch acht Pins P10 bis P17 gebildet. Das Schema in Fig. 12 ist dementsprechend bezeichnet. Der Pin P17 empfängt ein Sequenzerfehlersignal, das das vom Sequenzer 501 wie in Fig. 9 dargestellt erzeugte Fehlersignal ist. Dieses Eingangsbit gibt dem Steuerprozessor an, ob der Mikrosequenzer des digitalen Signalprozessors sich im ordnungsgemäßen Betriebszustand befindet, wenn der Inizierungszyklus CYCLEO beginnt. Dieses Bit weist im aktiven Zustand niedriges Potential auf. Ein anderes Eingangssignal ist das dem Pin PIN13 des Ports P0RT1 zugeführte Signal. Dieses Signal ist Teil eines Byte, das vom Gruppenprozessors 20 über die Zeichenmultiplexeingangsschnittstelle 46 gem. der Darstellung in Fig. 4A zugeführt wird. Weist dieses Signal niedriges Potential auf, dann wird der Steuerprozessor 66 veranlaßt, die mit dem Nachrichtenbyte in Zusammenhang stehende Hardware zu prüfen. Ein entsprechender Test wird bezüglich des Gesamtbetriebs der Hardware des Detektors 36 dadurch durchgeführt, daß dieser direkt mit dem digitalen Tongenerator verbunden wird und auf entsprechende Signale überwacht. Der ausgewählte Empfangskanal des Detektors zur Durchgangsprüfung sollte während des Prüfbetriebs unwirksam geschaltet werden, um zu vermeiden, daß eine Störung einer normalen gerade in Gang befindlichen Prüfung erfolgt. Wenn die Routineprüfung erfolgreich abgeschlossen ist, wird ein dem Binärwert

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- # - ^VPA μ ρ 7 41 a de

entsprechendes Signal an den noch zu erläuternden Ausgangspins P10, P11, Ρ12 und P15 auftreten. Ein Signal des Binärwerts 0 an einem beliebigen dieser Ausgänge zeigt an, daß in der Hardware ein Fehler vorliegt,mit der Folge daß der betreffende Kanal des Durchgangsprüfungsdetektors außer Dienst genommen wird.

Die verbleibenden Pins von PORT1 werden für die Abgabe von Ausgangssignalen ausgenutzt. Das dem Pin P10 zugeordnete Signal ist ein Tonanwesenheitssignal, das anzeigt, daß der Steuerprozessor 66 acht aufeinander folgende quadratische Mittelwerte eines Tonsignals empfangen hat, oder in anderen Worten, daß ein ordnungsgemäßer Prüfton durch den Detektor während der vergangenen 32 ms empfangen worden ist.

Dieses Signal weist im aktiven Zustand hohes Potential auf und wird unmittelbar nachdem ein nichtordnungsgemäßes Tonsignal festgestellt wird, auf 0 gesetzt.

Die Pins P11 und P12 liefern Fehlersignale. Das Fehlersignal ERR0R1 zeigt entweder einen Fehler des Sequenzers, einen Synchronisationsfehler oder den Üeberlaufzustand des Multiplier/Akkumulators 56 an. Das zweite Fehlersignal ERR0R2 zeigt im aktiven Zustand hohes Potential und gibt dann an, da£ zwischen dem Steuerprozessors 66 und der Schnittstelleneinheit 46 -für, die Zeichenmultiplexleitung, die Zeitbeziehung der Empfangskanalnummer CCT ist.

Der Pin P14 liefert ein Bereitschaftssignal, ein allgemeines Rücksetzsignal, das im aktiven Zustand niedriges Potential aufweist und die Bereitschaft der Überwachungsschaltung 72 und des Überlaufdetektors 70 herstellt und eine Rückstellung in einen Interruptzustand bewirkt. Der Pin P15 liefert ein Ausgangssignal und ein Anförderungssignal (OUT OF SERVICE) an den Gruppenprozessor 20

- VPA 84 P 7 4 1 8 DE

über die Ausgangsschnittstelleneinheit 46' der Zeichenmultiplexleitung. Dieses im, aktiven Zustand hohes Potential aufweisende Signal wird dazu herangezogen, die entsprechende Hardware zu überprüfen. Der letzte Pin von PORT1 ist der Pin P16, der im aktiven Zustand hohes Potential führt, das dazu verwendet wird, einen Statusindikator 74 zu deaktivieren, der in Form einer Leuchtdiode (LED) realisiert ist, was dann der Fall ist, wenn alle Empfängerkanäle des Detektors außer Betrieb sind.

Der zweite Port P0RT2 des Steuerprozessors 66 wird als Eingangsport für Meßdaten verwendet, die vom digitalen Signalprozessor geliefert werden. Die acht entsprechenden Pins des Steuerprozessors sind jeweils mit einem zugeordneten Ausgang des Ausgangszwischenregisters 64 verbunden, von wo sie die Meßdatenbytes YNO bis YN7 empfangen.

Der Steuerprozessor 56 hat einen bidirektionalen Busport, der als Eingangsport verwendet wird. Das entsprechende Format des an diesem Busport empfangenen Datenbytes ist in Fig.13 schematisch dargestellt. Die drei niedrigstwertigen Dateneingänge BO bis B2 empfangen ein aus drei Bit bestehendes Signal FRAME, das der Empfängerkanalnummer CCT entspricht, die vom Sprachadreßdekoder 40 erzeugt wird, wie dies im Zusammenhang mit Fig. 4A erläutert worden ist. Dieses 3-Bit-Signal wird dem Steuerprozessor 66 zugeführt und gibt die Nummer des gerade aktiven Kanals des Detektors an. Wie vorstehend im Zusammenhang mit dem Zeitdiagramm gem. Fig. 5 erläutert ist, wird ein solches Zählergebnis alle 500 /Us erneuert.

- VPA 84 P 7 4 1 8 OE

An dem Bit B3 zugeordneten Pin wird ein Rücksetzsignal empfangen, das in einem Byte enthalten ist, das durch den Gruppenprozessor 20 erzeugt wird und dem Durchgangsprüfdetektor über die Eingangsschnittstelle 46 für die Zeichenmultiplexleitung zugeführt wird. Dieses im aktiven Zustand niedriges Potential aufweisende Bitsignal RESET gibt einen Zähler des Steuerprozessors 66 für die anstehende Empfangskanalnummer CCT frei. Dieser Zähler des Steuerprozessors wird in seinem Zählerstand erhöht wenn ein gültiger Mittelwert eines Tonsignalpegels festgestellt worden ist und zwar solange, bis acht aufeinander folgende Zählvorgänge abgewickelt worden sind, wodurch angezeigt ist, daß ein ordnungsgemäßes Tonsignal vorliegt. Es wird dann das erwähnte Signal TONE ON über die Zeichenmultiplexleitung an den Gruppenprozessor 20 gesendet. Das Rücksetzsignal R zeigt den Anfang eines solchen Tonprüfprozessors an.

Die in ihrer Wertigkeit nachfolgenden drei Bits B4 bis B6 gehören zu den betreffenden Ausgangssignalen der Eingangsschnittstelle 46 der Zeichenmultiplexleitung. Dieser Teil des dem Gruppenprozessor 20 zugeführten Bytes bezieht sich auf den Zustand der geprüften Tonsignalverbindung und gibt insbesondere einen Dämpfungs wert ein. Diese Steuerinformation wird vom Steuerprozessor 66 benötigt, um einen Vergleich bei der Feststellung gültiger Mittelwerte von Tonsignalproben vornehmen zu können. Diese Bits sind Ein-DB-Schritten, die von 0 bis 7 DB reichen, zugeordnet, wobei eine lineare Binärwertdarstellung zugrunde liegt.

Das höchstwertige Bit des Byte, das am Busport empfangen wird, ist ein weiteres Auslösesignal E, das den Steuerprozessor 66 darüber informiert, ob der augenblicklich gewählte und durch die entsprechende Smpfängerkanalnummer CCT gekennzeichnete Empfangerkanal die

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Bearbeitung des gefilterten Tonsignals erforderlich macht. Wenn dieser Kanal außer Betrieb genommen ist, hat der Steuerprozessor 66 zu bestimmen, ob alle Kanäle außer Betrieb genommen sind, in welchem Fall der beschriebene Statusindikator Ik deaktiviert wird. Der Steuerprozessor 66 empfängt mehrere Steuersignale. Ein erster Prüfeingang TO empfängt das Signal VALID OUT, das vom digitalen Signalprozessor kommt und anzeigt, daß die im AusgangsZwischenregister Jk befindliehen Daten ordnungsgemäß sind. Der zweite Prüfeingang T1 ist mit dem Ausgang des Überlaufdetektors 70 verbunden und empfängt von dort ein Fehlersignal, das einen Überlauf des Multiplier/Akkumulators angibt.

Der Unterbrechersignaleingang des Steuerprozessors empfängt das Unterbrechersignal INT, das, wie im Zusammenhang mit dem Zeitdiagramm in Fig. 5 beschrieben, ein Ausgangssignal des Zeichenadreßdekoders 42 ist. Dieser Eingang wird alle 500 /US aktiviert, indem dieses Signal niedriges Potential annimmt. Eine Unterbrechung führt dazu, daß der Steuerprozessor 66 seine Routine beginnt, die den nächsten Empfangskanal betrifft.

Der Rücksetzeingang RESET des Steuerprozessors 66 ist mit dem Ausgang der Überwachungsschaltung 72 verbunden, die die Rücksetzroutine des Mikroprozessors steuert. Die Aufgabe der Überwachungsschaltung 72 besteht darin, sicherzustellen, daß der Mikroprozessor, wie vorstehend beschrieben, einen Bereitschaftsimpuls zwischen dem Auftreten eines Unterbrechersignals und eines Einschreibsteuersignals erzeugt. Wenn der Bereitschaftsimpuls nicht erzeugt wird, nimmt das Rücksetzsignal niedriges Potential an. Geschieht dies, dann kehrt das Programm des Steuerprozessors 66 in die Initialisierungsroutine zurück. Die Überwachungsschaltung 72 er-

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zeugt ein Rücksetzsignal wenn der Betriebsstrom eingeschaltet wird. Der Vollständigkeit halber ist in der Fig. 11 gezeigt, daß der Steuerprozessor 66 einen 6 MHz-Taktpuls zugeführt bekommt, der durch einen übliehen Quarzoszillator erzeugt wird.

Nachfolgend wird der Betrieb des Steuerprozessors 66 im Zusammenhang mit dem in den Figuren 14 bis 18 dargestellten Flußdiagramm näher erläutert. Der Steuerprozessor erfordert eine Initialisierungsroutine, nachdem der Betriebsstrom eingeschaltet worden ist. Diese Routine ist in Fig. 14 in der linken Spalte dargestellt. Der Zweck dieser Routine besteht darin, eine Unterbrechung in dem Fall herbeizuführen, daß das von Außen kommende Unterbrechersignal nicht rechtzeitig eintrifft. Diese Routine wird durch Laden des Zeitgliedes des Prozessors gestartet, was durch die Blöcke 1400 und _v 1402 angedeutet ist. Wenn das Unterbrecherzeitglied des Steuerprozessors 66 freigegeben wird, erfolgt ein Laden eines Arbeitsregisters R2 mit der Empfangskanalnummer CCT. Daraufhin wird der Freigäbeimpuls erzeugt, der die Überwachungsschaltung 72 in den Setzzustand verbringt und es wird das externe Unterbrechersignal freigegeben. Diese Schritte sind durch die Blöcke 1404 bis 141O veranschaulicht.

Nachdem ein Unterbrechersignal festgestellt worden ist, wie dies durch 1412 zeigt, wird der erste Port P0RT1 voreingestellt, siehe Block 1414. Zu dieser Zeit werden die am Busport des Steuerprozessors 66 anstehenden Daten in ein Arbeitsregister R6 geladen und die Empfängerkanalnummer wird in den anderen Teilabschnitt des Arbeitsregisters R2 eingeschrieben.' Diese beiden Ladeschritte sind durch die Blöcke 1416 bzw. 1418 veranschaulicht. Die Empfängerkanalnummer, die in

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dem anderen Teilabschnitt dieses Arbeitsregisters gespeichert ist, wird dann erhöht. Im Normalfall sollten dann die Inhalte in beiden Teilabschnitten identisch sein. Dieser Zustand wird im nächsten Schritt über-.5 prüft und sofern die Bedingung nicht rechtzeitig eingehalten ist, wird das Fehlersignal ERROR2 gesetzt. Die vorstehend beschriebenen Schritte sind in Fig. 4 durch die Blöcke 1420 bis 1426 veranschaulicht. Im Falle einer normalen Betriebsweise des Steuerprozessorss ist die Prüfung auf Identität der beiden Empfängerkanalnummern positiv und der Steuerprozessor 66 geht daran seine Entscheidungsroutine durchzuführen. Der Start dieser Routine ist im Flußdiagramm gem. Fig. 15 gezeigt. Die Eingangsbedingungen dieser Entscheidungsroutine werden entsprechend den Blöcken 1500 und 1502 eingestellt, der Dämpfungspegel , der für den gerade aktuellen Empfangskanal gilt, wird in das Arbeitsregister R4 eingegeben und im Arbeitsregister R5 wird eine entsprechende Maske eingestellt. Darüber hinaus wird geprüft, ob der Empfangskanal nicht deaktiviert ist. Wenn der aktuelle Empfangskanal deaktiviert ist, wird ein globales Freigabezeichen für den Steuerprozessor 66 rückgesetzt und nach einer Verzögerung von 40 /xxs fährt dann der Steuerprozessor mit der später noch zu beschreibenden OUT-OF-SERVICE-Routine fort.

Normalerweise ist der betreffende Empfangskanal aktiviert und die entsprechend dem Block 1502 durchgeführte Prüfung ergibt ein positives Ergebnis.

Diese Bedingung entsteht durch Setzen des erwähnten globalen Freigabezeichens entsprechend Block 1508 und durch Vorbereitung des Tonprobenzählers. Das bedeutet, daß der Zählerstand des Zählers darauf geprüft wird, ob er auf 0 zurückgesetzt worden ist, andererseits wird

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er gelöscht. Nach dem Löschen des Zählerinhalts beginnt die Zeitspanne für die Abgabe eines gültigen Ausgangssignals des Digitalsignalprozessors. An diesem Punkt des Programmflusses ist der Steuerprozessor zur Überprüfung der vom Digitalprozessor über den Eingangsport P0RT2 empfangenen Daten bereit. Die obenbeschriebene . Tonzählerroutine wird durch die Blöcke 1508 bis 1516 in Fig. 15 wiedergegeben.

Zur Vervollständigung der Beschreibung des Flußdiagramms in Fig. 15 sei zunächst angenommen, daß der digitale Signalprozessor kein gültiges Ausgangssignal innerhalb der letzten 125 /US nach der abfallenden Flanke des allgemeinen Unterbrechersignals INT abgegeben hat. In diesem Fall wird die Zeitsperrenschleife, die durch die Blöcke 1518 und 1520 repräsentiert wird und die den Steuerprozessor 66 im Wartezustand hält,unterbrochen, das bedeutet, daß sich ein Fehlbetrieb des digitalen Signalprozessors eingestellt hat, wie durch den Block 1552 angegeben ist. In diesem Fall wird das Fehlerbitsignal ERR0R1 des Ausgangsbytes des Steuerprozessors 66 gesetzt und der Steuerprozessor beginnt mit der OUT-OF-SERVICE-Routine, die noch beschrieben werden wird.

Normalerweise wird innerhalb der vorgegebenen Zeitspanne durch den digitalen Signalprozessor ein gültiges Ausgangsbyte geliefert, d.h. die gemäß Block 15118 in Fig. 5 durchgeführte Prüfung ist erfolgreich. In diesem Fall fährt der Steuerprozessor mit der Überprüfung der vom digitalen Signalprozessor gerade empfangenen Ausgangsdaten fort. Diese Routine ist im Flußdiagramm gem. Fig. 16 näher dargestellt. Die Blöcke 16OO bis 1606 veranschaulichen ein Unterprogramm, das das vom digitalen Signalprozessor empfangene Ausgansdatenbyte mit einer Dämpfungspegelinformation maskiert, die den

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üblichen Dämpfungspegel für den im Zusammenhang mit dem gerade zu prüfenden Empfangskanal benutzten Tonsignalübertragungsweg darstellt.

Durch dieses Maskieren wird ein Tonsignalpegel bestimmt, der im Hinblick auf den gemessenen Mittelwert geprüft werden kann, der einen gültigen Tonpegel darstellt. Diese Prüfung ist durch den Block 16108 symbolisiert und führt unmittelbar zum Löschen des Tonprobenzählers, siehe Block 1610 wenn die Prüfung negativ ausfällt. Daraufhin schreitet der Steuerprozessor 66 zu der erwähnten OUT-OF-SERVICE-Routine weiter.

Wenn jedoch ein ordnungsgemäßes Tonsignal festgestellt wird, wird der Zähler um 1 erhöht und der Zählerinhalt darauf geprüft, ob schon acht oder mehr gültige Tonsignalproben festgestellt worden sind. Ist dies der Fall dann wird das beschriebene Signal TONE ON des Ausgangsbyte des Steuerprozessors 66 eingestellt, andernfalls entfällt dieser letzte Schritt und der Steuerprozessor kommt unmittelbar zu der OUT-OF-SERVICE-Subroutine. Diese letzten Schritte des Erhöhens des Tonprobenzählerstandes und des Prüfens des Zählerinhalts werden durch die Blöcke 1612 bis 1616 in Fig. 16· veranschaulicht.

Vorstehend sind alle Zweige des Programmflusses beschrieben worden, die zu der OUT-OF-SERVICE-Subroutine führen, die in den ersten beiden Blöcken 1700 und 1702 des Flußdiagramms gem. Fig. 17 symbolisiert ist. Jeder Zähler des Sequenzers, jeder Überlauf des Multiplier/ Akkumulators 56 des digitalen Signalprozessors,ein Synchronisationsfehler oder eine fehlende Kombination zwischen einer auf neusten Stand gebrachten Kanalnummer und der an der Zeichenschnittstelle auftretenden Kanalnummer führt dazu, daß die OUT-OF-SERVICE-Prüfung

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ein positives Ergebnis bringt, das dazu führt, daß das betreffende Bitsignal im Ausgangsbyte des Steuerprozessors 66 gesetzt wird, wie Block 1702 veranschaulicht.

Andernfalls fällt dieser Schritt weg und der Prozessor schreitet unmittelbar zur nächsten Prüfung fort, wie dies Block 1704 zeigt. In dieser Prüfung wird festgestellt, ob der Steuerprozessor 66 einen Prüflauf durchführen soll, d.h. der Steuerprozessor wird durch den Gruppenprozessor 20 veranlaßt, die Hardware für das Nachrichtenbyte zu prüfen. Dies geschieht dadurch, daß für die Ausgangssignale TONE ONE, ERR0R1, ERR0R2 und OUT-OF-SERVICE-Anforderung eine "1" gesetzt wird. Der letztgenannte Schritt, veranschaulicht durch den Block 1706, wird weggelassen, wenn der Steuerprozessor sich nicht im Prüflaufzustand befindet.

Anschließend wird eine weitere Prüfung durchgeführt, bei der festgestellt wird, ob alle Empfängerkanäle deaktiviert sind und wenn dies der Fall ist,wird der Zustandsindikator 76 mit Hilfe des betreffenden Bitsignals das Ausgangsnachrichtenbyte in den "1"-Zustand versetzt.

Andernfalls wird der Statusindikator abgeschaltet. Die_ses Unterprogramm ist durch die Blöcke 708, 710 und 712 des Flußdiagramms gem. Fig. 17 veranschaulicht.

Das Programm des Steuerprozessors schreitet dann zu den • letzten im Flußdiagramm von Fig. 18 veranschaulichten Schritten. Der Block 1800 symbolisiert eine Prüfung des Zustands des betreffenden Pins des Eingangsports P0RT1, der im Falle einen niedrigen Potentials angibt, daß ein Sequene er fehler'· vorliegt. Zum Zeitpunkt, zu dem diese Prüfung durchgeführt wird, sollte der Digitalsignalprozessor den Zustand des Zyklusbeginns erreicht haben, wie vorstehend unter Bezugnahme auf die Arbeitsweise

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des digitalen*Signalprozessors im Zusammenhang mit dem Zeitdiagramm gem. Fig. 5 erläutert worden ist. Weist der betreffende Eingangspin des Steuerprozessors 66 hohes Potential auf, dann zeigt dies an, daß kein Sequenzerfehler vorliegt und der Programmfluß kann im Normalbetrieb weiterlaufen. Andernfalls liegt ein Betriebsfehler des digitalen Signalprozessors vor und das Fehlerbitsignal ERROR1 des Ausgangs-Nachrichtenbyte, das einen fehlerhaften Betrieb des Digitalsignalprozessors anzeigt, wird gesetzt, was schematisch durch Block 1802 veranschaulicht ist.

Danach wird der Löschimpuls erzeugt, der die Überwachungsschaltung zurücksetzt, wie dies Block 1804 veranschaulicht. Bei der nachfolgenden, durch den Block 1806 veranschaulichten Prüfung wird ermittelt, ob am Unterbrechereingang des Steuerprozessors eine Unterbrechungsbedingung vorliegt. Ist dies der Fall, so wird das zweite Fehlerbitsignal ERRQR2 wie durch Block 1808 angedeutet, gesetzt und ein Löschimpuls, der die Zeitschaltung der Überwachungsschaltung wieder in Betrieb setzt, wird, wie durch Block 1810 gezeigt, erzeugt. Daraufhin wird, wie Block 1812 veranschaulicht, die Zeitzähler des Steuerprozessors 66 wieder aktualisiert und der Steuerprozessor kehrt zum Anfang der Eingangsroutine zurück, die auf der rechten Spalte in Fig. 14 dargestellt ist.

23 Patentansprüche
18 Figuren

Claims (23)

1. 35U3H - VPA 84 P 7 4 1 8 OE

   Patentansprüche.

   (1/ Detektor für eine tonfrequente Durchgangsprüfung in einem PCM-Zeitmultiplexvermittlungssystem für den Anschluß einer Vielzahl von Sprachübertragungsleitungen, bei dem Schnittstelleneinheiten zur Verbindung von Gruppen solcher Sprachübertragungsleitungen an die Vermittlungsstelle vorgesehen sind, ferner ein digitaler Tongenerator zur Erzeugung vermittlungstechnischer Tonsi- gnale, ein Koppelnetz und eine Steuerung zur Herstellung und Auslösung von Verbindungen und zu Prüfzwecken, sowie ein Taktgenerator vorhanden sind, wobei der Detektor zur Auswertung von Tonsignalen ausgelegt ist, die über vorübergehend aufgebaute Sprachsignalverbindungen übermittelt werden,

   gekennzeichnet durch:

   Detektorschnittstellen, die an das Koppelnetz ange- μ

   schlossen sind und der Aufnahme von seriellen Tonin- ■

   formationen sowie der Ableitung von digitalkodierten Tonsignalproben dienen und ferner mit der Steuerung verbunden sind, von der sie seriell übertragene Steuerinformationen aufnehmen und diese in Synchronisier- und Steuersignale für den Detektor verwandeln, einen digitalen Signalprozessor, der die erwähnten Synchronisier- und Steuersignale sowie die Tonsignalproben aufnimmt und eine Anordnung zur Umwandlung der Tonsignalproben in linearisierte Tonsignalproben, ferner Einrichtungen zur digitalen Filterung dieser linearisierten Tonsignalproben wie eine Einrichtung zur Ermittlung des Pegels der gefilterten Tonsignalproben aufweist, die ein dem ermittelten Tonsignalpegel entsprechendes Ausgangssignal erzeugt,

   sowie einen Steuerprozessor, der die erwähnten Ausgangssignale des digitalen Signalprozessors, die Synchroni-

   siersignale und die Steuersignale aufnimmt und eine Be- *

   wertung der Tonsignalproben im Hinblick auf einen vor-

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   gegebenen Wert und eine vorgegebene Dauer vornimmt, um das Vorhandensein eines ordnungsgemäßen Prüftons festzustellen und ein dementsprechendes Prüfergebnissignal an die Vermittlungssteuerung liefert.
2. 2. Detektor nach Patentanspruch 1,

   dadurch gekennzeichnet, daß folgende Schnittstellenschaltungen vorhanden sind: eine Sprachmultiplexleitungs-Schnittstellenschaltung (^) ^zur Aufnahme serieller Tonsignalinformationen, die einen Serien-Parallel-Wandler zur Erzeugung von Tonsignalbytes aufweist,

   einen Sprachadreßdekoder (40) zur Aufnahme von Sprachadreßinformationen von der Steuereinheit (10) zur Erzeugung erster davon abgeleiteter Synchronisiersignale für den Detektor,

   einen Zeichenadreßdekoder (42) zur Aufnahme von Zeichenadreßinformationen von der Steuereinheit (10) und zur Erzeugung zweiter daraus abgeleiteter Synchronisiersignale für den Detektor, sowie

   eine Zeichenmultiplexleitungs-Schnittstelle (46), die einen Serien-Parallel-Wandler umfaßt, der von der Steuereinheit (10) seriell angelieferte Signalisierinformationen (SIHOX) aufnimmt und diese in Signalisierinformationbytes umwandelt, ferner einen Parallel-Serien-Wandler, der die erwähnten Prüfergebnissignale vom Steuerprozessor (66) aufnimmt und sie in serieller Form an die Steuereinheit (10) weitergibt.
3. 3. Detektor nach Patentanspruch 2, dadurch gekennzeichnet, daß der digitale Signalprozessor (50, 52, 54, 56, 53, 6o) eine Mehrzahl von zeitlich gleich weit voneinander beanstandeten und voneinander unabhängigen Empfangskanälen zur Verfugung stellt, die individuell einer der

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   durch die.Steuereinheit (10) vorübergehend aufgebauten Sprachsignalverbindungen zugeordnet ist.
4. 4. Detektor nach Patentanspruch 3, dadurch gekennzeichnet, daß der Digitalsignalprozessor folgende Bestandteile umfaßt :

   einen Multiplier/Akkumulator (56), einen Hauptspeicher (58) und

   einen Notizkitzblockspeicher (60) mit jeweils Dateneingängen- und Ausgängen sowie Steuereingängen; einen Prozessorbus (62), der die Dateneingänge- und Ausgänge der erwähnten Einheiten miteinander verbindet; sowie

   einen Mikrosequenzer (50), der die Steuereinheit des digitalenSignalprozessors darstellt und Zeitsteuereingänge aufweist, über die von den übrigen Teilen des Systems Synchronisiersignale aufgenommen werden,ferner mit Steuerausgängen versehen ist, die als Gesamtheit ein Mikrocodewort abgeben, das in Sequenzen von Steuersignalen unterteilt ist, wobei jede Steuersignalsequenz den Steuereingängen eines anderen der Bestandteile des Prozessors zugeführt wird.
5. 5. Detektor nach Patentanspruch 4, dadurch gekennzeichnet, daß der Mikrosequenzer folgende Bestandteile umfaßt: eine programmierbare logische Einheit (501) mit ersten Eingängen zur Aufnahme jeweils eines der Detektorsynchronisiersignale, mit zweiten Eingängen und mit Adreßausgängen;

   einen Sequenzerspeicher (502, 503), in dessen Speicherplätzen jeweils eines der Mikrocodewörter gespeichert wird, die die Sequenzen der Steuersignale und ein Schrittadreßsignal umfassen, das den jeweils nächsten Schritt des Sequenzers bestimmt und das an die zweiten Eingänge der programmierbaren logischen Einheit gelangt,

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   wobei dieser Sequenzer Speicheradreßeingänge aufweist, die mit den Adreßausgängen der logischen Anordnung (501) verbunden sind, sowie Speicherausgänge hat, die jeweils ein Bit eines ausgewählten Mikrocodewortes abgeben.
6. 6. Detektor nach Patentanspruch 5»

   dadurch gekennzeichnet, daß zu dem Mikrosequenzer ferner ein Ausgangspuffer (503) gehört, dessen Eingänge jeweils mit einem betreffenden Ausgang des Sequenzerspeichers (503) verbunden sind und dessen Ausgänge an den Signalprozessorbus (62) angeschlossen sind und jeweils ein Bit des erwähnten Mikrocodewort abgeben, und daß dieser Puffer mit Steuereingängen versehen ist, die ein Abgabe-Freigabe.uigr.al (M-CLKL) empfangen.
7. 7. Detektor nach Patentanspruch 6,

   dadurch gekennzeichnet, daß der digitale Signalprozessor (50...) einen Mastertakt (M-CLK) zugeführt erhält, der durch den Taktgenerator der Steuereinheit (10) geliefert wird,um dessen Betrieb mit dem Pulsrahmen des Vermittlungssystems zu synchronisieren, und daß der digitale Signalprozessor mit einer Verzögerungsschaltung (504) versehen ist, die den Mastertakt aufnimmt und daraus das erwähnte Ausgangs-Freigabesignal ableitet, das dem Ausgangspuffer des Mikrosequenzers zugeführt wird.
8. 8. Detektor nach Patentanspruch 4,

   dadurch gekennzeichnet, daß zur Linearisierung von Tonsignalproben ein Speicher vorgesehen ist, der in Form einer Linearisierungstabelle (52) programmiert ist und dessen Eingänge die Tonsignalproben aufnehmen und dessen Ausgänge die linearisierten Tonsignalproben abgeben.

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9. 9. Detektor nach Patentanspruch S, dadurch gekennzeichnet, daß der Linearisierungsspeicher aus zwei Speicherabschnitten besteht, die jeweils eine Tabelle zur Umsetzung einer Tonabtastprobe in eine linearisierte Tonabtastprobe nach dem Α-Gesetz oder dem /U-Gesetz enthalten und einen Steuereingang aufweist, über den jeweils einer der beiden Speicherabschnitte aufgrund eines ihm zugeführten Auswahlsignals ausgewählt wird, das von der Steuereinheit (10) über die Schnittstellenschaltungen geliefert wird.
10. 10. Detektor nach Patentanspruch 4, dadurch gekennzeichnet, daß das digitale Filter (54) zur Filterung linearisierter Tonabtastproben einen Koeffizientensppicher · in Form einer Tabelle zum Speichern der Koeffizienten umfaßt, die die Frequenzcharakteristik des Filters bestimmen.
11. 11. Detektor nach Patentanspruch 10, dadurch gekennzeichnet, daß die Koeffizienten des digitalen Filters derart festgelegt sind, daß die Frequenzcharakteristik eine Bandpaßcharakteristik mit einer für die Durchgangsprüfung festgelegten Mittenfrequenz ist.
12. 12. Detektor nach Patentanspruch 11, dadurch gekennzeichnet, daß der Koeffizientenspeicher aus Speicherabschnitten besteht, die jeweils eine Gruppe von Filterkoeffizienten speichern, die jeweils einer anderen Tonfrequenz zugeordnet sind, und daß ein Steuereingang vorgesehen ist, dem von der · Steuereinheit (10) über die Schnittstelleneinheiten ein Frequenzauswahlsignal zugeführt wird, mit dessen Hilfe einer der Speicherabschnitte ausgewählt wird.

    - $*i - VPA 84 P 7 4 1 8 DE
13. 13. Detektor nach Patentanspruch 4, dadurch gekennzeichnet, daß der digitale Signalprozessor (50,..) dazu ausgelegt ist, einen quadratischen Mittelwert der gefilterten Tonabtastproben zu ermitteln.
14. 14. Detektor nach Patentanspruch 13, dadurch gekennzeichnet, daß der digitale Signalprozessor ein Ausgangszwischenregister (64) aufweist, das über den Prozessorbus (62) die dem erwähnten quadratischen Mittelwert entsprechenden Daten empfängt.
15. 15. Detektor nach Patentanspruch 14,

    dadurch gekennzeichnet, daß der digitale Signalprozessor (50...) ein Ausgangs-Flip-Flop (68) aufweist, das durch ein gültiges Bitsignal des Mikrocodewortes gesetzt wird, das durch den Mikrosequenzer (50) immer dann erzeugt wird, wenn im AusgangsZwischenregister (64) des Sigrialprozessors enthaltene Daten gültig sind.
16. 16. Detektor nach Patentanspruch 15, dadurch gekennzeichnet, daß der digitale Signalprozessor (50...) ferner mit einem Überlaufdetektor (70) versehen ist, der mit den Ausgängen des Multiplier/Akkumulators (56) in Verbindung steht und dazu dient, einen fehlerhaften Überlaufbetrieb des Multiplier/Akkumulators festzustellen.
17. 17. Detektor nach Patentanspruch 4, dadurch gekennzeichnet, daß dem digitalen Signalprozessor (50...) und dem Steuerprozessor (66) zur Synchronisierung erste und zweite Zeitsteuersignale zugeführt werden.

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18. 1 8 DE

    13. Detektor nach Patentanspruch 17, dadurch gekennzeichnet, daß dem Steuerprozessor (66) ferner erste Prozessorsteuersignale zugeführt werden, die die Steuereinheit (107 liefert und die ein Dämpfungssignal umfassen, das individuellen Dämpfungspegel für den betreffenden ,jeweils geprüften Übertragungswert angibt, der dazu verwendet wird den ermittelten Tonsignalpegel des betreffenden Empfangskanals zur Feststellung der Anwesenheit eines Prüftons zu bewerten.
19. 19· Detektor nach Patentanspruch 18, dadurch gekennzeichnet, daß der Steuerprozessor (66) Zähler zum Zählen der einzelnen Tonabtastproben in den einzelnen Empfangskanälen sowie eine Überwachungsschaltung zur Überwachung der Zähler auf einen minimalen Zählerstand aufweist, der das Vorliegen eines Prüftonsignals über eine ausreichend lange Zeitspanne signalisiert, wobei diese Überwachungsschaltung das Setzen eines Tonanwesenheitsbits in der Prüfergebnisinformation bewirkt wenn dies der Fall ist bzw. dieses Bitsignal zurücksetzt wenn die Ermittlung des Tonpegels auf einen nicht ausreichenden Wert geführt hat.
20. 20. Detektor nach Patentanspruch 19, dadurch gekennzeichnet, daß der Steuerprozessor Mittel zur Prüfung des Durchgangsdetektors sowie zur Erzeugung eines individuellen Anforderungssignals (OUT-OF-SERVICE) aufweist, das Teil der Prüfergebnisinformation ist, die an die Steuereinheit (10) geliefert wird, und daß dem Steuerprozessor ein Rücksetzsignal zugeführt wird, das eines der genannten ersten Prozessorsteuersignale ist und das kanalindividuell zur Sperrung des betreffenden Kanals geliefert wird.

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    - & - VPA 84 P 7 4 ί 8 DE
21. 21. Detektor nach Patentanspruch 20, dadurch gekennzeichnet, daß der Steuerprozessor (56) eine Einheit zur Feststellung des Sperrzustandes aller Empfängerkanäle und zur Erteilung eines Statussignals aufweist, die im Prüfergebnissignal diesen Sperrzustand kennzeichnen, und daß weiterer Bestandteil ein Anzeigeelement ist, dem das Statussignal zugeführt wird, und das den Betriebszustand des Detektors anzeigt.
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22. 22. Detektor nach Patentanspruch 21, dadurch gekennzeichnet, daß der Steuerprozessor (5c) einen Unterbrechungseingang aufweist, dem ein Unterbrechungssignal zugeführt wird, das eines der ersten Detektorzeitsteuersignale ist, daß er ferner auf aufeinanderfolgende Unterbrechungssignale ansprechende Unterbrechungseinheiten aufweist, die ihn in den Anfangszustand eines Programmablaufs verbringen, mit dem der Tonpegel des im nächsten Empfangskanal angelieferten Tonsignals ermittelt wird, und ein Fehlersignalbit in der Prüfergebnisinformation gesetzt wird, wenn der jeweils im Gang befindliche Programmablauf bei Auftreten eines solchen Unterbrechersignals noch nicht abgeschlossen ist.
23. 23. Detektor nach Patentnaspruch 22, dadurch gekennzeichnet, daß der Steuerprozessor (56) ferner einen Rücksetzeingang und eine Überwachungsschaltung aufweist, die in Form eines rücksetzbaren Zählers realisiert ist, der einen Steuereingang und einen Ausgang aufweist, der mit dem Rücksetzeingang des Steuerprozessors verbunden ist, und daß die erwähnte Selbstprüfschaltung nach .jedem Abschluß eines Programmlaufs ein Löschsignal liefert, das dem Steuereingang der Überwachungsschaltung zugeführt wird und diese zurücksetzt.