DE3511444A1 - Circuit arrangement for monitoring the reliability of rotational speed pulses - Google Patents

Abstract

The subject-matter of the invention is the monitoring of the reliability of rotational speed pulses. The aim of the invention is to protect against the consequences of pulse failure during rotational speed measurement or monitoring. It was based on the object of providing a circuit arrangement which detects the failure of rotational speed pulses and generates signals to switch off the motor of centrifuges. According to the invention, said circuit is composed of two rotational speed scanning stages, pulse shapers and pulse shorteners, connected downstream thereof, of a first and second failure detection circuits connected in parallel to the pulse shorteners, and of a clock pulse generator. The first failure detection circuit contains four edge-triggered D flip flops and two AND gates, the second two AND gates and a retriggerable monostable multivibrator.

Description

schaltungsanordnung zur Zuverlässigkeitsüberwachung von Drehzahlimpulsen Die Erfindung betrifft die Zuverlässigkeitsüberwachung von Drehzahlimpulsen, die entweder der Drehzahlmessung und -anzeige oder einer Bewertung für den Überdrehzahlschutz dienen. Sie ist insbesondere für hochtourige Maschinen, wie z. B. Zentrifugen, zweckmäßig.circuit arrangement for reliability monitoring of speed pulses The invention relates to the reliability monitoring of speed pulses that either the speed measurement and display or an evaluation for the overspeed protection to serve. It is particularly useful for high-speed machines such as B. centrifuges, appropriate.

Alle bekannten Überdrehzahl-Schutzschaltungen, z. B. DD-PS 200 111, H 02 H - 7/093, DE-OS 2 015 576, G 05 d - 13/04, DE-OS 2 415 934, B 04 B - 9/10, setzen eine praktisch stöxungs freie Drehzahlimpulserzeagung voraus. Sie konnen den Ausfall von Drehzahlimpulsen infolge fehlerhafter Arbeitsweise der Drehzahlabtaststufen nicht erkennen. Gefährlich ist der in kurzen Abständen immer wiederkehrende Ausfall von Impulsen, weil die Zeitabschnitte ohne Impulsausfall für die Erfassung einer oberdrehzahl zu kurz sind. Diese Zeitabschnitte müssen mindestens so groß wie die Zeitbasis für die Impulszählung sein. Bei Impulsausfall ist also keine Sicherheit des Abschaltens des Antriebs bei Uberdrehzahl gegeben.All known overspeed protection circuits, e.g. B. DD-PS 200 111, H 02 H - 7/093, DE-OS 2 015 576, G 05 d - 13/04, DE-OS 2 415 934, B 04 B - 9/10, require a practically interference-free speed pulse generation. You can the failure of speed pulses as a result of incorrect operation of the speed sampling stages not seen. The recurring failure at short intervals is dangerous of pulses because the periods of time without a pulse dropout for the acquisition of a upper speed is too short. These time periods must be at least as large as that Be the time base for pulse counting. There is no security in the event of a pulse failure given that the drive is switched off in the event of overspeed.

Ebenso wie bei Überdrehzahl-Schutzschaltungen führt der Ausfall von Drehzahlimpulsen bei Drehzahlmeßschaltungen zu Meßfehlern, die ein beträchtliches Ausmaß annehmen können. Auch hier sind keine Schaltungen bekannt, die eine Sehlerhafte Meßwertbildung bzw. -anzeige signalisieren.As with overspeed protection circuits, the failure of Speed pulses in speed measuring circuits lead to measurement errors that cause a considerable Can take on dimensions. Here, too, no circuits are known to be faulty Signal formation or display of measured values.

Die erfindung bezweckt den Schutz vor den Folgen des Impulsausfalls bei der Drehzahlüberwachung oder -messung.The invention aims to protect against the consequences of the pulse failure for speed monitoring or measurement.

Der Erfindung lag di Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, die Drehzahlimpulse hinsichtlich ihres Vorhandenseins und Fehlens überwacht und Signale zum Abschalten des Motors von Zentrifugen, insbesondere von Zentrifugen mit zwei parallel arbeitenden Überdrehzahl-Schutzschaltungen, erzeugt.The invention was based on the object of providing a circuit arrangement create that monitors speed pulses for their presence and absence and signals for switching off the motor of centrifuges, in particular centrifuges with two overspeed protection circuits working in parallel.

Zur Lösung dieser Aufgabe ist erfindungsgemäß vorgesehen: Die Schaltungsanordnung ist aus zwei Drehzahlabtaststufen, diesen nachgeschalteten Impulsformern und Impulsverkürzern, einer parallel an die Impulsverkürzer angeschlossenen ersten und zweiten Ausfallerkennungsschaltung und einem Taktgeber zusammengesetzt.To achieve this object, the following is provided according to the invention: The circuit arrangement consists of two speed sensing stages, these downstream pulse shapers and pulse shorteners, a first and second failure detection circuit connected in parallel to the pulse shorteners and a clock.

Die Abtaststufen sind in der Nähe deE Abtastelementes des drehenden Teiles angeordnet. In der ersten Ausfallerkennungsschaltung ist jedem Impulsverkürzer eine Hintereinanderschaltung aus einem ersten und einem zweiten flankengetriggerten D-Flipflop zugeordnet. Eingänge der Hintereinanderscha1 tungen sind die Takteingänge der vier Flipflop. Ihr Ausgang ist der Ausgang eines der beiden Flipflop. Die Ausgänge der erster. Flipflop sind mit dem D-Eingang des zugehörigen zweiten Flipflop verbunden. Die Setzeingänge und die D-Eingänge der beiden ersten Flipflop sowie der Setzeingang eines zweiten Flipflop sind über einen Widerstand an eine Betriebsspannung gelegt. Der Setzeingang des anderen zweiten Flipflop steht mit dem Ausgang des erstgenannten zweiten Flipflop sn Verbindung. Die Ausgänge der zweiten Flipflop sind mit ihren Reseteingänge und über AND-Gatter mit den Reseteingängen der ihnen vorgeschalteten ersten Flipflop verknüpft.The scanning stages are in the vicinity of the scanning element of the rotating one Part arranged. In the first failure detection circuit, each pulse is shortened a series connection of a first and a second edge-triggered D flip-flop assigned. The inputs of the series connections are the clock inputs of the four flip-flops. Its output is the output of one of the two flip-flops. The exits the first. Flip-flops are connected to the D input of the associated second flip-flop. The set inputs and the D inputs of the first two flip-flops as well as the set input a second flip-flop are connected to an operating voltage via a resistor. The set input of the other second flip-flop corresponds to the output of the former second flip-flop sn connection. The outputs of the second flip-flop are with their Reset inputs and via AND gates with the reset inputs of the upstream linked first flip-flop.

Die zweiten Eingänge dieser AND-Gatter sind jeweils an den Ausgang des anderen Impulsverkürzers gelegt. Die zweite Ausfaller-Kennungsschaltung besteht aus einer itintereinanderschaltung von zwei AND-Gattern und eines retriggerbaren Monoflop, wobei an den zweiten Eingang des zweiten AND-Gatters ein separates Resetsignal anliegt.The second inputs of these AND gates are each to the output of the other pulse shortener. The second failure identification circuit exists from an interconnection of two AND gates and one retriggerable monoflop, with a second input of the second AND gate separate reset signal is present.

Ausführungsbeispiel In der zugehörigen Zeichnung zeigen Fig. 1 das Prinzipschalttild der Schaltungsanordnung Fig. 2 das Schaltbild einer konkreten Ausführung der Schaltungsanordnung ohne Abtaststufen und Impulsformer Fig. 3 das Impulsdiagramn der ersten Ausfallerkennungsschaltung Big. 4 das Impulsdiagramtr der zweiten Ausfallerkennungsschaltung.Exemplary embodiment In the accompanying drawing, Fig. 1 shows the Schematic diagram of the circuit arrangement. FIG. 2 shows the circuit diagram of a specific one Execution of the circuit arrangement without sampling stages and pulse shaper Fig. 3 das Pulse diagrams of the first failure detection circuit Big. 4 the pulse diagram the second failure detection circuit.

Fig. 1 veranschaulicht das Schaltungsprinzip in Verbindung mit einer Zentrifuge. Von der Zentrifuge sind schematisch der Rotor 1, die Rotorwelle 2 und der Antriebsmotor 3 einschließlich Getriebe dargestellt. Am Boden des Rotors 1 ist als Abtastelement eine Sektoren abwechselnder aagnetischer Konsistenz aufweisende Abtastscheibe 4 befestigt. Im ihrer unmittelbaren Nahe sind die induktiven Abtaststufen 5 und 6 angeordnet. Ihnen sind jeweils Impulsformer 7 und 8 zur Erzeugung TTL-gerechter Rechteckimpulse nachgeschaltet, deren Ausgänge 17; 18 mit den Eingängen von Impulsverkürzern 9; 10 in Verbindung stehen. An die Ausgänge 19; 20 der Impulsverkürzer sind parallel eine erste Au.fallerkennungsschaltung 27 und eine zweite Ausfallerkennungsschaltung 28 angeschlossen. Der Ausgang 24 der ersten Auefallerkennuagsschaltung 27 ist mit dem Eingang eines Zählers 15 verbunden, dessen Ausgang 25 einen Eingang des Abschaltkreises 16 belegt. Der andere Eingang des Abschaltkreises 16 ist mit dem Ausgang 45 der zweiten Ausfallerkennungsschaltung 28 belegt. Der Ausgang 26 des Abschaltkreises 16 führt zum Antriebsmotor 3 des Rotors 1. Ein Taktgenerator 29 weist einen Ausgang 30 für den Anschluß des Zählers 15 und einen Ausgang 31 für den Anschluß der zweiten Ausfallerkennungsschaltung 28 auf.Fig. 1 illustrates the circuit principle in connection with a Centrifuge. Of the centrifuge, the rotor 1, the rotor shaft 2 and are schematically the drive motor 3 including gear shown. At the bottom of the rotor 1 is as a scanning element having sectors of alternating non-magnetic consistency Scanning disc 4 attached. The inductive scanning stages are in their immediate vicinity 5 and 6 arranged. They are each pulse shapers 7 and 8 for generating TTL-compliant Downstream square-wave pulses, the outputs of which are 17; 18 with the inputs of pulse shorteners 9; 10 related. To the outputs 19; 20 of the pulse shorteners are parallel a first failure detection circuit 27 and a second failure detection circuit 28 connected. The output 24 of the first fall detection circuit 27 is with connected to the input of a counter 15, the output 25 of which is an input of the shutdown circuit 16 occupied. The other input of the shutdown circuit 16 is connected to the output 45 of the second failure detection circuit 28 occupied. The output 26 of the shutdown circuit 16 leads to the drive motor 3 of the rotor 1. A clock generator 29 has an output 30 for connecting the counter 15 and an output 31 for connecting the second Failure detection circuit 28.

Nicht dargestellt ist die Jberdrehzahl-Schutzschaltung, die nicht zur Erfindung gehört, aber im gewählten Ausführungsbeispiel den Sinn für die Anwendung der erfindungsgemäßen Schaltungsanordnung ergibt. Sie ist zweifach ausgeführt, eingangsseitig mit den Ausgängen 17; 18 und einem weiteren Ausgang des Taktgenerators 29 und ausgangsseitig mit einem Eingang des Äbschaltkreises 16 verbunden.The overspeed protection circuit is not shown, it is not belongs to the invention, but in the chosen embodiment the sense of the application the circuit arrangement according to the invention results. It is designed twice, on the input side with the outputs 17; 18 and another output of the clock generator 29 and connected on the output side to an input of the output circuit 16.

Die Impulsverkürzer 9; 10 sind aus einem NAND-Gatter 34; 36, einem in einer der beiden Eingangsleitungen eingefügten Negator 83; 35 und einem diesen Eingang B mit Masse verbindenden Kondensator Oi; 02 aufgebaut.The pulse shorteners 9; 10 are made up of a NAND gate 34; 36, one inverter 83 inserted in one of the two input lines; 35 and one of these Input B connected to ground capacitor Oi; 02 built.

Kernstücke der Schaltungsanordnung sind die Ausfallerkennungsschaltungen 27; 28 (Fig. 2). Sie sind aus integrierten Schaltkreisen aufgebaut, deren Typennzeichen in der Fig. 2 vermerkt sind.The failure detection circuits are the core of the circuit arrangement 27; 28 (Fig. 2). They are made up of integrated circuits, their type identification are noted in FIG.

Die Ausfallerkennungsschaltung 27 setzt sich aus einer Hintereinanderschaltung eines ersten 11 und eines zweiten 13 flankengetriggerten D-Flipflop, die dem Impulsverkärzer 9 zugeordnet sind, einer Hintereinanderschaltung eines ersten 12 und zweiten 14 flankengetriggerten D-Flipflop, die dem Impulsverkürzer 10 zugeordnet sind, und zwei AND-Gattern 37; 38 zusammen. Der Ausgang 19 des Impulsverkürzers 9 ist mit den Takt eingängen T der Plipflop 11 13 und über das AND-Gatter 38 (Eingang A) mit dem Reset eingang R des Flipflop 12 verbunden. An den Ausgang 20 des Impulsverkürzers 10 sind die Takteingänge g der Flipflop 12; 14 und über das AND-Gatter 37 der Reseteingang R des Flipflop 11 angeschlossen. Die Ausgang 21; 22 bzw. Q der ersten Flipflop 11; 12sind mit den 1)-Eingängen D der zweiten Flipflop 13; 14 gekoppelt. Die Setzeingänge S und die D-Eingänge D der Flipflop 11; 12 sowie der Setzeingang S des Flipflop 14 sind über den Widerstand W an die Betriebsspannung UB gelegt. Der Setzeingang S des Flipflop 13 steht mit dem Ausgang Q des Flipflop 14 in Verbindung. Die Ausgänge 4 der Flipflop 13; 14 sind mit ihren Reseteingängen R und über die AND-Gatter 37; 38 (Eingänge B) mit den Reseteingängen der ihnen vorgeschalteten Flipflop 11; 12 verknüpft. Der Ausgang Q des Flipflop 13 - identisch mit dem Ausgang 24 der Ausfallerkennungsschaltung 27 - steht außerdem mit dem Vorwärtszähleingang OV des Zählers 15 in Verbindung.The failure detection circuit 27 is made up of a series connection a first 11 and a second 13 edge-triggered D-flip-flop, which are the pulse distorter 9 are assigned to a series connection of a first 12 and a second 14 edge-triggered D flip-flop, which are assigned to the pulse shortener 10, and two AND gates 37; 38 together. The output 19 of the pulse shortener 9 is with the clock inputs T of the Plipflop 11 13 and via the AND gate 38 (input A) with the reset input R of the flip-flop 12 is connected. At output 20 of the pulse shortener 10 are the clock inputs g of the flip-flop 12; 14 and via the AND gate 37 the reset input R of the flip-flop 11 is connected. The output 21; 22 and Q of the first flip-flop 11; 12 are connected to the 1) inputs D of the second flip-flop 13; 14 coupled. The set inputs S and the D inputs D of the flip-flop 11; 12 and the set input S of the flip-flop 14 are connected to the operating voltage UB via the resistor W. The set input S of the flip-flop 13 is connected to the output Q of the flip-flop 14. The exits 4 the flip-flop 13; 14 are with their reset inputs R and via the AND gate 37; 38 (inputs B) with the reset inputs of the upstream flip-flop 11; 12th connected. The output Q of the flip-flop 13 - identical to the output 24 of the failure detection circuit 27 - is also connected to the up-counting input OV of the counter 15.

Dessen Datenausgang B ist über eine Lötbrucke an einen Negator 44 gelegt. Der Negatorausgang bildet den Ausgang 25 des Zählers 15. Der Reseteingang X des Zählers 15 ist über einen Impulsverkürzer 43 an den zweiten Ausgang 31 des Taktgenerators 29 angeschlossen. Der Impulsverkürzer 43 ist ebenso wie die Impulsverkürzer 9; 10 aufgebaut.Its data output B is connected to an inverter 44 via a solder bridge placed. The inverter output forms the output 25 of the counter 15. The reset input X of the counter 15 is via a pulse shortener 43 to the second Output 31 of the clock generator 29 is connected. The pulse shortener 43 is also like the pulse shortener 9; 10 built.

Die Ausfallerkennungsschaltung 28 setzt ich aus zwei AND-Gattern 39; 40 und zwei flankengetriggerten D-Flipflop 41; 42 zusammen, die funktionell einen retriggerbaren Monoflop bilden. Die beiden Eingänge k; B des AND-Gatters 39 sind mit den Ausgängen 19; 20 verbunden. Der Ausgang des AND-Gatters 39 ist an den A-Singang des AKD-Gatters 40 geführt, an dessen B-Eingang ein gesondertes, im Steuergerät der Zentrifuge erzeugtes Resetsignal anliegt. Der Ausgang dieses Gatters 40 führt zu den Setzeigängen S der Flipflop 41; 42. Der Ausgang Q des Flipflop 41 ist an den Takteingang T des Flipflop 42 gelegt. Aber invertierte Ausgang Q ist mit dem eigenen D-Eingang verbunden. Der Takteingang T des Flipflop 41 ist an den ersten Ausgang SO des Taktgenerators 29 angeschlossen.The failure detection circuit 28 consists of two AND gates 39; 40 and two edge-triggered D flip-flops 41; 42 together, the functionally one Form retriggerable monoflop. The two inputs k; B of AND gate 39 are with the outputs 19; 20 connected. The output of the AND gate 39 is to the A-Singang of the AKD gate 40, at its B input a separate one in the control unit the reset signal generated by the centrifuge is present. The output of this gate 40 leads to the set inputs S of the flip-flop 41; 42. The output Q of the flip-flop 41 is on the clock input T of the flip-flop 42 is applied. But inverted output Q is with that own D-input connected. The clock input T of the flip-flop 41 is at the first Output SO of the clock generator 29 connected.

Die Reseteingänge R beider Flipflop 41; 42 liegen über einen Widerstand W2 an der Betriabspannung UB an. Der Ausgang Q des Flipflop 42 repräsentiert den Ausgang 45 der Ausfallerkennungsschaltung 28.The reset inputs R of both flip-flops 41; 42 lie over a resistor W2 at the operating voltage UB. The output Q of the flip-flop 42 represents the Output 45 of failure detection circuit 28.

Die Funktionsweise der beschriebenen Schaltungsanordnung soll anhand der Impulsdiagramme (Fig. 3 und 4) der Eingangs- und Ausgangssignale der beiden Augfallerkennungsschaltungen 27; 28 erläutert werden. Die Impulsamplituden sind wie üblich mit den Bezugszeichen der entsprechenden :din- und Ausgänge belegt. Unter diesen sind in Klammern di Bezugszeichen der zugehörigen Bauelemente angegeben.The mode of operation of the circuit arrangement described should be based on the timing diagrams (Figs. 3 and 4) of the input and output signals of the two Eye detection circuits 27; 28 will be explained. The pulse amplitudes are as usual with the reference symbols of the corresponding: din and outputs. Under these are given in brackets the reference numerals of the associated components.

Betrachtet werden vier funktionstypische Betriebszustände a); b); c) d). Im Betriebszustand a) wird der normale Betrieb ohne Impulsausfälle oder StörimpuLse gezeigt. Die Zustände b1); b) veranschaulichen Impulsausfälle auf einem der beiden Abtastkanäle, deren Anzahl unter einer durch die Lötbrücke des Zählers 15 festgelegten Höchstzahl pro Zefteinheit T2 bleibt. Der Zustand c) verdeutlicht einen Impulsausfall, de rdiese Höchstzahl überschreitet.Four operating states typical of the function are considered a); b); c) d). In operating state a), normal operation is carried out without pulse dropouts or interference pulses shown. The states b1); b) illustrate pulse dropouts on one of the two Scanning channels, the number of which is determined by a fixed by the solder bridge of the counter 15 Maximum number per drawing unit T2 remains. State c) shows a pulse failure, de r exceeds this maximum number.

Der Zustand d) (Fig. 4) stellt den statischen Impulsausfall auf beiden Abtastkanälen dar.State d) (Fig. 4) represents the static pulse dropout on both Scanning channels.

Die in den Abtaststufen 5; 6 erzeugten und in den Impulsformern 7; 8 in Rechteckform gebrachten Drehimpulsfolgen 17; 18 werden den Impulsverkürzern 9 10 zugeführt, wo aus den Rechteckimpulsen mit dem Tastverhältnis 1 : 1 Low-Impulse 19; 20 mit einer Breite von etwa 30 ns, beginnend mit (ler IH-Flanke der Rechteckimpulse, gebildet werden.The in the sampling stages 5; 6 generated and in the pulse shaper 7; 8 angular momentum sequences 17 formed in a rectangular shape; Turn 18 the Pulse shorteners 9 10 supplied, where from the square pulses with the duty cycle 1: 1 low pulse 19; 20 with a width of about 30 ns, starting with (ler IH flank the square-wave pulses.

Ausgehend davon, daß der erste Impuls 19 des ersten Kanals eher als der erste Impuls 20 des zweiten Kanals gebildet wird, entsteht folgender Funktionsablauf: Die Ausfallerkennungsschaltung 27 definiert sich durch die Rückführung der Q-Ausgänge 23 und 24 auf die jeweiligen Reseteingänge R selbst. Dadurch liegen die Ausgänge 21; 22 auf L-Pegel und 23; 24 auf H-Pegel. Durch den L-Pegel des ersten Impulses der Impulsfolge am Ausgang 19 liegt am Reseteingang R des Flipflop 12 für die Dauer des Impulses L-Pegel an, und Ausgang 22 würde auf L-Pegel gesetzt. Mit der LH-Flanke des gleichen Impulses wird über den Takteingang T der FlipfLop 11 am Ausgang 21 auf H gestellt. Dieselbe IH-Flanke bewirkt am Flipflop 13 keine Veranderung aufgrund des L-Pegels am D-Eingang, da der Flipflop 11 noch nicht geschaltet ist. Mit dem L-?egel des anschließend folgenden Impulses 20 wird der Flipflop 11 wieder rückgesetzt und der Q-Ausgang 21 hat wieder L-Pegel. Die IH-Blanke desselben Impulses schaltet über den Takteingang T den Flipflop 12 auf H-Pegel. Hierdurch wird der Flipflop 14 nicht beeinflußt, weil an seinem D-Eingang zum Zeitpunkt der LH-Flanke noch I-Pegel anlag. Dieser Vorgang wiederholt sich bei abwechselnd eintreffenden Impulsen 18; 20.Assuming that the first pulse 19 of the first channel rather than the first pulse 20 of the second channel is formed, the following functional sequence occurs: The failure detection circuit 27 is defined by the return of the Q outputs 23 and 24 to the respective reset inputs R themselves. As a result, the outputs are located 21; 22 at the L level and 23; 24 at H level. By the L level of the first pulse the pulse train at output 19 is at reset input R of flip-flop 12 for the duration of the pulse at L-level, and output 22 would be set to L-level. With the LH flank of the same impulse is the flip-flop 11 at the output 21 via the clock input T. set to H. The same IH edge does not cause any change on the flip-flop 13 of the L level at the D input, since the flip-flop 11 is not yet switched. With the If the level of the subsequently following pulse 20, the flip-flop 11 is reset again and the Q output 21 has the L level again. The IH blank of the same pulse switches via the clock input T the flip-flop 12 to H level. This will make the flip-flop 14 not influenced because its D input still has I level at the time of the LH edge plant. This process is repeated with alternating pulses 18; 20th

Die Summe der Impulse 19; 20, die vom AND-Gatter 39 gebildet wird, gelangt über das AND-Gatter 40 an die Setzeingänge S der Flipflop 41; 42. Sie hält die Flipflop an derea Q-Ausgängen ständig auf H-Pegel. Der am Takteingang T des Flipflop 41 anliegende Zeittakt 30, deseen Frequenz klein gegenüber dr Frequenz der Impulssumme ist, kippt den Flipflop 41 mit seiner i-Flanke zeitweilig um.The sum of the pulses 19; 20, which is formed by the AND gate 39, reaches the set inputs S of the flip-flop 41 via the AND gate 40; 42. She holds the flip-flops at the Q outputs are constantly at H level. The clock input T of the Flip-flop 41 applied time pulse 30, the frequency of which is small compared to the frequency is the pulse sum, the flip-flop 41 temporarily flips over with its i-edge.

Es wird aber durch den nächsten Impuls am Setzeingang S wieder zurückgekippt, wobei derselbe Impuls den Flipflop 42 ebenfalls setzt, so daß sich sein Q-Pegel nicht ändert. Fallen die Impulse 19; 20 beider Abtastkanäle aus (Fig. 4d), werden die Flipflop 41; 42 nicht mehr gesetzt. Spätestens nach der Zeit T2 wird der Flipflop 41 und nach der Zeit 2 T2 auch der Flipflop 42 gekippt.However, it is tilted back again by the next pulse at set input S, the same pulse also sets flip-flop 42 so that its Q level does not change. If the pulses 19; 20 of both scanning channels (Fig. 4d) the flip-flop 41; 42 no longer set. At the latest after the time T2, flip-flop 41 and, after time 2 T2, also flip-flop 42 are flipped.

Am Q-Ausgang 45 tritt ein L-Pegel auf, der über den Abschaltkreis 16 den Antriebsmotor 3 außer Betrieb setzt.An L level occurs at the Q output 45, which is transmitted via the shutdown circuit 16 puts the drive motor 3 out of operation.

Fällt im zweiten Abtastkanal 6; 8; 10 ein Impuls 20 aus (Fig.Falls in the second sampling channel 6; 8th; 10 a pulse 20 from (Fig.

3b1), so wird der vorher durch die LH-Flanke des Impulses 19 gekippte Flipflop 11 nicht zurückgesetzt. Ebenso verbleibt der Flipflop 12 auf 1-Pegel. Der nächste Impuls 19 am Takteingang T bewirkt ein kurzzeitiges Kippen des Flipflop 13 auf L-Pegel, weil er sich über die Rückkopplung auf seinen Reseteingang R selbst wieder auf H-Pegel setzt. Mit demselben Signal wird der Flipflop 11 auf L-Pegel zurückgesetzt. Der wiedereintreffende nächste Impuls 20 bringt den Flipflop 12 auf H-Pegel. Der L-Impuls 24 gelangt zum Vorwärtszähleingang CV des Zählers 15, Die Datenausgänge A, B, C, D geben Impulse nach dem Untersetzungsverhältnis 1, 2, 4, 8 ab. Der Ausgang B z. B. gibt nur bei jedem zweiten Impuls 24 innerhalb der Taktzeit T2 ein signal, das nach Negation am Ausgang 25 erscheint (Fig. 3 c). Das Rücksetzen des Zählers 15 erfolgt durch kurze Impulse, die der Impulsverkürzer 43 aus dem Takt T2 ableitet.3b1), then the one previously flipped by the LH edge of pulse 19 Flip-flop 11 not reset. The flip-flop 12 also remains at the 1 level. Of the The next pulse 19 at the clock input T causes the flip-flop to flip briefly 13 at L level, because it is via the feedback on its reset input R itself sets to H level again. With the same signal, the flip-flop 11 is at the L level reset. The next pulse 20 that arrives again brings the flip-flop 12 on H level. The L-pulse 24 reaches the up-counting input CV of the counter 15, Die Data outputs A, B, C, D give impulses according to the reduction ratio 1, 2, 4, 8 from. The output B z. B. gives only every second pulse 24 within the cycle time T2 a signal which appears after negation at the output 25 (Fig. 3 c). The reset of the counter 15 takes place by short pulses, which the pulse shortener 43 out of the clock T2 derives.

Fällt im ersten Abtastkanal 5; 7; 9 ein Impuls 19 aus (Fig. 3b2), so bleibt der Q-Ausgang 21 des Flipflop 11 auf 1-Pegel. Der anschließend erscheinende Impuls 20 schaltet den Flipflop 14 kurzzeitig auf Pegel, weil er sich selbst wieder zurücksetzt. Gleichzeitig wird der Flipflop 12 auf L gesetzt und der Flipflop 13 kurzzeitig auf L geschaltet. Dieser I-Impuls 24 gelangt zwar zum Zähler 15, bewirkt aber ebenso wie im Fall 3b1 keinen L-Impuls 25.Falls in the first sampling channel 5; 7; 9 a pulse 19 from (Fig. 3b2), so the Q output 21 of the flip-flop 11 remains at 1 level. The one that appears afterwards Pulse 20 briefly switches flip-flop 14 to level because it is itself again resets. At the same time, flip-flop 12 and flip-flop 13 are set to L briefly switched to L. This I-pulse 24 reaches the counter 15, effected but just like in case 3b1 no L-pulse 25.

Fallen aber auch die folgenden Impulse 19 aus (Fig. 3c), so bleibt der Flipflop 11 auf 1-Pegel. Bei jedem Impuls 20 wiederholen sich die im Betriebszustand 3b2 geschilderten Vorgänge. Es werden fortlaufend lt-Impulse 24 erzeugt, wovon die ersten beiden innerhalb der Taktzeit T2 anfallenden Impulse einen L-Impul£ 25 verursachen, der über den Abschaltkreis 16 den Antriebsmotor 3 außer Betrieb setzt.But if the following pulses 19 fail (FIG. 3c), it remains the flip-flop 11 at 1 level. With each pulse 20 they are repeated in the operating state 3b2 described processes. Continuous lt pulses 24 are generated, of which the the first two pulses occurring within the cycle time T2 cause an L-pulse £ 25, which puts the drive motor 3 out of operation via the shutdown circuit 16.

Im beschrieben Ausführungsbeispiel sind die Impulse 17; 18 um 900 zueinander phasenverschoben. s treten Folgefrequenzen bis 480 Hz auf. Die Zeittakte betragen T1 ~ 6 s und T2 = 0,6 s.In the embodiment described, the pulses 17; 18 at 900 out of phase with each other. Repetition rates of up to 480 Hz occur. The timing are T1 ~ 6 s and T2 = 0.6 s.

Aufstellung der verwendeten Bezugszeichen 1 Rotor 2 Rotorwelle 3 Antriebsmotor 4 Abtastscheibe 5 Abtaststufe 6 Abtaststufe 7 Impulsformer 8 Impulsformer 9 Impulsverkürzer 10 Impulsverkürzer 11 Flankengetriggerter D-Flipflop von 27 12 Flankengetriggerter D-Flipflop von 27 13 Flankengetriggerter Flipflop von 27 14 Flankengetriggerter D-Flipflop von 27 15 Zähler 16 Abschaltkreis 17 Ausgang/Ausgangs impuls von 7 18 Ausgang/Ausgangsimpuls von 8 19 Ausgang/Ausgangs impuls von 9 20 Ausgang/Ausgangs impuls von 10 21 Ausgang/Ausgangsimpuls von 11 22 Ausgang/Ausgangsimpuls von 12 23 Ausgang/Ausgangs impuls von 14 24 Ausgang/Ausgangsimpuls von 13 und 27 25 Ausgang/Ausgangsimpuls von 15 26 Ausgang/Ausgangsimpuls von 16 27 1. Ausfallerkennungsschaltung 28 2. Ausfallerkennungsschaltung 29 Taktgenerator 30 1. Ausgang/Ausgangsimpuls von 29 31 2. Ausgang/Ausgangsimpuls von 29 33 Negator von 9 34 NAND-Gatter von 9 35 Negator von 10 36 NAND-Gatter von 10 37 AND-Gatter von 27 38 AND-Gatter von 27 39 AND-Gatter von 28 40 AXD-Gatter von 28 41 Flankengetriggerter Flipflop von 28 42 Flankengetriggerter D-Flipflop von 28 43 Impulsverkürzer zu 15 44 Negator zu 15 45 Ausgang/Ausgangsimpuls von 42 und 28 A Eingäge von 34; 36; 37; 38; 39; 40; 43 B Eingänge von 34; 36; 37; 38; 39; 40; 43 C1 Kondensator von 9 C2 Kondensator von 10 CV Vorwärtszähleingang von 15 D D-Eingänge von 11; 12; 13; 14; 41; 42 Q,Q Ausgänge von 11; 12; 13; 14; 41; 42 R Reseteingänge von 11; 12; 13; 14; 41; 42 R5 Resetsignal von 40 S Setzeingänge von 11; 12; 13; 14; 41; 42 T Takteingänge von 11; 12; 13; 14; 41; 42 T1 Taktzeit von 30 T2 Taktzeit von 31 UB Betriebsspannung w1 Widerstand von 28 W2 Widerstand von 28List of the reference symbols used 1 rotor 2 rotor shaft 3 drive motor 4 scanning disc 5 scanning stage 6 scanning stage 7 pulse shaper 8 pulse shaper 9 pulse shortener 10 Pulse shortener 11 Edge-triggered D flip-flop from 27 12 Edge-triggered D flip-flop from 27 13 edge-triggered flip-flops from 27 14 edge-triggered ones D flip-flop from 27 15 counter 16 shutdown circuit 17 output / output pulse from 7 18 Output / output pulse of 8 19 output / output pulse of 9 20 output / output pulse of 10 21 output / output pulse of 11 22 output / output pulse of 12 23 output / output pulse from 14 24 output / output pulse from 13 and 27 25 output / output pulse of 15 26 output / output pulse of 16 27 1. Failure detection circuit 28 2. Failure detection circuit 29 Clock generator 30 1st output / output pulse from 29 31 2nd output / output pulse from 29 33 negator of 9 34 NAND gate of 9 35 negator of 10 36 NAND gates of 10 37 AND gates of 27 38 AND gates of 27 39 AND gates of 28 40 AXD gate from 28 41 edge triggered flip-flop from 28 42 edge triggered D flip-flop from 28 43 pulse shortener to 15 44 inverter to 15 45 output / output pulse from 42 and 28 A inputs from 34; 36; 37; 38; 39; 40; 43 B inputs from 34; 36; 37; 38; 39; 40; 43 C1 capacitor of 9 C2 capacitor of 10 CV up count input of 15 D D inputs of 11; 12; 13; 14; 41; 42 Q, Q outputs of 11; 12; 13; 14; 41; 42 R reset inputs from 11; 12; 13; 14; 41; 42 R5 reset signal from 40 S set inputs of 11; 12; 13; 14; 41; 42 T clock inputs of 11; 12; 13; 14; 41; 42 T1 cycle time of 30 T2 cycle time of 31 UB operating voltage w1 resistance of 28 W2 resistance from 28

Claims (5)

Patentanspruch 1. Schaltungsanordnung zur Zuverlässigkeitsüberwachung von Drehzahlimpulsen, dadurch gekennzeichnet, daß sie aus zwei Drehzahlabtaststufen (5; 6), diesen nachgeschalteten Impulsformern (7; 8) und IMpulsverkürzern (9t 10), einer parallel an die Impulsverkürzer (9; 10) angeschlossenen ersten und zweiten Ausfallerkennungsschaltung (27; 28) und einem Taktgenerator (29) zusammengesetzt ist, die Abtaststufen (5; 6) in der Nähe eines Abtastelementes (4) des drehenden Teiles (1) angeordnet sind, in der ersten Ausfallerkennungsschaltung (27) jadem Itnpulsverkürzer (9; 10) eine Hintereinanderschaltung aus einem ersten (11; 12) und einen zweiten (13; 14) flankengetriggerten Flipflop zugeordnet ist, wobei ihre Eingänge die Takteingänge (T) der Flipflop (11; 13; 12; 14) und ihr Ausgang (24) der Ausgang () eines der beiden Flipflop (13) ist, die Ausgänge (21; 22) der ersten Flipflop (11; 12) mit den D-'ingängen (D) der zweiten Flipflop (13; 14) verbunden sind, die Setzeingänge (S) und die D-Eingänge (D) der beiden ersten Flipflop (11; 12) sowie der Setzeingang (X) eines zweiten Flipflop (14) über einen Widerstand (W1) an eine Betriebsspannung (UB) gelegt sind, der Setzeingang (S) des anderen zweiten Flipflop (13) mit dam Ausgang () des erstgenannten zweiten Flipflop (14) in Verbindung steht, die Ausgänge (4) der zweiten Flipflop (13; 14) mit ihren Reseteingägen (3) und über AND-Gatter (37; 38) mit den Xeseteingängen (R) der ihnen vorgeschalteten ersten Flipflop (11; 12) verknüpft sind, die zweiten eingänge (B) dieser ANt-Gatter (37; 38) jeweils an den Ausgang (20; 19) des anderen Impulsverkürzers (10; 9) gelegt sind, die zweite Ausfallerkennungsschaltung (28) aus einer Hintereinanderschaltung von zwei AND-Gattern (39; 40) und eines retriggerbaren Monoflops (41; 42) besteht, wobei an dem zweiten Eingang (B) des zweiten AND-Gatters (40) ein separates Resetsignal (RS) anliegt.Claim 1. Circuit arrangement for reliability monitoring of speed pulses, characterized in that they consist of two speed scanning stages (5; 6), these downstream pulse shapers (7; 8) and IMpulse shorteners (9t 10), a first and second connected in parallel to the pulse shorteners (9; 10) Failure detection circuit (27; 28) and a clock generator (29) composed is, the scanning stages (5; 6) in the vicinity of a scanning element (4) of the rotating Part (1) are arranged in the first failure detection circuit (27) jadem Pulse shortener (9; 10) a series connection of a first (11; 12) and a second (13; 14) edge-triggered flip-flop is assigned, their Inputs the clock inputs (T) of the flip-flop (11; 13; 12; 14) and their output (24) the output () of one of the two flip-flops (13), the outputs (21; 22) of the first Flip-flop (11; 12) connected to the D-'inputs (D) of the second flip-flop (13; 14) are, the set inputs (S) and the D inputs (D) of the first two flip-flops (11; 12) and the set input (X) of a second flip-flop (14) via a resistor (W1) are connected to an operating voltage (UB), the set input (S) of the other second flip-flop (13) with the output () of the first-mentioned second flip-flop (14) is in connection, the outputs (4) of the second flip-flop (13; 14) with their reset inputs (3) and via AND gates (37; 38) with the Xeseteinputs (R) of the upstream first flip-flop (11; 12) are linked, the second inputs (B) of this ANt gate (37; 38) are each placed at the output (20; 19) of the other pulse shortener (10; 9) are, the second failure detection circuit (28) from a series connection consists of two AND gates (39; 40) and a retriggerable monoflop (41; 42), a separate reset signal at the second input (B) of the second AND gate (40) (RS) is present. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Impulsverkürzer (9; 10) aus einem NAND-Gatter (34;36), einem in eine der beiden eingangsleitungen eingefügten Negator (33; 35) und einem diesen Eingang (B) mit Masse verbindenden KOndensator (C1; C2) aufgebaut sind.2. Circuit arrangement according to claim 1, characterized in that the pulse shorteners (9; 10) from a NAND gate (34; 36), one in one of the two input lines inserted negator (33; 35) and one of these Input (B) connected to ground capacitor (C1; C2) are constructed. 3. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennseichnet, daß der retriggerbare Monoflop aus zwei flankengetriggerten D-Flipflop (41; 42) zusammengesetzt ist, wobei der Ausgang (Q) des borsten Flipflop (41) an dun Takteingang (g) des zwei ten Flipflop (42) geführt ist, die Setzeingänge (S) beider Flipflop (41; 42) mit des Ausgang des zweiten AND-Gatters (40) verknüpft sind, der Takteingang (T) des ersten Flipflops (41) mit dem ersten Ausgang (30) des Taktgbers (29) in Verbindung steht, der invertierte Ausgang (Q) des meisten Flipflop (41) an seinen D-Singang rückgeführt ist und beide Reseteingänge (R) über einen Widerstand (W2) an die Betriebsspannung (UB) anliegen.3. Circuit arrangement according to claim 1 and 2, characterized thereby, that the retriggerable monoflop consists of two edge-triggered D-flip-flops (41; 42) is composed, the output (Q) of the bristle flip-flop (41) at dun clock input (G) of the second flip-flop (42) is performed, the set inputs (S) of both flip-flops (41; 42) are linked to the output of the second AND gate (40), the clock input (T) of the first flip-flop (41) to the first output (30) of the clock generator (29) in Connection is the inverted output (Q) of most of the flip-flop (41) at his D-Singang is fed back and both reset inputs (R) via a resistor (W2) to the operating voltage (UB). 4. Schaltungsanordnung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß an den Ausgang (24) der ersten Ausfallerkennungsschaltung (27) ein Zähler (15) mit mehreren Datenausgängen (A: B; C; D;) angeschlossen ist, wobei der Reseteingang (R) des Zählers (15) über einen Impulsverkürzer (43) gleicher Ausführung wie die anderen Impulsverkürzer (9; 10) an den zweiten Ausgang (31) des Taktgenerators (29) angeschlossen ist und die Datenausgänge (A; B; C3 D) wahlweise über einen Negator (44) an den Ausgang (25) des Zählers (15) geführt sind.4. Circuit arrangement according to claim 1 to 3, characterized in that that at the output (24) of the first failure detection circuit (27) a counter (15) with several data outputs (A: B; C; D;) is connected, whereby the reset input (R) of the counter (15) via a pulse shortener (43) of the same design as the other pulse shortener (9; 10) to the second output (31) of the clock generator (29) connected and the data outputs (A; B; C3 D) optionally via an inverter (44) are led to the output (25) of the counter (15). 5. Schaltungsanordnung nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß ihre Drehzahlabtaststufer (5; 6) und ihre Impulsformer (7; 8) gleichzeitig die Eingangsstufen einer doppelt ausgeführten Überdrehzahl-Schutzschaltung sind, ihre Ausf allerkennungeschaltungen (27; 28) parallel zu den Impulsbewerteschaltungen der beiden Überdrehzahl-Schutzschaltungen geschaltet sind und ihre Ausgänge (25; 45) ar die Eingänge des gemeinsamen Abschaltkreises (16) geführt sind Hierzu 6 Blatt Zeichnungen5. Circuit arrangement according to claim 1 to 4, characterized in that that their speed sampling steps (5; 6) and their pulse shaper (7; 8) at the same time The input stages of a double overspeed protection circuit are theirs Failure detection circuits (27; 28) in parallel with the pulse evaluation circuits of the two overspeed protection circuits are connected and their outputs (25; 45) ar the inputs of the common disconnection circuit (16) are guided. 6 sheets for this purpose drawings