DE3500363A1 - Anordnung zur synchronisation eines digitalen datenempfaengers - Google Patents

Description

• Anordnung zur Synchronisation eines digitalen Daten-
• empfängers Die Erfindung betrifft eine Anordnung nach dem Oberbegriff des Anspruchs 1.
• Das Grundprinzip der Rahmensynchronisation durch Korrelation der empfangenen Daten mit einem bekannten Rahmensynchronwort ist z. B. von J. Eldon in "Correlation ... a Powerful Technique for Digital Signal Processing", LSI Publication TP17B-4/81, TRW LSI Products, beschrieben worden. Bei der Übertragung serieller Daten, z. B. eines PCM-Multiplexsystems über Funk, ist die schnelle Resynchronisation nach Datenausfall besonders wichtig, ebenso die Fähigkeit, auch auf (durch die Übertragung) leicht gestörte Synchronworte korrekt aufsynchronisieren zu können.
• Aufgabe der Erfindung ist es, eine Anordnung der eingangs genannten Art anzugeben, mit der eine sichere, schnelle, und gleichzeitige Synchronisierung auf Bittakt und Rahmentakt möglich ist. Die Erfindung ist im Patentanspruch 1 gekennzeichnet. Anspruch 6 beschreibt eine erfinderische Weiterbildung der Anordnung. Die weiteren Ansprüche beinhalten vorteilhafte Ausgestaltungen der Erfindung.
• Die Erfindung wird im folgenden näher erläutert.
• Es sei angenommen, daß Daten über einen Kanal in Rahmen übertragen werden, die periodisch aufeinander folgen und je aus einem Synchronwort von k Bit, gefolgt von i-1 Vatenwortell je k Bit, insgesait also aus i.k Bit bestehen.
• Der erfindungsgemäße Synchronisierer im Datenempfänger vergleicht nun kontinuierlich die empfangenen, digitalen Daten mit dem bekannten Referenzsynchonwort in Zeitschritten von 1/N Bitlängen, N = ganze Zahl, durch Korrelation. Hierzu wird das Empfangssignal mit dem N-fachen Bittakt in einen Korrelator eingetaktet. Das empfangene Synchronwort von k Bit Länge wird so in ein Wort von k N Chip Länge expandiert und mit dem ebenfalls auf k-N Chip Länge expandierten Referenzsynchronwort verglichen; die zeitliche Auflösung des Vergleichs ist also l/N-Bitlänge.
• Das empfangene Synchronwort wird als erkannt betrachtet, wenn es in MS k-N Chip mit dem Referenzsynchronwort übereinstimmt. Die Schwelle M des Korrelationswertes ist einstellbar; sie kann um bis zu N-1 Chip unter dem maximalen Korrelationswert k-N bei völlig ungestörtem Empfang liegen. So kann auch auf leicht gestörte Synchronworte korrekt aufsynchronisiert werden.
• Der Korrelator gibt bei Erkennen des Synchronwortes einen Setzimpuls ab, aus dem in einfacher Weise Bittakt und Rahmentakt gleichzeitig abgeleitet werden können. Dies geschieht vorzugsweise mittels einer Takt-Teilerkette, welche durch den Setzimpuls rücksetzbar ist. Dabei ist vorteilhafterweise der faktor N gleich einer Potenz 2L gewählt, L = ganze Zahl. Wird die Schwelle M kleiner als k*N Chips gewählt, so eilt der Rahmentakt bei völlig ungestörtem Empfang gegenüber dem einlaufeJ(Iell Datenstrom um (k-N-M) Chips vor (ohne Berücksichtigung von Gatterlaufzeiten usw.). Dieser Unterschied ist in einfacher Weise durch ein festes Verzögerungsglied (Delay) ausgleichbar, so daß in jedem Fall ein korrektes Dekodieren (Abfragen) innerhalb einer Bitlänge möglich ist.
• Bei Ers terkennung des Synchronwortes werden nunmehr Bit-und Rahmentakt durch Rücksetzen der Teilerkette synchronisiert; die Rücksetzung wird vorzugsweise für die folgenden Worte bis kurz vor Beginn des nächsten erwarteten Synchronwortes gesperrt, also z. B. für i-1,5 Datenworte.
• Hierdurch wird verhindert, daß sporadisch in den Daten enthaltene zufällige Synchronworte zur Fehlsynchronisation führen; es müssen also keine Bitfolgen als unzulässig in den Daten ausgeschlossen werden (wie z. B. das evtl.
• gescrambelte A S-Signal in gewissen PCM-Systemen). Falsche Anfangssynchronisationen auf Synchronworte in den Daten beheben sich im erfindungsgemäßen Synchronisierer durch die nächstfolgenden korrekten Synchronworte von selbst. Es ist aber zweckmäßig, als Synchronwort ein Wort mit guten Autokorrelationseigenschaften und - wenn möglich - geringer Kreuzkorrelation mit den übertragenen Daten zu benutzen, um die Wahrscheinlichkeit für eine falsche Anfangssynchronisation gering zu halten.
• Ein Ausführungsbeispiel der Erfindung ist in der Figur dargestellt. Es handelt sich dabei um einen Synchronisierer für einen PCM-Rahmen mit 8 kHz Rahmentakt, bestehend aus drei Datenwörtern (PCM-Zeitschlitzen) und einem Synchronwort von je 8 Bit Länge; der Bittakt beträgt folglich 256 kHz. Durch entsprechend höhere Taktraten lassen sich Rahmen von z. B. 32 Zeitschlitzen benutzen. Im Ausführungsbeispiel ist N = 23 = 8.
• Ein Muttertaktgenerator erzeugt in einer Transistorschaltung mit Quarz ein Sinussignal mit einer Frequenz von 2,048 MHz. Das Sinussignal wird mit einem weiteren Transistor auf TTL-Pegel verstärkt und mit zwei TTL-Gattern gepuffert. Mit diesem vom Muttertaktgenerator erzeugten Chiptakt werden der Korrelator und die Teilerkette getaktet.
• Ein erster Binärzähler wird bei Einschalten der Betriebsspannung zurückgesetzt und nach ca. 20 ms freigegeben.
• Eine Ladelogik schaltet ein nachfolgendes erstes Schieberegister im ersten Zeitzyklus auf Load und das Referenzsynchronwort wird parallel in das Schieberegister eingeladen. Im zweiten Zyklus wird das Schieberegister auf seriell Shift umgeschaltet und das Synchronwort in den Korrelator eingetaktet. Der Korrelator selbst wird mit der 8-fachen Taktrate (Muttertakt) getaktet, so daß die Synchronwortlänge im Korrelator 64 Bit beträgt, somit ergibt sich für ein Bit des Synchronwortes eine maximale Korrelationsgenauigkeit von 1/8 Bit (abhängig vom eingestellten Schwellenwert). Geht das letzte Bit des 1.
• Binärzählers auf High, so sperrt ein Nor-Gatter am Eingang des 1. Binärzählers den eigenen Takt und den des Korrelators (CLKB).
• Nach Laden des Referenzsynchronwortes ist der Korrelator funktionsfähig. An seinem Eingang AIN liegt der empfangene NRZ-Datenstrom. Er wird mit dem Referenzsynchronwort verglichen. Am Schwellenregisterwertschalter kann die Korrelationsschwelle M (binär) eingestellt werden. Korrelieren Synchron- und Datenwort, so wird am TFLG ein Setzimpuls (Trigger) ausgegeben.
• Die Teilerkette besteht aus einem zweiten Binärzähler und einer Reihe D-Flip-Flops. Beide werden mit dem Muttertakt (Chiptakt) getaktet. An den Dateneingängen der Flip-Flops liegen die Pegel entsprechender Zählausgänge des zweiten Binärzählers an. Dieser ist vom Setzimpuls des Korrelators übei' ei wie RcHatlog-ik rücksetzZar. Noboll Bit takt und Rahmentakt sind im Ausführungsbeispiel noch weitere Hilfstakte aus der Teilerkette abgeleitet, insbesondere Takte für die Zeitschlitze (Datenworte). Aus diesem Baustein (Decoder) ist auch das Sperrsignal für den Setzimpuls abgeleitet (bzw. ein Freigabesignal für die Resetlogik zu Beginn des vierten Datenwortes/Zeitschlitzes).
• Mit jedem Setzimpuls, also mit jedem richtig erkannten Synchronwort, wird die Teilerkette zurückgesetzt und folglich Bittakt und Rahmentakt neu synchronisiert. Verschiebungen im Gleichlauf zwischen Synchrontakt und Datenstrom auf Grund von Drift des Muttertaktgenerators oder Laufzeitänderungen im Übertragungskanal werden so regelmäßig ausgeglichen. Phasenschwankungen, die von der Einstellung der Schwelle M des Korelationswertes abhängen und durch das Erkennen leicht gestörter Synchronworte hervorgerufen werden, beeinträchtigen die Dekodierung der Daten nicht. Wird kein Synchronwort erkannt, auch über längere Perioden nicht, so läuft die Teilerkette, und damit Bittakt und Rahmentakt, frei mit dem Muttertakt weiter.
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Claims (7)

1. Patentansprüche Anordnung zur Synchronisation eines digitalen Datenempfängers auf Bittakt und Rahmentakt eines empfangenen Datenstroms durch Korrelation eines empfangenen Synchronwortes mit einem im Datenempfänger abgespeicherten Referenzsynchronwort, dadurch gekennzeichnet, daß die Korrelation in einem digitalen Korrelator in Zeitschritten von 1/N Bitlängen, N = ganze Zahl, erfolgt, und daß bei erkanntem Synchronwort der Korrelator einen Setzimpuls abgibt, aus welchem Bittakt und Rahmentakt gleichzeitig abgeleitet werden.
2. 2. Anordnung nach Anspruch i, dadurch gekennzeichnet, daß der Faktor N gleich einer Potenz 2L L = ganze Zahl, gewählt ist.
3. 3. Anordnung nach Ansprüchen 1 und 2, dadurch gckonnzeichnet, daß Bittakt und Rahmentakt von einer Teilerkette erzeugt werden, welche mit dem N-fachen des Bittaktes getaktet ist und durch den Setzimpuls rücksetzbar ist.
4. 4. Anordnung nach Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß ein Muttertaktgenerator einen Takt mit dem N-fachen des Bittaktes erzeugt und daß mit diesem Takt der Korrelator und die Teilerkette getaktet werden.
5. 5. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Korrelationswert des Korrelators einstellbar ist.
6. 6. Anordnung nach einem der vorhergehenden Ansprüche mit im Datenstrom sich wiederholendem Synchronwort, dadurch gekennzeichnet, daß der Setzimpuls nur zum Synchronisieren benutzt wird, wenn das Synchronwort am erwarteten Platz im Rahmen auftritt.
7. 7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Setzimpuls nach Erkennen eines Synchronwortes für eine vorgegebene Zeit gesperrt ist.