DE3311923A1

DE3311923A1 - Duennfilmtransistoranordnung

Info

Publication number: DE3311923A1
Application number: DE19833311923
Authority: DE
Inventors: Toshimoto Kodaira; Toshihiko Suwa Nagano Mano; Hiroyuki Oshima
Original assignee: Suwa Seikosha KK
Current assignee: Suwa Seikosha KK
Priority date: 1982-04-01
Filing date: 1983-03-31
Publication date: 1983-10-13
Also published as: US4623908A; FR2524714A1; FR2524714B1; GB8308614D0; GB2117970B; DE3311923C2; GB2117970A

Description

Beschreibung

Die Erfindung betrifft eine Dünnfilmtransistoranordnung nach dem Oberbegriff des Anspruchs 1. 5

In der letzten Zeit hat man sich eingehender mit der Technik der Herstellung von Dünnfilmtransistoren (nachfolgend als DFT abgekürzt) befaßt. Diese DFTs können in vielen Bereichen/ etwa bei dünnen Aktivmatrixanzeigetafeln mit billigen Isoliersubstraten, bei dreidimensionalen ICs, bei denen aktive Elemente wie Transistoren auf einer integrierten Halbleiterschaltung ausgebildet sind, bei preiswerten Bildsensoren hoher Leistung, bei Speichern hoher Dichte und ähnlichem eingesetzt werden.

Die Erläuterung der Erfindung wird in erster Linie anhand des Beispiels der Verwendung von DFTs bei einer Aktivmatrixanz-eigetafel erfolgen, die erfindungsgemäße DFT-Anordnung läßt sich aber genauso gut an anderen Stellen einsetzen.

Eine Aktivmatrixanzeigetafel· mit DFTs enthält grundsätzlich ein oberes, transparentes Substrat, ein unteres, transparentes Substrat/ auf dem die DFTs ausgebildet sind, und ein zwischen den Substraten eingeschlossenes Flüssigkristallmaterial. Flüssigkristalltreiberelemente, die den Elektroden der Flüssigkristallzellen zugeordnet sind, sind auf den DFTs in Matrixform angeordnet. Eine externe Wähl- oder Adressierschaltung adressiert je nach Anzeige bestimmte Flüssigkristalltreiberelemente, deren zugeordnete Flüssigkristallzellen dann zur Anzeige von Buchstaben, Zahlen oder Bildern erregt werden.

Fig. 1 zeigt mit DFTs versehene Flüssigkristalltreiber-

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elemente in einer Aktivmatrixanzeigetafel. Fig. 1a zeigt die matrixartige Anordnung der Flüssigkristalltreiberelemente 2 auf dem unteren Substrat, auf dem die DFTs ausgebildet sind. Die Flüssigkristalltreiberelemente 2 liegen innerhalb des Anzeigebereichs 1 der Matrix. Datenoder Anzeigesignale und Zeitsteuerungs- oder Adressignale werden den Flüssigkristalltreiberelementen 2 über Eingangsleitungen 3 bzw. 4 zugeführt. Fig. 1b zeigt das Schaltbild eines dieser Flüssigkristalltreiberelemente

2. Darin ist 5 ein DFT, der dazu dient, die Anzeigesignale durchzuschalten oder zu sperren. Ein Kondensator 6 ist zur Speicherung der Anzeigesignale vorgesehen. Dieser Kondensator 6 ist nicht unbedingt erforderlich, wenn die Kapazität der Flüssigkristallzelle 7 selbst ausreichend groß ist. Die Flüssigkristallzelle 7 umfaßt eine Elektrode 7-1 und eine Elektrode 7-2, die Elektroden 7-1 sind entsprechend den einzelnen Flüssigkristalltreiberelementen ausgebildet. Die Elektrode 7-2, befindet sich an dem oberen, transparenten Substrat bzw. ist ein Teil dieses Substrats. Der DFT 5 steuert, wie erwähnt, das Anlegen der Spannung des Anzeigesignals an die Flüssigkristallzelle. Damit eine hohe Anzeigeleistung erreicht wird, muß dieser DFT folgende Voraussetzungen erfüllen:

(1) Im Leitzustand muß der DFT genügend Strom zur Aufladung des Kondensators (und/oder der Kapazität der Flüssigkristallzelle) liefern;

(2) im Sperrzustand muß der DFT einen geringen Leckstrom besitzen.

Die Forderung (1) ist eine notwendige Eigenschaft eines DFT₇ die das Einschreiben des Anzeigesignals in den Kondensator betrifft. Da die Qualität der Flüssigkristallanzeige vom Potential am Kondensator abhängt, muß der Kondensator in einer kurzen Zeit aufgeladen werden können.

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Mit anderen Worten muß zum Zwecke des richtigen Einschreibens der Anzeigesignale der DFT in der Lage sein, genügend Strom zu liefern, um den Kondensator in einer sehr kurzen Zeit auf die dem Anzeigesignal entsprechende Spannung aufzuladen. Dieser Einschreibstrom hängt von der Kapazität des Kondensators und der zum Einschreiben zur Verfügung stehenden Zeit ab. Bezogen auf den DFT hängt der mögliche Einschaltstrom von vielen Faktoren wie dem Aufbau und dem Herstellungsverfahren des DFTs, seiner Größe (Kanallänge und/oder Kanalbreite), der an Gate oder Drain angelegten Spannung und so weiter ab.

Die Forderung (2) ist eine notwendige Eigenschaft des DFTs, die sich auf das Halten des in den Kondensator eingeschriebenen Anzeigesignals über eine möglichst lange Zeit bezieht. Allgemein gilt, daß ein in den Kondensator einmal eingeschriebenes Anzeigesignal über eine Zeit gehalten werden soll, die länger als die Einschreibzeit (Aufladezeit) ist. Die Kapazität des Kondensators ist gewöhnlich sehr gering und beträgt etwa 1pF. Daher ist auch die in diesem Kondensator gespeicherte Ladung klein und kann bereits durch einen geringen Leckstrom zwischen Source und Drain des DFTs beeinträchtigt werden. Wenn also im Sperrz-ustand des DFTs ein Leckstrom oder Sperrstrom fließt/ dann kommt das Potential an der Drain des DFTs, an die der Kondensator angeschlossen ist, rasch in die Nähe des Potentials an der Source. Demzufolge ändert sich die Spannung am Kondensator und damit das in diesen eingeschriebene Anzeigesignal. Der Sperrstrom zwischen Source und Drain im Sperrzustand des DFTs muß daher so gering wie möglich sein. Es ist schwierig, den Sperrstrom zu verringern, ohne gleichzeitig auch den Einschreibstrom durch den DFT zu verringern. Wird die Kanallänge des DFTs verkleinert und seine Breite vergrößert, dann steigt der Einschreibstrom, ebenso aber auch der Sperrstrom. Da

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«■ <· ft

der Sperrstrom eine Ableitung der im Kondensator gespeicherten Ladung bewirkt, kann ein in den Kondensator eingeschriebenes Anzeigesignal nicht lange gehalten werden.

Auch in anderen Anwendungsf.allen von DFTs als bei Aktivmatrixanzeigetafeln ist ein möglichst geringer Sperrstrom erwünscht. Wird ein DFT beispielsweise in einer Logikschaltung eingesetzt, dann verursacht der Sperrstrom des DFTs die Zunahme eines unerwünschten Stromflusses im Ruhezustand der Schaltung, während der Sperrstrom eines DFTs in einem Speicher oder einem Bildsensor zu Betriebsfehlern führen kann.

Aufgabe der Erfindung ist es, den aufgezeigten Nachteil herkömmlicher DFTs zu beseitigen und eine DFT-Anordnung mit erheblich verringertem Sperrstrom zu schaffen.

Diese Aufgabe wird erfindungsgemäß durch eine DFT-Anordnung mit den Merkmalen des Patentanspruchs 1 gelöst und durch die Merkmale des Patentanspruchs 2 vorteilhaft weitergebildet.

Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter bezug auf die Zeichnungen näher erläutert. Es zeigen:

Fig. 1a schematisch den Aufbau einer Aktivmatrixanzeigetafel mit DFTs,

im einzelnen das Schaltbild eines Treiberelements der Anzeigetafel von Fig. 1a,

eine Schnittansicht eines N-Kanal-DFTs mit einem Halbleiterdünnfilm,

30	Fig.	1b
	Fig.	2
35

Fig. 3 und

Kennlinien von in herkömmlicher Weise aufgebauten DFTs,

Fig. 5 den Aufbau einer DFT-Anordnung gemäß der Erfindung,

Fig. 6a eine Ausführungsform der Erfindung mit zwei

in Reihe geschalteten DFTs, 10

Fig. 6b das Ersatzschaltbild der Anordnung von

Fig. 6a,

Fig. 7 Kennlinien der DFT-Anordnung von Fig. 6a, Fig. 8a und Kurven, aus denen die Wir-

8b kung der Erfindung für den Fall hervorgeht, daß zwei DFTs unterschiedlicher Form in Reihe geschaltet sind,

Fig. 9a

und 9b Kurven, die die Wirkung der Erfindung für

den Fall zeigen, daß drei DFTs unterschiedlicher Form in Reihe geschaltet sind,

Fig. 10a eine Stufe eines Schieberegisters, bei dem

von der DFT-Anordnung der Erfindung Gebrauch gemacht wird,

Fig. 10b mehrere Stufen des Schieberegisters von Fig. 10a in Blockdarstellung und

Fig. 10c Zeitverläufe verschiedener Signale im Schaltbild von Fig. 10b,

Fig. 11a,

bis 11c Darstellungen ähnlich den Fig. 10a bis 10c

einer anderen Ausführungsform.

Fig. 2 zeigt im Querschnitt den grundsätzlichen Aufbau eines N-Kanal-DFT auf einem isolierenden Substrat 8, bei dem es sich um Glas oder Quarz etc. handeln kann. 9 ist ein Halbleiterdünnfilm etwa aus polykristallinem Silicium. Durch Dotierung mit Phosphor, Arsen oder ähnlichen Dotierstoffen sind im Halbleiterdünnfilm 9 eine Sourcezone 10 und eine Drainzone 11 ausgebildet. 12 ist eine Gateisolierschicht, 13 eine Gate-Elektrode. 14 ist ein Isolierfilm. 15 ist eine Source-Elektrode, 16 eine Drain-Elektrode.

Die typischen Eigenschaften eines DFTs mit dem Aufbau von Fig. 2 sollen anhand der Kennlinien in den Fig. 3 und 4, die auf Messungen der Erfinder beruhen, beschrieben werden.

Fig. 3 zeigt Kennlinien eines DFTs mit einer Kanallänge L=20um und einer Kanalbreite W=10txm. Auf der Abszisse ist die Gate-Source-Spannung V_Gg, auf der Ordinate der Drainstrom I_. aufgetragen. Parameter ist die Drain-Source-Spannung V_Dg. Kennlinie A entspricht ^V _DS ⁼1^V/ Kennlinie B entspricht V_DS=4V, und Kennlinie C entspricht V_DS=8V. Wie aus Fig. 3 ersichtlich, besitzt der Drainstrom I_D im Bereich von V^„=0V ein Minimum und steigt mit dem Absolutwert von V_QS an. Wenn der DFT vom Sperrzustand in den Leitaustand kommt, steigt der Drainstrom I_D im Bereich positiver Spannung V_GS an.

Der Anstieg des Drainstroms bei V_,_o>0 soll möglichst groß sein. Der Anstieg des Drainstroms im Bereich negativer Werte V _g bedeutet eine Abhängigkeit des Sperrstroms von der Gatespannung. Diese Abhängigkeit ist unerwünscht. Außerdem hängt der Drainstrom I' insbesondere im Bereich

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negativer Werte von V"_GS stark von der Drainspannung V_QS ab. Mit anderen Worten/ der Sperrstrom hängt stärker als der Durchlaßstrom von V_DS ab.

Fig. 4 zeigt die Abhängigkeit des Drainstroms von der Kanallänge bei konstanter Kanalbreite von W=10|im und konstanter Drainspannung von V =4V. Parameter ist die Kanallänge L. Kennlinie D entspricht einer Kanallänge von L=10um, Kennlinie E entspricht L=20um, Kennlinie F entspricht ]ϋ=40μΐη, und Kennlinie E entspricht Ιί=100μΐη. Wie aus Fig. 4 ersichtlich, ist der Drainstrom Ι_β der Kanallänge L im Bereich positiver Gatespannung V_ umgekehrt proportional. Diese Beziehung zwischen Strom und Kanallänge stimmt mit derjenigen bei MOSFETs überein. Im Bereich negativer Werte der Gatespannung V"_GS wird hingegen die Abhängigkeit des Drainstroms I_Q von der Kanallänge mit zunehmendem Absolutwert von V_GS immer geringer. Bei V_rq<-8V wird der Drainstrom, das heißt der Sperrstrom schließlich unabhängig von der Kanallänge.

Unter Berücksichtigung der Kennlinien der Fig. 3 und 4 soll nun betrachtet werden, was zum Auftreten des Sperrstroms führt. Wenn V.=0V ist, wird der Sperrstrom durch den Eigenwiderstand des Halbleiterdünnfilms bestimmt. Wenn an das Gate eine Sperrspannung (~^V _GS) angelegt wird, wird der Sperrstrom grundsätzlich durch die PN-Sperrschicht zwischen den N-leitenden Source- und Drainzonen und einer an der Oberfläche des Halbleiterdünnfilms induzierten P-Ladungsträgeransammlung begrenzt. Allerdings kann bei polykristallinem Silicium relativ leicht ein Leckstrom an diesem PN-Übergang fließen, da aufgrund der Korngrenzen in polykristallinem Silicium viele Einfangniveaus in der Verarmungszone gebildet werden. Wenn die Sperrspannung erhöht wird, steigt die Ladungsträgerdichte in der Ansammlungszone, wodurch die Verarmungs-

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schicht am PN-Übergang schmäler wird. Diese Erscheinung ist der Hauptgrund dafür, daß mit zunehmender Sperrspannung der Leckstrom ansteigt. Die Abhängigkeit des Sperrstroms von der Drainspannung läßt sich auf gleiche Weise erklären. Die Abhängigkeit des Leckstroms von der Kanallänge bei einer Gatespannung V"_G =0V rührt in beschriebener Weise vom Eigenwiderstand im Block des Dünnfilmtransistors her. Diese Abhängigkeit wird jedoch mit ansteigender Sperrspannung vernachlässigbar klein, da der Leckstrom am PN-Übergang, wie oben erläutert, zunimmt.

Es sind bislang nur wenige Vorschläge zur Verringerung des SperrStroms gemacht worden, und es sind insbesondere keine wirksamen Maßnahmen zur Verringerung des Sperr-Stroms bei angelegter Gatesperrspannung bekanntgeworden. Dies beruht darauf, daß es sehr schwierig ist, einen Leckstrom über den PN-Übergang zu verringern.

Mit der vorliegenden Erfindung wird dieses Problem gelöst und die Abhängigkeit des Sperrstroms von der Gatespannung verringert, so daß selbst bei zunehmender Gatesperrspannung eine erhebliche Verringerung des Sperrstroms gegenüber bekannten DFTs auftritt.

Fig. 5 zeigt eine DFT-Anordnung gemäß der Erfindung. S ist die Source-Elektrode, D die Drain-Elektrode und G die Gate-Elektrode. Die DFT-Anordnung von Fig. 5 umfaßt N in Reihe geschaltete DFTs. Das eine Ende dieser Reihenschaltung bildet die Source-Elektrode, das andere Ende die Drain-Elektrode. Die Gates der in Reihe geschalteten DFTs sind zu einer gemeinsamen Gate-Elektrode verbunden.

Fig. 6a zeigt die DFT-Anordnung von Fig. 5 für den Fall N=2. S, D und G bezeichnen wieder die Source-Elektrode, die Drain-Elektrode bzw. die Gate-Elektrode. Das Potential

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■J an den Elektroden S, D und G bzw. dasjenige am Punkt X wird nachfolgend als V_g, V₀, V_G bzw. ν_χ bezeichnet werden Die Kanallänge des in Fig. 6a mit 1 bezeichneten DFTs ist L1/ diejenige des mit 2 bezeichneten DFTs ist L2.

Fig. 6b zeigt ein Ersatzschaltbild der Anordnung von Fig. 6a, in welchem die Reihenschaltung der beiden DFTs von Fig. 6a durch einen Ersatz-DFT ersetzt ist. Die Kanal länge des Ersatz-DFTs ist L1+L2. Die Drainspannung und die Gatespannung V_GS1 des Transistors 1 sowie die Drainspannung V_DS2 und die Gatespannung tors 2 ergeben sich wie folgt:.

^VGS2=V^VX

Das Potential V_v am Punkt X ist so festgelegt, daß der Strom I. durch den Transistor 1 gleich dem Strom I„ durch den Transistor 2 sein kann. Ein Vergleich der Potentiale an den Punkten S_x und D ergibt ^v _s ^<vx^<v _D· ^Wenn die Spannung V_G-V_>0 ist, teilt sich die Spannung ^v _D~^v _s auf die beiden Transistoren in Fig. 6a auf. Im Vergleich zum Transistor von Fig. 6b führt diese bezogen auf den einzelnen Transistor in Fig. 6a geringere Spannung zwischen Drain und Source aber deshalb nicht zu einem geringeren Drainstrom als beim Transistor von Fig. 6b, weil der Drainstrom jedes einzelnen Transistors in Fig. 6a (bei gleicher Drain-Source-Spannung) gegenüber demjenigen des Transistors von Fig. 6b um soviel größer ist, wie die Kanallänge kürzer als die des Transistors von Fig. 6b

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ist. Daraus folgt, daß der Durchlaßstrom der Transistorreihenschaltung von Fig. 6a gleich demjenigen des Ersatztransistors von Fig. 6b ist. Der Durchlaßstrom ändert sich also nicht, wenn die Kanallänge unterteilt wird.

Auf der anderen Seite folgt für den Fall ^v _G"^v _s ^<0 nicht zwangsläufig, daß der Drainstrom bei kurzer Kanallänge ansteigt, da die Abhängigkeit des Drainstroms von der Kanallänge allmählich verschwindet, wenn das Gate in Sperrichtung vorgespannt wird (siehe Fig. 4). Wenn also die Gatespannung zunehmend negativ wird, hängt der Sperr- · strom immer weniger von der Kanallänge ab, so daß der Unterschied in der Kanallänge zwischen den einzelnen Transistoren der Anordnung von Fig. 6a einerseits und dem

■j5 Transistor von Fig. 6b andererseits keinen Einfluß auf den Sperrstrom hat. Da aber bezogen auf den einzelnen Transistor in Fig. 6a die Drainspannung verringert ist, ergibt sich in beiden Fällen (Fig. _#6a und Fig. 6b) gleichermaßen ein geringer Sperrstrom. Diese Wirkung nimmt mit steigender Sperrspannung am Gate zu.

Das Vorangehende kann auch anhand der Festkörpertheorie wie folgt erklärt werden. Im Leitzustand des Transistors ist der Potentialgradient (das elektrische Feld) von Source na.ch Drain nahezu gleichförmig, weil der Kanal an. der Oberfläche des Halbleiterdünnfilms ausgebildet ist. Daher ändert sich der Drainstrom nicht in Abhängigkeit von irgendeiner Unterteilung des Kanals. Im Sperrzustand des Transistors ist dagegen der größere Teil des elektrischen Feldes auf den PN-Übergang im Bereich der Drainzone konzentriert. Bei Einsatz mehrerer Transistoren anstelle eines einzigen wird eine intensive Konzentrierung des elektrischen Feldes auf einen PN-Übergang im Bereich der Drainzone verhindert, da das elektrische Feld auf die einzelnen PN-Übergänge mehrerer

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Transistoren verteilt ist. Bezogen auf jeden einzelnen PN-Übergang ist das elektrische Feld daher schwächer, so daß der Sperrstrom über diesen PN-Übergang entsprechend verringert bzw. abgeschaltet werden kann. 5

Als besonders günstig erweist sich bei der Anordnung von Fig. 5 die Bemessung, daß die Größe des i-ten DFTs (Kanallänge L und Kanalbreite W) gleich derjenigen des (N-i+1)-ten DFTs ist (i=1, 2, 3, . .., N). Das heißt, der erste Transistor und der N-te Transistor sind gleich groß, der zweite Transistor und der (N-1)-te Transistor sind gleich groß etc. Diese Bemessung laßt sich formelmäßig wie folgt ausdrücken:

Li=L.

N-i + 1

"N-i+1

wobei Li und Wi die Kanallänge bzw. die Kanalbreite des i-ten Transistors sind.

Die Anwendung dieser Bemessungsregel auf das Ausführungsbeispiel von Fig. 6a bedeutet/ daß die Kanallängen beider Transistoren gleich sind und die Kanalbreiten beider Transistoren gleich sind, die beiden Transistoren also gleiche Form haben. Die Wirkung dieser Weiterbildung der Erfindung soll nachfolgend erläutert werden.

Grundsätzlich sind Source und Drain bei einem Feldeffekt- ^⁰ transistor symmetrisch. Dies ist ein wesentliches Merkmal von Feldeffekttransistoren. Das heißt, die Eigenschaften des Transistors ändern sich nicht, wenn Source und Drain vertauscht werden. Diese Eigenschaft erlaubt die Anwendung solcher Transistoren etwa als Schaltelement ^ώ einer Aktivma.trixanzeigetafel, wo Source und Drain des

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Transistors ständig getauscht werden. Eine Änderung der Transistorkennwerte, insbesondere eine Änderung des Zusammenhangs zwischen Gatespannung und Drainstrom im Sperrzustand, also eine Änderung des "Sperrverhaltens" bei einem Vertauschen von Source und Drain führt zu einer Verschlechterung der Leistung des Systems. Die Transistorkennwerte müssen daher bei einer Vertauschung von Source lind Drain konstant bleiben. Dies wird durch die obige Bemessung erreicht.

Wenn die Größe des i-ten Transistors gleich derjenigen des (N-i+1)-ten Transistors ist, bedeutet dies eine symmetrische Anordnung von Source und Drain bezüglich des Gates in der gesamten Transistoranordnung. Folglich ändern sich die Transistorkennwerte nicht bei einem Vertauschen von Source und Drain.

Fig. 7 zeigt Kennlinien einer DFT-Anordnung gemäß der Erfindung. Es handelt sich um eine Anordnung nach Fig. 6a mit Μ=Ιί2=10μπι und W1=W2=10nm. Die DFT-Anordnung, deren Kennlinien in Fig. 7 gezeigt sind, ist vergleichbar mit dem DFT, dessen Kennlinien in Fig. 3 gezeigt sind. Die Kennlinien wurden von den Erfindern aufgenommen. Parameter ist auch in Fig. 7 die Drainspannung mit ^V _DS-1^V bei der Kennlinie H, V_DS=4V bei der Kennlinie I und V_Dg= 8V bei der Kennlinie J. Wie ein Vergleich der Fig. 7 und 3 zeigt, stimmt der DurchlaßStrombereich der Kennlinien bei positiven Werten von V_QS annähernd überein, während Unterschiede im Sperrstrombereich der Kennlinien bei negativen Werten von V„~ vorhanden sind. Im Fall von Fig. 7 ist der Sperrstrom auf einen niedrigen Wert fixiert. Hieraus zeigt sich, daß durch die Erfindung bei Beibehaltung des gleichen DurchlaßStroms wie beim herkömmlichen DFT der Sperrstrom erheblich verringert wird. Eine Berechnung des Sperrstromverlaufs der erfin-

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dungsgemäßen DFT-Anordnung durch Computersimulation auf der Basis der herkömmlichen Transistorkennlinien führte zu Daten, die mit der Darstellung von Fig. 7 weitgehend übereinstimmen.
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Wie an sich schon erwähnt, ist die Erfindung nicht auf eine Anordnung mit zwei DFTs (N=2) beschränkt, vielmehr können N>2 DFTs in Reihe geschaltet werden. Mit zunehmender Anzahl in Reihe geschalteter DFTs ergibt sich auch bei hoher Drainspannung eine erhebliche Sperrstromverringerung, da die an jedem einzelnen Transistor anliegende Drainspannung der Anzahl von in Reihe geschalteten Transistoren umgekehrt proportional ist. Daher kann die Anzahl N von Transistoren je nach Einsatz der DFT-Anordnung und dem zulässigen Wert des Sperrstroms ausgewählt werden. Wird die DFT-Anordnung gemäß der Erfindung bei einer Aktivmatrixanzeigetafel eingesetzt, liefern zwei oder drei Transistoren ausreichende Ergebnisse, weil die Drainspannung allgemein niedrig ist (weniger als 10V). Für den Einsatz bei Logikschaltungen ist eine größere Anzahl von DFTs in der DFT-Anordnung erwünscht, um den Sperrstrom ausreichend gering zu halten, da zur Erzielung eines ausreichenden Durchlaßstroms allgemein eine hohe Gatespannung angelegt wird und die Drainspannung genauso hoch ist wie die Gatespannung.

Fig. 8 zeigt das "Sperrverhalten" der DFT-Anordnung von Fig. 6a für zwei verschiedene Dimensionierungen der beiden DFTs der DFT-Anordnung.

Fig.8a zeigt das Sperrverhalten, das heißt den Drainstrom I_D über der negativen Gatespannung V für den Fall, daß die Kanallänge L1=5um und die Kanalbreite W1=10^m im Transistor 1 und die Kanallänge L2=15um und die Kanalbreite W2=10um im Transisbor 2 sind. Fig. 8b zeigt das Sperrverhalten, wenn beide Transistoren 1 und 2 gleiche

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Form haben, nämlich L1=L2=1(^m und W1=W2=1Qjim. Die ausgezogene Linie in Fig. 8a zeigt die Kennlinie für eine Anordnung von Source und Drain gemäß der Darstellung in Fig. 6a. Die gestrichelte Linie ist die entsprechende Kennlinie für den Fall der Vertauschung von Source und Drain. Wie man aus diesen beiden Kennlinien in Fig. 8a entnimmt, hat die Vertauschung von Source und Drain bei Transistoren unterschiedlicher Größe in der DFT-Anordnung einen erheblichen Einfluß auf die Kennlinie. Im Fall von Fig. 8b, wo beide Transistoren die gleiche Form hatten, war eine solche Wirkung nach Vertauschen von Drain und Source nicht zu beobachten, so daß hier die ausgezogene Kennlinie und die gestrichelte Kennlinie identisch sind. Dieser Vergleich zeigt den Einfluß der Kanallänge bei zwei Transistoren. In gleicher Weise könnte der Einfluß der Kanalbreite nachgewiesen werden.

Fig. 9 zeigt entsprechende Kennlinien wie Fig. 8 für den Fall von drei zu einer DFT-Anordnung zusammengeschalteten DFTs. Im Fall von Fig. 9a betrug beim Transistor 1 die Kanallänge L1 = 5wm und die Kanalbreite Μ1 = 10μΐη, beim Transistor 2 die Kanallänge L2=20um und die Kanalbreite W2= 10μΐη sowie beim Transistor 3 die Kanallänge L3=15μm und die Kanalbreite W3 = 1(^m. Fig. 9b zeigt die entsprechende Kennlinie für den Fall von Li=1(^m, W1=10um, L2=20nm, W2=1(^m, L3 = 1(^m und W3 = 1C^m. Die ausgezogenen Kurven zeigen eine beliebige Anordnung von Source und Drain, die gestrichelte Kurve eine demgegenüber vorgenommene Vertauschung von Source und Drain. Wie Fig. 9a ergibt, ändert sich die Transistorkennlinie durch Vertauschen von Source und Drain erheblich, wenn die Größe (in diesem Fall die Kanallänge) der Transistoren 1 und 3 verschieden ist. Ist die Größe der Transistoren 1 und aber gleich, dann bleibt die Transistorkennlinie von einer Vertauschung von Source und Drain unbeeinflußt und zwar

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unabhängig von der Größe des Transistors 2. Im Fall von Fig. 9b fallen also die beiden Kurven für die beiden möglichen Anordnungen von Source und Drain zusammen. Dies ist auch so, wenn die Größe aller drei Transistoren gleich ist. Auch in diesem Fall ist die Wirkung der Erfindung in bezug auf die Kanallänge dargestellt worden/ bezüglich der Kanalbreite läßt sich die Wirkung ebenfalls nachweisen.

Es sei noch einmal hervorgehoben, daß die Fig. 8 und 9 mit zwei bzw. drei in Reihe geschalteten DFTs lediglich der Vereinfachung halber als Beispiel zur Erläuterung dafür dienten, daß die Form des i-ten Transistors gleich derjenigen des (N-i+1)-ten Transistors sein soll. Es ist klar, daß die Erfindung auch auf vier und mehr in Reihe geschaltete Transistoren anwendbar ist.

Wie schon erwähnt, ergeben sich auch bei Einsatz der Erfindung bei einem logischen Schaltungskreis ausgezeichnete Wirkungen. Dies sei nachfolgend beschrieben.

Die Fig. 10a, 10b und 10c zeigen ein Beispiel, bei dem eine erfindungsgemäße DFT-Anordnung bei einem Schieberegister eingesetzt ist. Bei diesem Beispiel ist N=2, jede andere Zahl wäre aber auch möglich. Fig. 10a zeigt das grundsätzliche Schaltbild der i-ten Stufe eines Bootstrap-Schieberegisters. In diesem Schaltbild sind alle Transistoren N-Kanal-Transistoren. Eine DFT-Anordnung 17 wird durch Taktsignale, die über einen Anschluß Bi eingegeben werden, leitend geschaltet. Wenn das Taktsignal den Pegel H (hoher Pegel) hat, überträgt die DFT-Anordnung 17 den Datenwert der vorangehenden Stufe, das heißt der (i-1)-ten Stufe. Der Kanal eines MOS-Kondensators 21 wird nur dann invertiert, wenn am Schaltungsknoten Gi als Datenwert ein Signal des Pegels 1 anliegt.

Der MOS-Kondensator 21 arbeitet als Bootstrap-Kondensator. Wenn ein Taktsignal niedrigen Pegels an den Anschluß Bi und ein Taktsignal hohen Pegels an den Anschluß Ci angelegt werden, wird das Potential am Schaltungsknoten Gi über das des hohen Pegels des Taktsignals, der an den Schaltungsknoten Gi zu übertragen ist, überhöht. Folglich kommt eine DFT-Anordnung 18, die dieses Signal sehr hohen Pegels (am Schaltungsknoten Gi ) empfängt, rasch in den Leitzustand, so daß auch das Potential am Ausgangsanschluß Di rasch den hohen Pegel erreicht. Wenn dagegen am Anschluß Bi ein Taktsignal hohen Pegels und am Anschluß Ci ein Taktsignal niedrigen Pegels anliegt, kommt eine DFT-Anordnung 19 in den Leitzustand und das Potential an den Ausgangsanschlüssen Di und Fi nimmt den niedrigen Potentialpegel an. Zur gleichen Zeit wird der Datenwert zum Schaltungsknoten Di+1 der folgenden Stufe übertragen, der dann einen hohen Potentialpegel erhält.

Der Anschluß Ei-1 ist mit dem Anschluß Di+1 verbunden.

Während das Potential am Anschluß Di niedrig ist, wird Ladung von dem mit dem Anschluß Di verbundenen Schaltungsknoten über die DFT-Anordnung 17 der i-ten Stufe und die DFT-Anordnung 20 der vorangehenen (i-1)-ten Stufe abgeleitet. Dadurch wird das Potential am Schaltungsknoten Gi niedrig.

Fig. 10b zeigt ein Schieberegister mit mehreren der in Fig. 10a gezeigten Stufen.

Fig. 10c zeigt Zeitverläufe der in der Schaltung von Fig. 10b auftretenden Signale. In Fig. 10c sind 01 und 02 Taktsignale. SP ist ein Startimpuls und G1, F1, G2, F2, G3 und F3 sind Signale an entsprechend bezeichneten Punkten in Fig. 10a bzw. 10b. Die folgende Beschreibung bezieht sich auf die dritte Stufe 22 des Schieberegisters

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10b. Wie sich aus der vorangegangenen Beschreibung ergibt, ist der Sperrstrom der erfindungsgemäßen DFT-Anordnung 17 stark reduziert. Wenn daher der Datenwert 1 in Form des mit 23 in Fig. 10c bezeichneten Signals an den Schaltungsknoten G3 gelangt, tritt an diesem Schaltungsknoten die mit 24 in Fig. 10c gekennzeichnete Potentialüberhöhung auf, wenn das Taktsignal 02 ansteigt. Das hohe Potential am Schaltungsknoten G3 bleibt erhalten, bis das Taktsignal 02 wieder abfällt. Das Potential am Ausgangsanschluß F3 steigt demzufolge rasch auf den hohen Pegel des Taktsignals 02, wie dies durch 25 in Fig. 8c dargestellt ist.

Ein DFT-Anordnungen verwendendes Schieberegister kann bei höheren Frequenzen als üblich noch gut arbeiten. Auch steigt die Höhe des Ausgangssignals eines solchen Schieberegisters. Ferner ist der Sperrstrom der DFT-Anordnung 18, der bei zunehmender Drainspannung auftritt, durch die Erfindung merklich reduziert, wodurch die Ausgabe eines Falschimpulses verhindert wird. Daraus folgt, daß das Schieberegister auch bei niedrigeren Betriebsfrequenzen als üblich gut arbeiten kann.

Die Fig. 11a bis 11c zeigen ein anderes Anwendungsbeispiel der Erfindung.

Fig. 11a zeigt die Grundschaltung einer i-ten Stufen, die also einem Bit entspricht, eines Bootstrap-Schieberegisters. Das Schieberegister besteht aus mehreren der in Fig. 11a gezeigten Grundschaltungen, die gemäß Fig. 11b in Reihe geschaltet sind, wo an Anschlüsse 31 bis 35 Taktsignale 01, 02, 03, 04 bzw. ein Startimpuls SP, die in Fig. 11c gezeigt sind, angelegt werden. Nimmt man die dritte Schieberegisterstufe 30 von Fig. 11b als Beispiel, dann ist die Funktion der DFT-Anordnungen im

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einzelnen wie folgt:

Wenn am Eingang D3 ein Datenwert 1 anliegt und sich das Taktsignal 01 auf niedrigem Pegel befindet, dann tritt an der Oberfläche des.Substrats im DünnfiIm-MOS-Kondensator 29 eine Inversion auf/ die zu einer großen Kapazität führt. Sobald das Taktsignal 01 von niedrigem auf hohen Pegel wechselt, wird das Potential am Eingang D3 über den hohen Pegel des Taktsignals 01 wegen der Bootstrap-Wirkung des Kondensators 29 hinaus überhöht. Die DFT-Anordnungen 26 und 28 werden dann leitend. Nach Einschalten der DFT-Anordnungen 26 und 28 lädt sich der an den Schaltungsknoten E3 bzw. den Ausgangsanschluß F3 angelegte Kondensator rasch auf, so daß das Potential an D3 und F3 auf den hohen Wert des Taktsignals ansteigt. In diesem Moment tritt eine Inversion im Substrat des Dünnfilm-MOS-Kondensators 29 der vierten Schieberegisterstufe auf. Das Taktsignal 03 nimmt in einer kurzen Zeit unmittelbar vor dem Abfallen des Taktsignals 01 auf den niedrigen Pegel einen hohen Pegel an und bewirkt, daß die DFT-Anordnung 27 in der zweiten Schieberegisterstufe eingeschaltet wird. Die Ladung des Kondensators wird vom Schaltungsknoten G3 über die DFT-Anordnung 27 abgeleitet, wobei das Potential an D3 und E2 fällt. Das Potential am Ausgangsanschluß F3 fällt ab, wenn das Taktsignal 01 auf niedrigen Pegel abfällt und das Taktsignal 02 auf hohen Pegel ansteigt.

Fig. 11c zeigt den Zeitverlauf von Signalen an verschiedenen Teilen der Fig. 11a bzw. 11b. Durch die Verwendung der erfindungsgemäßen DFT-Anordnungen wird es möglich, hohe Potentiale aufrechtzuerhalten. Wegen des geringen Leckstroms im Sperrzustand der DFT-Anordnungen 26 und 27 in der (i-1)-ten Stufe kann das Potential am Schaltungsknoten Di stabil gehalten werden, wenn hier die Potential-

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20

1 Überhöhung auftritt. Wegen des geringen Sperrstroms der DFT-Anordnung 28 kann die Erzeugung eines Falschimpulses am Anschluß Di verhindert werden.

5 Durch Einsatz der erfindungsgemäßen DFT-Anordnungen kann bei Logikschaltkreisen, wie sie in den Fig. 10 und beispielhaft gezeigt sind/ der Bereich der maximalen Betriebsfrequenz erweitert werden und ein stabiler Wert des Ausgangssignalpegels erhalten werden. 10

Leerseite

Claims

Patentansprüche

1.) Dünnfilmtransistoranordnung mit Dünnfilmtransistoren (1, 2, 3 *., N) auf einem isolierenden Substrat, dadurch gekennzeichnet , daß mehrere Dünnfilmtransistoren (1, 2, 3, ... N) mit ihren Kanalstrecken in Reihe geschaltet sind, und daß die Elektroden (S, D) an beiden Enden dieser Reihenschaltung als Drain- bzw. Source-Elektrode und die untereinander verbundenen Gate-Elektroden aller Dünnfilmtransistoren als Gate-Elektrode (G) eines Dünnfilmtransistors dienen.

2. Dünnfilmtransistoranordnung nach Anspruch 1, dadurch gekennzeichnet , daß der i-te Dünnfilmtransistor ausgehend von der Source-Elektrode (S) oder der Drain-Elektrode (D) und der (N-i+1)-te Dünnfilmtransistor gleiche Form aufweisen (i=1, 2, ...,N).

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