DE3307781C2

DE3307781C2 - Parallel to serial data converter with a predefinable clock ratio

Info

Publication number: DE3307781C2
Application number: DE3307781A
Authority: DE
Inventors: Gordon D. Belmont Calif. Svendsen
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1982-03-05
Filing date: 1983-03-04
Publication date: 1986-06-12
Also published as: GB2119137B; JPS58164319A; DE3307781A1; FR2522905B1; US4445215A; FR2522905A1; JPH0654875B2; GB2119137A

Abstract

Parallel-Serien-Datenwandler zur synchronen Umwandlung von durch wenigstens einen Datenkanal übertragenen Paralleldaten in entsprechende Seriendatenfolgen mit entsprechenden programmierbaren Frequenzverhältnissen der seriellen Ausgangsdatenbits.Parallel-serial data converter for the synchronous conversion of parallel data transmitted through at least one data channel into corresponding serial data sequences with corresponding programmable frequency ratios of the serial output data bits.

Description

Die vorliegende Erfindung betrifft einen Parallel-Serien-Datenwandler nach dem Oberbegriff des Patentanspruchs 1.The present invention relates to a parallel-serial data converter according to the preamble of the patent claim 1.

Es handelt sich dabei um einen Wandler zur synchronen Wandlung von durch einen oder mehrere parallele Datenkanäle übertragenen Daten in entsprechende serielle Datenfolgen mit entsprechenden programmierbaren Frequenzverhältnissen der seriellen Ausgangsdatenbits.It is a converter for the synchronous conversion of one or more parallel ones Data channels transmitted data in corresponding serial data sequences with corresponding programmable Frequency ratios of the serial output data bits.

Bekannte Parallel-Serien-Datenwandler benötigen zur Realisierung einer Synchronisation relativ aufwendige Schaltungen. Darüber hinaus sind derartige bekannte Wandler dann unflexibel, wenn die Anzahl der parallelen Eingangsbits verändert werden soll, wobei es oft notwendig ist, die Schaltungen zur Anpassung an eine derartige Änderung neu auszulegen.Known parallel-to-serial data converters require relatively complex and expensive synchronizations Circuits. In addition, such known transducers are inflexible when the number of parallel Input bits are to be changed, and it is often necessary to adapt the circuits to such Reinterpret change.

So ist aus der DE-AS 20 12 819 ein Parallel-Serien-Datenwandler bekannt geworden, bei dem die Frequenz der seriellen Ausgangsdatenfolge als Funktion von Frequenzänderungen der parallelen Eingangsdatenfolge geändert wird. Eine Vielzahl von durch Taktimpulse gesteuerten Gattern überführt dabei die Paralleldaten in serielle Daten. Die Frequenz der Taktimpulse hängt von der Phasendifferenz zwischen einem Referenzfrequenz-Taktsignal und einem von den ankommenden Paralleldaten abgeleiteten Taktsignal ab.From DE-AS 20 12 819, a parallel-series data converter has become known in which the frequency the serial output data sequence as a function of frequency changes of the parallel input data sequence will be changed. A large number of gates controlled by clock pulses convert the parallel data into serial data. The frequency of the clock pulses depends on the phase difference between a reference frequency clock signal and a clock signal derived from the incoming parallel data.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Parallel-Serien-Datenwandler relativ einfachen Aufbaus mit einem oder mehreren synchron arbeitenden Datenwandlerkanälen anzugeben, die jeweils eine vorgegebene Anzahl von parallelen Eingangsdatenbits in eine entsprechende serielle Datenfolge mit einem vorsetzbaren Frequenzverhältnis der seriellen Ausgangsdatenbits angeben.The present invention is based on the object of providing a relatively simple parallel-to-serial data converter Structure with one or more synchronously working data converter channels, each with a predetermined number of parallel input data bits in a corresponding serial data sequence with a Specify the preset frequency ratio of the serial output data bits.

Diese Aufgabe wird bei einem Datenwandler der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.In the case of a data converter of the type mentioned at the outset, this object is achieved according to the invention by the features of the characterizing part of claim 1 solved.

Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet, mit denen insbesondere eine einfache Änderung der seriellen Ausgangsbitfrequenz in jedem Kanal einstellbar ist.Refinements of the inventive concept are characterized in subclaims, with which in particular a simple change in the serial output bit frequency can be set in each channel.

Die Erfindung wird im folgenden anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigenThe invention is described below with reference to an embodiment shown in the figures of the drawing explained in more detail. Show it

F i g. 1A und 1B jeweils einen Teil eines Schaltbildes des bevorzugten Ausführungsbeispiels der Erfindung undF i g. 1A and 1B each part of a circuit diagram of the preferred embodiment of the invention and

F i g. 2 ein Zeittaktdiagramm zur Erläuterung der Wirkungsweise der Schaltungsanordnung nach den Fig. IA und IB.F i g. FIG. 2 shows a timing diagram to explain the mode of operation of the circuit arrangement according to FIG. 1A and IB.

Gemäß dem bevorzugten Ausführungsbeispiel der Erfindung ist eine Schaltungsanordnung zur synchronen Wandlung von durch einen oder mehrere Dateiikanäle übertragenen parallelen Daten in entsprechende serielle Datenfolgen mit vorsetzbaren Frequenzverhältr.issen zwischen den entsprechenden erzeugten seriellen Datenbits vorgesehen. Jeder Kanal des Wandlers empfängt synchron eine bekannte Anzahl von parallelen Eingangsbits. Jedes empfangene Eingangsbit liegt in Form eines digitalen Impulses mit einer Dauer vor, welche einer Periode eines synchron empfangenen Paralleltaktsignals entspricht. Die Schaltungsanordnung empfängt weiterhin ein Wortsynchronsignal sowie ein oder mehrere mit diesem synchrone serielle Taktsignale, die jeweils eine bekannte ganzzahlige vielfache Frequenz in bezug auf das Paralleltaktsignal besitzen. In der Schaltungsanordnung werden aus den entsprechenden Synchronsignalen verschiedene Steuersignale erzeugt, um die Bitübertragung durch alle parallelen Kanäle zu synchronisieren. Für jeden Kanal sind getrennte Parallel-Serien-Datencodierer vorgesehen, welche durch die entsprechenden Steuersignale mit programmierbaren Frequenzverhältnissen synchron gesteuert werden, um entsprechende serielle Ausgangsdatenfolgen mit den gewünschten Frequenzverhältnissen zu erhalten. Die Steuersignale werden synchron von den Taktsignalen abgeleitet, um die b5 Frequenz und die Folge, mit der die entsprechenden parallelen Einangsbits in die serielle Ausgangsfolge codiert werden, zu steuern. Die resultierenden entsprechenden seriellen Ausgangsdatenfolgen aller Kanäle sind synchron zueinander und auch synchron zu den an den Eingängen der entsprechenden Parallel-Serien-CodieierAccording to the preferred embodiment of the invention, a circuit arrangement for synchronous Conversion of parallel data transmitted through one or more file channels into corresponding serial data Data sequences with preset frequency ratios between the corresponding generated serial data bits intended. Each channel of the converter synchronously receives a known number of parallel input bits. Each received input bit is in the form of a digital pulse with a duration which is one Period corresponds to a synchronously received parallel clock signal. The circuit arrangement continues to receive a word sync signal and one or more serial clock signals synchronous with this, each one have known integer multiple frequencies with respect to the parallel clock signal. In the circuit arrangement various control signals are generated from the corresponding synchronizing signals to control the bit transmission to synchronize through all parallel channels. There are separate parallel-to-serial data encoders for each channel provided, which by the corresponding control signals with programmable frequency ratios synchronously controlled to produce corresponding serial output data sequences with the desired frequency ratios to obtain. The control signals are derived synchronously from the clock signals in order to generate the b5 Frequency and the sequence with which the corresponding parallel input bits are encoded into the serial output sequence be to control. The resulting corresponding serial output data sequences of all channels are synchronous to each other and also synchronously to the inputs of the corresponding parallel-series encoders

empfangenen parallelen Datenbits.received parallel data bits.

In den folgenden Ausführungen werden Begriffe wie Signal, Digitaldaten, Bits, Impulse, usw., austauschbar in bezug auf den digitalen Charakter der durch die Schaltungsanordnung gemäß dem bevorzugten Ausführungsbeispiel der Erfindung verarbeitenden Signale verwendet.In the following explanations, terms such as signal, digital data, bits, pulses, etc., are interchangeable in with respect to the digital character of the circuit arrangement according to the preferred embodiment of the invention used signals processing.

Die Erfindung wird im folgenden anhand des in den F i g. 1A und 1B dargestellten bevorzugten Ausführungsbeispiels und des zugehörigen Zeittaktdiagramms nach F i g. 2 erläutert. Zur Erleichterung der Beschreibung sind die F i g. 1A und 1B in die folgenden Schaltungsteile aufgeteilt, die jeweils von gestrichelten Linien eingefaßt sind: Ein erster und ein zweiter Parallel-Serien-Datenwandlerkanal 1 und 2, eine erste und eine zweite Sperrschaltung 4 und 5 sowie eine erste und zweite Synchronisationsschaltung 7 und 8. Jeder Kanal 1 und 2 empfängtThe invention is described below with reference to the in FIGS. 1A and 1B illustrated preferred embodiment and the associated timing diagram of FIG. 2 explained. For ease of description are the f i g. 1A and 1B divided into the following circuit parts, each bordered by dashed lines are: a first and a second parallel-to-serial data converter channels 1 and 2, a first and a second blocking circuit 4 and 5 and first and second synchronization circuits 7 and 8. Each channel 1 and 2 receives

ίο gleichzeitig eine bekannte Anzahl von parallelen Eingangsbits mit vorgegebener Dauer. Im bevorzugten Ausführungsbeispiel empfängt der Kanal 1 6, der Einfachheit halber im folgenden als paralleles Eingangswort A bezeichnete Bits auf Leitungen 101 bis 106, während der Kanal 2 4, im folgenden als paralleles Eingangswort B bezeichnete parallele Bits auf Leitungen 111 bis 114 empfängt. Synchron mit den parallelen Eingangswörtern A und B werden die folgenden Synchronsignale aufgenommen: Ein Paralleltaktsignal (Paralleltakt) F auf einer Leitung 12, Serientaktsignale (Serientakt) H auf einer Leitung 11 und H¹ auf einer Leitung 51 sowie ein Wortsynchronsignal / auf einer Leitung 10, das in ausgewählten Intervallen, beispielsweise einmal in 1024 parallelen Takten aufgenommen wird. Die entsprechenden Synchronsignale I, H, H¹ und F werden von einer externen Quelle empfangen. Diese Signale werden vorzugsweise durch einen Synchron-Taktsignalgenerator geliefert. Der Frequenz- und Phasenzusammenhang der vorgenannten Signale zueinander und zu den parallelen Datenbits ist aus F i g. 2 ersichtlich. Jeder serielle Takt H, H' besitzt eine entsprechende ganzzahlige vielfache Frequenz in bezug auf die parallele Taktfrequenz F und wird zur Steuerung der Frequenz der seriellen Ausgangsdaten eines parallelen Kanals ausgenutzt, wie dies im folgenden noch genauer erläutert wird. Die Frequenz /«und /«; der entsprechenden seriellen Taktsignale f/und H^x wird durch Vervielfachung der parallelen Taktfrequenz /> durch eine vorgegebene ganze Zahl N= 1, 2, 3,4, usw. erhalten. Der Frequenzzusammenhang zwischen den vorgenannten Signalen kann daher in der Form /w = Nfp ausgedrückt werden und durch einen Synchron-Taktsignalgenerator erzeugt werden, wie er in der vorgenannten parallelen Anmeldung der Anmelderin beschrieben ist.ίο a known number of parallel input bits with a specified duration at the same time. In the preferred exemplary embodiment, channel 1 receives 6 bits, referred to below as parallel input word A for the sake of simplicity, on lines 101 to 106, while channel 2 receives 4 parallel bits, referred to below as parallel input word B , on lines 111 to 114. The following synchronous signals are recorded synchronously with the parallel input words A and B : A parallel clock signal (parallel clock) F on a line 12, serial clock signals (serial clock) H on a line 11 and H ¹ on a line 51 and a word synchronous signal / on a line 10, which is recorded at selected intervals, for example once in 1024 parallel bars. The corresponding sync signals I, H, H ¹ and F are received from an external source. These signals are preferably supplied by a synchronous clock signal generator. The frequency and phase relationship of the aforementioned signals to one another and to the parallel data bits is shown in FIG. 2 can be seen. Each serial clock H, H 'has a corresponding integer multiple frequency with respect to the parallel clock frequency F and is used to control the frequency of the serial output data of a parallel channel, as will be explained in more detail below. The frequency / «and /«; of the corresponding serial clock signals f / and H ^x is obtained by multiplying the parallel clock frequency /> by a predetermined integer N = 1, 2, 3, 4, etc. The frequency relationship between the aforementioned signals can therefore be expressed in the form / w = Nfp and generated by a synchronous clock signal generator as described in the aforementioned parallel application by the applicant.

Wie das Taktdiagramm nach Fig.2 zeigt, entspricht bei der bevorzugten Ausführungsform die Dauer, d. h., die Länge jedes Impulses der ein auf den Leitungen 101 bis 106 und 111 bis 114 empfangenes Datenbit repräsentiert, einer Periode des Paralleltaktes F, der seinerseits in 6 Perioden des Serientaktes H und in 4 Perioden des Serientaktes H' unterteilt ist. Die erste Synchronisationsschaltung 7 empfängt den seriellen Takt //auf der Leitung 11 und erzeugt daraus ein Synchronsteuersignal Ein einer im folgenden noch genauer zu beschreibenden Weise.As the timing diagram according to FIG. 2 shows, in the preferred embodiment the duration, ie the length of each pulse which represents a data bit received on lines 101 to 106 and 111 to 114 , corresponds to one period of the parallel clock F, which in turn is divided into 6 periods of the series cycle H and is divided into 4 periods of the series cycle H '. The first synchronization circuit 7 receives the serial clock // on the line 11 and uses it to generate a synchronous control signal Ein in a manner to be described in greater detail below.

Der Paralleltakt F wird auf der Leitung 12 und der Serientakt H auf der Leitung 11 durch die zweite Synchronisationsschaltung 8 empfangen. Das Signal F wird in einen Eingang eines D-Flip-Flops 50 eingegeben, welches das invertierte Signal f/an seinem Takteingang aufnimmt. Das Flip-Flop 50 liefert ein Steuersignal C auf einer Leitung 57, das zur Synchronisation der Überführung der entsprechenden parallelen Datenwörter A und ßder Kanäle ! und 2 von den Eingängen 101 bis 106 und 111 bis 114 entsprechender erster D-Flip-Flop-Felder 52 und 62 zu deren entsprechenden Ausgängen dient. Das Signal an Ausgängen 121 bis 126 des Feldes 52 ist mit C bezeichnet, während das Signal an Ausgängen 131 bis 134 des Feldes 62 mit C¹ bezeichnet ist. Ein programmierbarer Frequenzteiler 22 des Kanals 1, welcher den seriellen Takt H aufnimmt, liefert eine an einem Ausgang 35 erhaltene Endzählung zur ersten Synchronisationsschaltung 7, welcher ihrerseits daraus ein Steuersignal fableitet, wie dies im folgenden noch genauer erläutert wird. Das auf einer Leitung 44 von der Schaltung 7 erhaltene Signal dient zur Steuerung eines entsprechenden zweiten D-Flip-Flop-Feldes 54 des Kanals 1 bzw. 64 des Kanals 2, um die parallele Datenübertragung durch diese Kanäle zu synchronisieren. Das auf den Leitungen 101 bis 106 des Kanals 1 empfangene parallele Eingangswort A und das auf den Leitungen 111 bis 114 des Kanals 2 empfangene parallele Daienwort B werden somit in gleicher Weise und synchron miteinander durch die entsprechenden parallelen Kanäle übertragen, da gemeinsame Steuersignale G und E zur Steuerung der entsprechenden Datenübertragungen dienen, wie dies im folgenden noch beschrieben wird. Vom Flip-Flop-Feld 54The parallel clock F is received on the line 12 and the serial clock H on the line 11 by the second synchronization circuit 8. The signal F is input to one input of a D flip-flop 50 , which receives the inverted signal f / at its clock input. The flip-flop 50 supplies a control signal C on a line 57, which is used to synchronize the transfer of the corresponding parallel data words A and ß of the channels! and 2 of the inputs 101 to 106 and 111 to 114 of corresponding first D flip-flop fields 52 and 62 are used for their corresponding outputs. The signal at outputs 121 to 126 of field 52 is denoted by C, while the signal at outputs 131 to 134 of field 62 is denoted by C ^1. A programmable frequency divider 22 of channel 1, which receives the serial clock H , supplies a final count obtained at an output 35 to the first synchronization circuit 7, which in turn derives a control signal f from it, as will be explained in more detail below. The signal received on a line 44 from the circuit 7 is used to control a corresponding second D-flip-flop field 54 of the channel 1 or 64 of the channel 2 in order to synchronize the parallel data transmission through these channels. The received on lines 101 to 106 of the channel 1 parallel input word A and the received on lines 111-1 14 of the channel 2 parallel Daienwort B are thus transmitted in the same manner and synchronously with each other through the respective parallel channels, as common control signals G and E are used to control the corresponding data transfers, as will be described below. From flip-flop field 54

so wird daher auf Leitungen 141 bis 146 des Kanals 1 ein paralleles Wort D gleichzeitig mit einem vom Flip-Flop-Feld 64 auf Leitungen 151 bis 154 des Kanals 2 geliefert, so daß diese Wörter gleichzeitig an Eingängen entsprechender Parallel-Serien-Codierer 56 und 66 auftreten. Um gewünschte entsprechende serielle Ausgangssignalfrequenzen von den Kanälen 1 und 2 zu erhalten, werden für jeden Kanal gesonderte programmierbare Frequenzteiler 22 und 48 verwendet. Der Teiler 22 empfängt den Serientakt H auf der Leitung 11 als Taktsignal, während der Teiler 48 den Serientakt H' auf der Leitung 51 als Taktsignal empfängt. Das gewünschte Teilungsverhältnis der Teiler 22 und 48 wird durch entsprechende programmierbare Schalter 24 und 44 vorgesetzt. Im bevorzugten Ausführungsbeispiel ist der Teiler 22 auf eine Teilung durch 6 und der Teiler 48 auf eine Teilung durch 4 gesetzt, um eine gewünschte Frequenz der seriellen Ausgangsdatenbits von den Kanälen 1 und 2 zu erhalten. Im bevorzugten Ausführungsbeispiel entsprechen die entsprechenden Teilerverhältnisse jedes Kanals der Anzahl von durch den speziellen Kanal empfangenen parallelen Bits in den parallelen Wörtern A und B. Die Frequenz der seriellen Ausgangsbits von den Codierern 56 und 66 wird durch entsprechende binärcodierte Steuersignale auf Leitungen 36 bis 38 vom Teiler 22 und auf Leitungen 59 bis 61 vom Teiler 48 gesteuert Diese Signale steuern die Frequenz und auch die Sequenz, mit der die parallelen Daten auf den Leitungen 141 bis 146 und 151 bis 154 in serielle Ausgangsdaten 5, S' auf Leitungen 53 und 54 durch die entsprechenden Parallel-Serien-Codierer 56 und 66 der entsprechenden Kanäle 1 und 2 codiert werden.a parallel word D is therefore supplied on lines 141 to 146 of channel 1 simultaneously with one from flip-flop field 64 on lines 151 to 154 of channel 2, so that these words are simultaneously supplied to inputs of corresponding parallel-series encoders 56 and 66 occur. In order to obtain desired corresponding serial output signal frequencies from channels 1 and 2, separate programmable frequency dividers 22 and 48 are used for each channel. The divider 22 receives the series clock H on the line 11 as a clock signal, while the divider 48 receives the series clock H 'on the line 51 as a clock signal. The desired division ratio of the dividers 22 and 48 is preset by corresponding programmable switches 24 and 44. In the preferred embodiment, divider 22 is set to division by 6 and divider 48 is set to division by 4 in order to obtain a desired frequency of the serial output data bits from channels 1 and 2. In the preferred embodiment, the respective divider ratios of each channel correspond to the number of parallel bits received by the particular channel in parallel words A and B. The frequency of the serial output bits from encoders 56 and 66 is determined by appropriate binary coded control signals on lines 36-38 from the divider 22 and controlled by divider 48 on lines 59 to 61. These signals control the frequency and also the sequence with which the parallel data on lines 141 to 146 and 151 to 154 are converted into serial output data 5, S 'on lines 53 and 54 through the corresponding parallel-serial encoders 56 and 66 of the respective channels 1 and 2 are encoded.

Die oben erwähnte an den Kanal 1 angekoppelte Sperrschaltung 4 und die an den Kanal 2 angekoppelte Sperrschaltung 5 verhindern, daß die entsprechenden Kanäle fehlerhafte serielle Ausgangsdaten liefern. Zu diesem Zweck nehmen die Sperrschaltungen 4 und 5 auf Leitungen 11 und 51 ein entsprechendes seriellesThe above-mentioned blocking circuit 4 coupled to channel 1 and blocking circuit 5 coupled to channel 2 prevent the corresponding channels from delivering erroneous serial output data. For this purpose, the blocking circuits 4 and 5 take a corresponding serial line on lines 11 and 51

Taktsignal H und H' auf und liefern auf Leitungen 65 und 75 einen entsprechenden schmalen Sperrimpuls (nicht dargestellt), der synchron mit der Vorderflankc des entsprechenden seriellen Taktsignal H bzw. //' ist. Die Spcrrimpul.se wurden über Leitungen 65 und 75 in einen Sperreingang des entsprechenden Parallel-Serien-Codiercrs 56 und 6<j gegeben und unterbrechen deren Betrieb während der Impulsdauer. Es wird damit verhindert, daß die Codiere^r56 und 66 während der kurzen Zeitperiode, die im bevorzugten Ausführungsbeispiel gleich 15 Nanosekunden ist, in dem Fall ein Ausgangssignal liefern, indem eine geringfügige Differenz zwischen dem Zeittakt des sonst synchronen, durch den Codierer 56 auf den Leitungen 36 bis 38 empfangenen Steuersignals und den parallelen Bits D auf den Leitungen 141 bis 146 sowie zwischen dem vom Codierer 66 auf den Leitungen 59 bis 61 empfangenen Steuersignal und den parallelen Bits D¹ auf den Leitungen 151 bis 154 vorhanden ist.Clock signal H and H ' and deliver on lines 65 and 75 a corresponding narrow blocking pulse (not shown) which is synchronous with the leading edge of the corresponding serial clock signal H or //'. The Spcrrimpul.se were given over lines 65 and 75 in a blocking input of the corresponding parallel-series encoder 56 and 6 <j and interrupt their operation during the pulse duration. It is thus prevented that the Encode ^r 56 and 66 during the short time period that is equal to 15 nanoseconds in the preferred embodiment, provide an output signal in the case where the otherwise synchronous a slight difference between the time clock, by the encoder 56 on the Control signal received on lines 36 to 38 and the parallel bits D on lines 141 to 146 and between the control signal received from encoder 66 on lines 59 to 61 and the parallel bits D ¹ on lines 151 to 154.

Um eine vollständige Synchronisation zwischen allen diesen Kanälen sicherzustellen, wird der oben genannte Wortsynchronimpuls / periodisch auf der Leitung 10 durch die Synchronisationsschaltung 8 empfangen. Diese Schaltung8 liefert ihrerseits ein vom Wortsynchronsignal /und dem Serientakt Habgeleitetes Synchronsignal L auf einer Leitung 55, wie dies im folgenden noch genauer beschrieben wird. Dieses Signal L setzt die programmierbaren Frequenzteiler 22 und 48 der Kanäle 1 und 2 periodisch vor und synchronisiert sie damit, wie dies ebenfalls im folgenden noch beschrieben wird.In order to ensure complete synchronization between all these channels, the above-mentioned word sync pulse / is received periodically on the line 10 by the synchronization circuit 8. This circuit 8 for its part supplies a synchronization signal L derived from the word synchronization signal / and the serial clock H on a line 55, as will be described in more detail below. This signal L advances the programmable frequency dividers 22 and 48 of channels 1 and 2 periodically and synchronizes them therewith, as will also be described below.

Aus den vorliegenden Ausführungen folgt, daß der Parailei-Serien-Datenwandler gemäß der Erfindung eine gewünschte Anzahl von synchron parallelen Datenwandlungskanälen besitzen kann, wobei das vorgesetzte Frequenzverhältnis der seriellen Ausgangsdaten zwischen den entsprechenden Kanälen aufrechterhalten wird. Da die seriellen Ausgangsdaten synchron aus den verschiedenen Kanälen gewonnen werden, sind sie auch synchron mit der parallelen Datenübertragung durch die entsprechenden Kanäle.From the present statements it follows that the parallel-serial data converter according to the invention is a can have the desired number of synchronously parallel data conversion channels, with the superior Frequency ratio of the serial output data between the corresponding channels is maintained. Since the serial output data are obtained synchronously from the various channels, so are they synchronous with the parallel data transmission through the corresponding channels.

Aus den vorstehenden Ausführungen ergibt sich weiterhin, daß jeder weitere für eine weitere Parallel-Serien-Datenwandlung verwendete Kanal den oben beschriebenen Kanälen 1 entspricht und synchron mit diesen arbeitet, wobei die von den Synchronisationssschaltungen 7 und 8 gelieferten gemeinsamen Steuersignale G, E und L ausgenutzt werden. Es können weiterhin auch andere Frequenzverhältnisse zwischen den seriellen Ausgangsdaten der entsprechenden Kanäle durch Verwendung unterschiedlicher serieller Taktfrequenzen erhalten werden, die durch Teilung der Periode des Paralleltaktes Fin eine zweckmäßige ganzzahlige Anzahl von Perioden entsprechend der Anzahl von durch den Kanal empfangenen parallelen Bits oder ein ganzzahliges Vielfaches dieser Anzahl gewonnen werden. Diese entsprechenden seriellen Taktsignale werden zur Ableitung der seriellen Bitfrequenz jedes Kanals ausgenutzt. Anstelle des vorgenannten bevorzugten Frequenzverhältnisses zwischen den seriellen Ausgangsdatenbits der Kanäle 1 und 2 von 6 :4 könnnen auch andere Frequenzverhältnisse, wie 4 : 3,3 : 2,2 : 7, usw., gewählt werden.From the above it can also be seen that each additional channel used for a further parallel-to-serial data conversion corresponds to the above-described channels 1 and operates synchronously with them, the common control signals G, E and L supplied by the synchronization circuits 7 and 8 being utilized will. It is also possible to obtain other frequency ratios between the serial output data of the corresponding channels by using different serial clock frequencies which, by dividing the period of the parallel clock Fin, create an appropriate integer number of periods corresponding to the number of parallel bits received by the channel or an integer multiple thereof Number to be won. These corresponding serial clock signals are used to derive the serial bit frequency of each channel. Instead of the aforementioned preferred frequency ratio between the serial output data bits of channels 1 and 2 of 6: 4, other frequency ratios, such as 4: 3.3: 2.2: 7, etc., can also be selected.

Abhängig vom speziellen Anwendungsfall kann der erfindungsgemäße Parallel-Serien-Datenwandler auch lediglich einen einzigen Übertragungskanal, wie beispielsweise den Kanal 1 oder 2 nach F i g. 1 besitzen.Depending on the specific application, the parallel-to-serial data converter according to the invention can also only a single transmission channel, such as channel 1 or 2 according to FIG. 1 own.

Die Synchronisationsschaltungen 7 und 8 werden im folgenden anhand der Schaltbilder nach den F i g. 1A und 1B sowie des Zeittaktdiagramms nach F i g. 2 näher erläutert. Das auf der Leitung 11 empfangene Taktsignal H wird durch einen Inverter 17 invertiert, wobei das invertierte Taktsignal Hm die Takteingänge der entsprechenden D-Flip-Flops 13 und 14 sowie des D-Flip-Flop-Feldes 18 eingespeist wird. Die Schaltung 8 empfängt ebenfalls den Wortsynchronimpuls /auf der Leitung 10, die an einen Eingang des D-Flip-Flops 13 angekoppelt ist. Die Länge des Wortsynchronimpulses ist im bevorzugten Ausführungsbeispiel gleich einer Periode des Paralleltaktes F. Das Flip-Flop 13 verzögert den Impuls /um eine halbe Periode des seriellen Taktsignals H. Der verzögerte Impuls / am Ausgang 19 des Flip-Flops 13 wird in ein zweites Flip-Flop 14 eingespeist, das diesen Impuls weiterhin um eine Periode des Signals H verzögert. Das Ausgangssignal auf der Leitung 21 vom Flip-Flop 14 wird in ein EXKLUSIV-ODER-Gatter 15 eingespeist, dessen Ausgang 23 zwei aufeinanderfolgende Impulse liefert, die jeweils eine Breite entsprechend der Phasendifferenz zwischen den entsprechenden Impulsen auf den Leitungen 19 und 21 besitzen. Ein negatives UND-Gatter 16, dessen einer Eingang an die Leitung 19 und dessen zweiter Eingang an die Leitung 23 angekoppelt ist, liefert ein Ausgangssignal auf einer Leitung 25, das dem ersten auf der Leitung 23 auftretenden Impuls entspricht, während der zweite auftretende Impuls unterdrückt wird. Das Signal auf der Leitung 25 wird in den Eingang eines ersten Flip-Flops eines Feldes von D-Flip-Flops 18 eingespeist, die wie folgt zur Bildung eines Schieberegisters zusammengeschaltet sind. Das erste Flip-Flop des Feldes 18 ist mit einem Ausgang 68 an den Eingang des zweiten Flip-Flops angekoppelt, dessen Ausgang 69 seinerseits an den Eingang eines dritten Flip-Flops des Feldes 18 angekoppelt ist. Diese Schaltungsfolge setzt sich fort, wobei alle Ausgänge 68 bis 73 des Flip-Flop-Feldes 18 an entsprechende Eingänge eines Auswahlschalters 20 angekoppelt sind. Das Signal auf der Leitung 25 wird daher in der Weise durch das Flip-Flop-Feld 18 fortgeschaltet, das es in aufeinanderfolgenden Taktperioden des Signals /?an aufeinanderfolgenden Ausgängen 68 bis 72 erscheint. Der Auswahlschalter 20 wird durch programmierbare Schalter 24 über Leitungen 40 bis 42 so vorgesetzt, daß er auf der Leitung 55 das Ausgangssignal auf der Leitung 72 vom Schieberegister-Feld 18 als sein Ausgangssignal auswählt. Der Auswahlschalter 20 kann durch Schalter 24 programmiert werden, um jedes der Eingangssignale auf den Leitungen 68 bis 72 auf seine Ausgangsleitung 55 zu geben, was jeweils einer seriellen Taktperiodenverzögerung durch das Schieberegister-Feld 18 von 1 bis 6 entspricht. Im bevorzugten Ausführungsbeispiel sind Kontakte 51 bis 53 der programmierbaren Schalter 24 so eingestellt, daß ein Steuersignal auf Leitungen 40 bis 42 erhalten wird, das ein gewünschtes Frequenzverhältnis des Teilers 22 gesetzt wird, wobei eine entsprechende Verzögerung des durch einen entsprechenden Ausgang des Schieberegister-Feldes 18 über den Auswahlschalter 20 gelieferten Impulses auf der Leitung 25 gewählt wird. Die programmierbaren Schalter 24 können so eingestellt v/erden, daß entsprechende Kombinationen von hohen und tiefen Ausgangssignalen auf den Leitungen 40 bis 42 geliefert werden, wie dies in der folgenden Tabelle 1 angegeben ist:The synchronization circuits 7 and 8 are described below with reference to the circuit diagrams according to FIGS. 1A and 1B and the timing diagram of FIG. 2 explained in more detail. The clock signal H received on the line 11 is inverted by an inverter 17, the inverted clock signal Hm being fed to the clock inputs of the corresponding D flip-flops 13 and 14 and of the D flip-flop array 18. The circuit 8 also receives the word sync pulse / on the line 10, which is coupled to an input of the D flip-flop 13. In the preferred embodiment, the length of the word sync pulse is equal to one period of the parallel clock F. The flip-flop 13 delays the pulse / by half a period of the serial clock signal H. The delayed pulse / at the output 19 of the flip-flop 13 turns into a second flip -Flop 14 fed in, which further delays this pulse by one period of the H signal. The output signal on line 21 from flip-flop 14 is fed into an EXCLUSIVE-OR gate 15, the output 23 of which delivers two successive pulses, each having a width corresponding to the phase difference between the corresponding pulses on lines 19 and 21. A negative AND gate 16, one input of which is coupled to line 19 and the second input to line 23, provides an output signal on line 25 which corresponds to the first pulse occurring on line 23, while the second occurring pulse is suppressed will. The signal on line 25 is fed to the input of a first flip-flop of an array of D flip-flops 18 which are interconnected as follows to form a shift register. The first flip-flop of the field 18 has an output 68 coupled to the input of the second flip-flop, the output 69 of which in turn is coupled to the input of a third flip-flop of the field 18. This circuit sequence continues, with all outputs 68 to 73 of the flip-flop array 18 being coupled to corresponding inputs of a selection switch 20. The signal on the line 25 is therefore advanced through the flip-flop field 18 in such a way that it appears at successive outputs 68 to 72 in successive clock periods of the signal /? The selection switch 20 is set by programmable switches 24 via lines 40 to 42 in such a way that it selects the output signal on the line 72 from the shift register array 18 as its output signal on the line 55. The selection switch 20 can be programmed by switch 24 to apply each of the input signals on lines 68 to 72 to its output line 55, each corresponding to a serial clock period delay through the shift register array 18 from 1 to 6. In the preferred embodiment, contacts 51 to 53 of the programmable switches 24 are set in such a way that a control signal is received on lines 40 to 42 which sets a desired frequency ratio of the divider 22, with a corresponding delay of the output from the shift register field 18 via the selector switch 20 delivered pulse on the line 25 is selected. The programmable switches 24 can be set to ground to provide appropriate combinations of high and low output signals on lines 40-42, as shown in Table 1 below:

Tabelle 1Table 1

Teiler 22,48 auf eineDivider 22.48 to one SiSi S2S2 S3S3 AusgangssignalOutput signal Teilung von eingestelltDivision of set vom Auswahlschaller2Ofrom the selection sounder2O auf Leitung 55on line 55 von Leitung:from management:

LOLO HIHI HIHI 6868 HlSt. LOLO HIHI 6969 LOLO LOLO HIHI 7070 HIHI HIHI LOLO 7171 LOLO HIHI LOLO 7272

Im bevorzugten Ausführungsbeispiel ist der Teiler 22 durch das Signal auf den Leitungen 40 bis 42 so eingestellt, daß er durch 6 teilt, wobei der Auswahlschalter 20 durch dieses Signal so gesteuert wird, daß er den verzögerten Impuls auf der Leitung 72 vom Schieberegister-Feld IS auf die Ausgangsleitung 55 liefert. GemäßIn the preferred embodiment, the divider 22 is so by the signal on lines 40-42 is set to divide by 6, the selector switch 20 being controlled by this signal to have the Delayed pulse on the line 72 from the shift register field IS on the output line 55 delivers. According to

F i g. 2 ist der resultierende Impuls L auf der Leitung 55 so verzögert, daß seine Mitte mit dem Beginn einer Periode des Paralleltaktes Fzusammenfällt.F i g. 2, the resulting pulse L on line 55 is delayed so that its center coincides with the beginning of a period of the parallel clock F.

Es ist zu bemerken, daß die vorgenannten Kombinationen von Kontaktstellungen des Schalters 24 entsprechend dem Signal auf der Leitung 25 zur Erzielung höherer Teilerverhältnisse und einer darauf bezogenen erweiterten Verzögerung des Signals auf der Leitung 55 erweitert werden können.It should be noted that the aforementioned combinations of contact positions of the switch 24 correspond accordingly the signal on line 25 to achieve higher division ratios and a related one extended delay of the signal on line 55 can be extended.

Es ist weiterhin darauf hinzuweisen, daß mit Schaltern 24 des Kanals 1 die entsprechenden Stellungen der Kontakte S1 bis 53 gemäß Tabelle 1 auch für die Schalter 44 des Kanals 2 in bezug auf die Einstellung des Frequenzteilers 48 zur Realisierung eines gewünschten Frequenzverhältnisses gelten.It should also be noted that with switches 24 of channel 1, the corresponding positions of the Contacts S1 to 53 according to Table 1 also for the switches 44 of channel 2 with regard to the setting of the Frequency divider 48 apply to achieve a desired frequency ratio.

Der programmierbare Frequenzteiler 22 wird im bevorzugten Ausführungsbeispiel durch einen freilaufenden Zähler gebildet, der durch die programmierbaren Schalter 24 über die Leitungen 40 bis 43 auf eine Teilung durch 6 eingestellt ist. Der Zähler 22 wird periodisch durch seine Endzählung auf einer Leitung 35 rückgesetzt und durch das Steuersignal L auf der Leitung 55 über ein negatives ODER-Gatter 39 vorgesetzt. Das Signal auf der Leitung 35 ist unsymetrisch, wie dies aus F i g. 2 ersichtlich ist. Dieses Signal wird in einen Eingang der Synchronisationsschaltung 7 und speziell in einen durch 2 teilenden Frequenzteiler eingespeist, der in an sich bekannter Weise durch ein an ein EXKLUSIV-ODER-Gatter 27 angekoppeltes D-Flip-Flop 26 gebildet wird. Das resultierende symmetrische Signal von dem durch 2 teilenden Teiler auf einer Leitung 45 wird weiterhin in ein D-Flip-Flop 28 eingespeist, indem es um eine Periode des Serientaktes H verzögert wird, wobei das so verzögerte Signal auf einer Leitung 47 in einen Eingang eines EXKLUSIV-ODER-Gatters 29 eingespeist wird. DerIn the preferred exemplary embodiment, the programmable frequency divider 22 is formed by a free-running counter which is set to a division by 6 by the programmable switch 24 via the lines 40 to 43. The counter 22 is periodically reset by its final count on a line 35 and advanced by the control signal L on the line 55 via a negative OR gate 39. The signal on line 35 is unbalanced, as shown in FIG. 2 can be seen. This signal is fed into an input of the synchronization circuit 7 and especially into a frequency divider which divides by 2 and which is formed in a manner known per se by a D flip-flop 26 coupled to an EXCLUSIVE OR gate 27. The resulting symmetrical signal from the divider by 2 on a line 45 is further fed into a D flip-flop 28 by being delayed by a period of the serial clock H , the delayed signal on a line 47 in an input of a EXCLUSIVE-OR gate 29 is fed. Of the

andere Eingang des EXKLUSIV-ODER-Gatters 29 nimmt das Signal auf der Leitung 45 auf, wobei das resultierende Ausgangssignal E auf der Leitung 24 vom Gatter 29 dem oben genannten Steuersignal £ entspricht, das in die D-Flip-Flop-Felder 54 und 64 eingespeist wird, um die parallele Datenübertragung durch die entsprechenden Kanäle 1 und 2 der Schaltungsanordnung nach den F i g. 1A und 1B zu synchronisieren. Gemäß F i g. 2 besitzt das Signal feine Impulsbreite entsprechend einer Periode des seriellen Taktsignals H und eine Frequenz entsprechend der Frequenz des Paralleltaktes F. The other input of the EXCLUSIVE-OR gate 29 receives the signal on the line 45, the resulting output signal E on the line 24 from the gate 29 corresponding to the control signal £ mentioned above, which is fed into the D flip-flop fields 54 and 64 is fed in to enable the parallel data transmission through the corresponding channels 1 and 2 of the circuit arrangement according to FIGS. 1A and 1B to synchronize. According to FIG. 2, the signal has a fine pulse width corresponding to a period of the serial clock signal H and a frequency corresponding to the frequency of the parallel clock F.

Die auf den Leitungen 121 bis 126 des Flip-Flop-Feldes 54 gespeicherten parallelen Datenbits C und die auf den Leitungen 131 bis 134 des Feldes 64 gespeicherten parallelen Datenbits O werden gleichzeitig einmal während der Periode des Paralleltaktes Fdurch die positive Flanke des Steuersignals E getastet. Das resultierende getastete Signal entspricht den parallelen Bits D, welche auf den Eingangsleitungen 141 bis 146 des Parallel-The parallel data bits C stored on lines 121 to 126 of flip-flop field 54 and the parallel data bits O stored on lines 131 to 134 of field 64 are simultaneously sampled once during the period of parallel clock F by the positive edge of control signal E. The resulting keyed signal corresponds to the parallel bits D, which are on the input lines 141 to 146 of the parallel

Serien-Codierers 56 gleichzeitig mit den Bits D¹ auf den Leitungen 151 bis 154 am Eingang des Codierers 66 auftreten.Serial encoder 56 occur simultaneously with bits D ¹ on lines 151 to 154 at the input of encoder 66.

Da die programmierbaren Frequenzteiler 22 und 48 im bevorzugten Ausführungsbeipiel durch freilaufende Zähler ausgebildet sind, die bei jeder Endzählung rückgesetzt werden, treten das Steuersignal E auf der Leitung 44 und die entsprechenden binärcodierten Steuersignale auf den Leitungen 36 bis 38 vom Teiler 22 und auf denSince the programmable frequency divider 22 and 48 in the preferred embodiment by free-running Counters are designed which are reset at each final count, the control signal E occurs on the line 44 and the corresponding binary coded control signals on lines 36 to 38 from divider 22 and on the

Leitungen 59 bis 61 vom Teiler 48 wiederholt auf. Jedesmal, wenn der Wortsynchronimpuls / auf der Leitung 10 empfangen wird, wird jedoch das Synchronsignal L auf der Leitung 55 erzeugt, das die vorgenannten Teiler 22 und 48 vorsetzt, um die Synchronisation der Funktion aller parallelen Kanäle sicherzustellen, wie dies oben beschrieben wurde.Lines 59 to 61 from the divider 48 repeatedly. Each time the word sync pulse / is received on line 10, however, the sync signal L is generated on line 55, which the aforementioned dividers 22 and 48 in front of in order to ensure the synchronization of the function of all parallel channels, as described above.

Anstelle der Zuführung eines Wortsynchronimpulses / in ausgewählten Intervallen ist es andererseits auchInstead of supplying a word sync pulse / at selected intervals, it is also on the other hand

möglich, die Eingangsleitungen 10 und 12 miteinander zu verbinden und damit den Paralleltakt F auch in die Leitung 10 einzuspeisen. In diesem Fall bleibt die oben beschriebene Wirkungsweise der Synchronisationsschaltung 8 die gleiche, wobei jedoch das Synchronisationssignal L auf der Leitung 55 mit der Frequenz des Paralleltaktes Fgeliefert wird und die Schaltungsanordnung öfter Synchronimpulse empfängt.possible to connect the input lines 10 and 12 to one another and thus feed the parallel cycle F into the line 10. In this case, the operation of the synchronization circuit 8 described above remains the same, but the synchronization signal L is Fgeliefert on line 55 with the frequency of the parallel clock, and receives the circuit arrangement often sync pulses.

Im folgenden wird die Wirkungsweise der Parallel-Serien-Codierer 56 des Kanals 1 und 66 des Kanals 2 näherThe mode of operation of the parallel-serial encoders 56 of channel 1 and 66 of channel 2 is explained in more detail below

beschrieben. Wie bereits ausgeführt, empfängt der Frequenzteiler 22 an seinem Takteingang den Serientakt H, während der Frequenzteiler 48 als Taktsignal den Serientakt W aufnimmt. Der Teiler 22 wird durch die programmierbaren Schalter 24 über die Leitungen 40 bis 42 auf eine Teilung durch 6 im oben beschriebenen Sinne vorgesetzt Die Frequenz des binärcodierten Ausgangssignals auf den Steuerleitungen 36 bis 38 vom Teiler 22 ist daher durch die Frequenz des Serientaktes H festgelegt, während das Signal selbst eine wiederkeh-described. As already stated, the frequency divider 22 receives the series clock H at its clock input, while the frequency divider 48 receives the series clock W as a clock signal. The divider 22 is controlled by the programmable switches 24 to a division by 6 in the sense described above purposed via the lines 40 to 42 The frequency of the binary-coded output signal on the control lines 36 to 38 from the divider 22 is therefore determined by the frequency of the serial clock H, while the signal itself has a recurring

rende, sich von 1 bis 6 ändernde binäre Zählung repräsentiert. Der Codierer 56 des Kanals 1, der vorzugsweise durch einen Auswahlschalter gebildet wird, empfängt die sich ändernde Zählung an seinem Steuereingang und gibt daher die auf den Eingangsleitungen 141 bis 146 empfangenen parallelen Bits D als serielle Ausgangsbits 1 bis 6 sequentiell auf seinen Ausgang, wobei die Frequenz durch das Steuersignal auf den Leitungen 36 bis 38,rend binary count changing from 1 to 6. The encoder 56 of channel 1, which is preferably formed by a selection switch, receives the changing count at its control input and therefore outputs the parallel bits D received on the input lines 141 to 146 as serial output bits 1 to 6 sequentially to its output, with the Frequency through the control signal on lines 36 to 38,

d. h., durch die Frequenz des Serientaktes H festgelegt ist. Das serielle Ausgangssignal auf der Leitung 53 wird durch einen Inverter 58 invertiert, dessen Ausgangssignal Sin Fig. 2 dargestellt ist.that is, by the frequency of the serial clock H is determined. The serial output signal on line 53 is inverted by an inverter 58, the output signal Sin of which is shown in FIG.

Der Frequenzteiler 48 wird durch die programmierbaren Schalter 44 auf eine Teilung durch 4 vorgesetzt. Die Frequenz des binärcodierten Ausgangssignals auf den Leitungen 59 bis 61 vom Teiler 48 wird durch die Frequenz des Serientaktes W festgelegt. Dieses Ausgangssignal entspricht einer wiederkehrenden Binärzählung, welche sich von 1 bis 4 ändert. Der Codierer 66 des Kanals 2 entspricht dem Codierer 56 des Kanals 1. Er empfängt die sich ändernde Zählung über Steuerleitungen 59 bis 61 synchron mit der vorr Codierer 56 auf den Leitungen 36 bis 38 empfangenen Zählung. Die beiden Codierer 56 und 66 liefern daher die entsprechenden Ausgangssignale 5 und S¹ auf den Leitungen 53 und 74 synchron miteinander sowie mit dem Auftreten der parallelen Bits D und D¹ auf den Leitungen 141 bis 146 und 151 bis 154, wie dies in F i g. 2 dargestellt ist. Inverter 80 und 81 in der Leitung 51 dienen zur Verzögerung des seriellen Taktes W um eine Zeit, die gleich der Verzögerung der Inverter 17 und 33 im Wege des seriellen Taktes H auf der Leitung 11 ist, um die Synchronisation dieser Taktsignale H und W¹ aufrechtzuerhalten. Da die entsprechenden, von den Codierern 56 und 66 gelieferten seriellen Ausgangsbits in Form von invertierten Daten vorliegen, werden sie durch Inverter 58 und 78 rückinvertiert. Die resultierenden rückinvertierten Daten Sund S¹ sind in F i g. 2 dargestellt.The frequency divider 48 is set to a division by 4 by the programmable switches 44. The frequency of the binary-coded output signal on lines 59 to 61 from divider 48 is determined by the frequency of the serial clock W. This output signal corresponds to a recurring binary count that changes from 1 to 4. The channel 2 encoder 66 corresponds to the channel 1 encoder 56. It receives the changing count via control lines 59-61 in synchronism with the previous encoder 56 received on lines 36-38. The two encoders 56 and 66 therefore supply the corresponding output signals 5 and S ¹ on lines 53 and 74 synchronously with one another and with the occurrence of the parallel bits D and D ¹ on lines 141 to 146 and 151 to 154, as shown in FIG G. 2 is shown. Inverters 80 and 81 in line 51 are used to delay the serial clock W by a time equal to the delay of inverters 17 and 33 by way of the serial clock H on line 11 in order to maintain the synchronization of these clock signals H and W ¹ . Since the corresponding serial output bits supplied by the encoders 56 and 66 are in the form of inverted data, they are inverted back by inverters 58 and 78. The resulting back-inverted data Sund S ¹ are shown in FIG. 2 shown.

Die entsprechenden Komponenten, welche die Elemente 52,62, 54, 64, 56,66 des bevorzugten Ausführungsbeispiels nach den Fig. IA und IB bilden, können bis zu 8, von jedem Kanal empfangenen parallelen Bits verwendet werden. In Anwendungsfällen, in denen mehr als 8 parallele Bits durch jeden der Kanäle empfangen werden, können zwei oder mehr der vorgenannten Elemente in Serie geschaltet werden, wie dies notwendig sein kann, um eine Anpassung an jede Anzahl von parallelen Bits über 8 Bits hinaus zu gewährleisten.The corresponding components which make up elements 52,62, 54, 64, 56,66 of the preferred embodiment of Figures 1A and IB can have up to 8 parallel bits received from each channel be used. In applications where more than 8 parallel bits are received through each of the channels two or more of the aforementioned elements can be connected in series as necessary to accommodate any number of parallel bits beyond 8 bits.

Aus den vorstehenden Ausführungen folgt, daß die Aufnahme des entsprechenden Parallelwortes B auf den Leitungen 111 bis 114 und dessen Übertragung über die Leitungen 131 bis 134 sowie 151 bis 154 des Kanals 2 in gleicher Weise wie der Empfang und die Übertragung des parallelen Datenwortes A des Kanals 1 und synchron mit diesem erfolgt. Hinsichtlich der Wirkungsweise des Kanals 2 wird daher eine detaillierte Erläuterung nicht wiederholt. Ein Beispiel für auf den Leitungen 111 bis 114 des Kanals 2 empfangene parallele Datenbits B und der entsprechenden auf der Leitung 74 dieses Kanals erhaltenen seriellen Ausgangsdatenfolge S¹ ist jedoch in F i g. 2 dargestellt.From the above it follows that the inclusion of the corresponding parallel word B on lines 111 to 114 and its transmission via lines 131 to 134 and 151 to 154 of channel 2 in the same way as the reception and transmission of parallel data word A of the channel 1 and takes place synchronously with this. With regard to the mode of operation of the channel 2, a detailed explanation is therefore not repeated. An example of parallel data bits B received on lines 111 to 114 of channel 2 ^{and the corresponding serial output data sequence S 1 received} on line 74 of this channel is shown in FIG. 2 shown.

In bestimmten Anwendungsfällen, in denen es erwünscht ist, redundante serielle Daten für eine Fehlerreduzierung oder für andere Zwecke in einem oder mehreren Kanälen zu erzeugen, können die Parallel-Serien-Datenwandler wie folgt verwendet werden: Ist es beispielsweise erwünscht, derartige redundante Daten im Kanal 2 der oben beschriebenen Schaltungsanordnung nach F i g. 1 zu erzeugen, so ist es möglich, anstelle des seriellen Taktsignals hl· ein serielles Taktsignal H" (nicht dargestellt) einzuspeisen, das die doppelte Frequenz des Taktsignals H' besitzt. Die Frequenz eines entsprechenden seriellen Ausgangssignals S" am Ausgang 74 des Codierers 66 entspricht daher auch derjenigen des Taktsignals H", während jede Sequenz von seriellen Ausgangsbits BIT 1 bis BIT 4 während jeder Periode des Paralleltaktes Fzweimal wiederholt wird, wie dies anhand des Signalszuges S"in F i g. 2 dargestellt ist. Durch Vervielfachung der Frequenz eines entsprechenden seriellen Taktsignals eines speziellen Kanals um ein höheres ganzzahliges Vielfaches der Anzahl der durch den entsprechenden Kanal empfangenen Datenbits können daher entsprechend höherfrequente serielle Ausgangsbits und eine darauf bezogene Anzahl von Bitwiederholungen erhalten werden.In certain applications in which it is desired to generate redundant serial data for error reduction or for other purposes in one or more channels, the parallel-to-serial data converters can be used as follows: For example, if it is desired to have such redundant data in the channel 2 of the above-described circuit arrangement according to FIG. 1, it is possible, instead of the serial clock signal hl · to feed in a serial clock signal H " (not shown) which has twice the frequency of the clock signal H ' . The frequency of a corresponding serial output signal S" at the output 74 of the encoder 66 therefore also corresponds to that of the clock signal H ", while each sequence of serial output bits BIT 1 to BIT 4 is repeated twice during each period of the parallel clock F, as shown by the signal train S" in FIG. 2 is shown. By multiplying the frequency of a corresponding serial clock signal of a special channel by a higher integer multiple of the number of data bits received by the corresponding channel, correspondingly higher-frequency serial output bits and a related number of bit repetitions can be obtained.

4040

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patentansprüche:Patent claims:

1. Parallel-Serien-Datenwandler zur synchronen Wandlung paralleler Datenbits in entsprechende serielle Datenbits, der mindestens einen Datenwandlerkanal aufweist und ein Paralleltaktsignal aulnimmt, das eine1. Parallel-serial data converter for the synchronous conversion of parallel data bits into corresponding serial ones Data bits, which has at least one data converter channel and a parallel clock signal which a

der Frequenz der parallelen Datenbits entsprechende und mit dieser synchrone Frequenz besitzt, und bei dem jeder Kanal ein serielles Taktsignal aufnimmt, dessen Frequenz ein ganzzahliges Vielfaches m bezug auf das Paralleltaktsignal und das synchron mit diesem ist, wobei das ganzzahlige Vielfache einer Zahl von durch den speziellen Kanal empfangenen parallelen Bits oder einem ganzzahligen Vielfachen der Zahl von parallelen Bits gleich ist, und wobei jeder Kanal (1,2) folgende Komponenten aufweist:the frequency of the parallel data bits corresponding and synchronous with this frequency, and at each channel receives a serial clock signal, the frequency of which is an integral multiple m with reference to the parallel clock signal and which is synchronous with this, where the integer multiple of a number of through parallel bits received on the particular channel or an integer multiple of the number of parallel bits Bits is equal, and each channel (1,2) has the following components:

ίο einen die Zahl von parallelen Datenbits aufnehmenden Speicher (52,54,62,64), der die gespeicherten Bits als Funktion eines ersten Steuersignals auf einen Speicherausgang führt,ίο a number of parallel data bits receiving memory (52,54,62,64), which the stored bits as Function of a first control signal leads to a memory output,

einen Parallel-Serien-Datencodierer (56, 66), der einen an den Ausgang des Speichers (52, 54, 62, 64) gekoppelten, die parallelen Datenbits aufnehmenden Eingang aufweist und synchron damit eine entsprechende serielle Ausgangsdatenfolge liefert,a parallel-serial data encoder (56, 66) connected to the output of the memory (52, 54, 62, 64) coupled input receiving the parallel data bits and synchronously with it a corresponding one supplies serial output data sequence,

dadurchgekennzeichnet.daß jeder Kanal (1,2) weiterhin folgende Komponenten aufweist:characterized. that each channel (1,2) furthermore has the following components:

eine programmierbare Frequenzverhältnis-Steuerschaltung (22, 24; 44, 48), welche das serielle Taktsignal aufnimmt und synchron damit ein entsprechendes zweites Steuersignal mit einer dem empfangenen Taktsignal gleichen Frequenz liefert, das zur Steuerung der Frequenz und der Sequenz der Codierung der parallelen Daten des entsprechenden Kanals (1 bzw. 2) in die entsprechende serielle Oatenfolge auf den Datencodie-a programmable frequency ratio control circuit (22, 24; 44, 48) which controls the serial clock signal receives and synchronously therewith a corresponding second control signal with one of the received clock signal same frequency supplies that to control the frequency and the sequence of the coding of the parallel Data of the corresponding channel (1 or 2) in the corresponding serial data sequence on the data coding

rer (56,66) gekoppelt ist ,»_,--rer (56,66) is coupled, »_, -

und eine allen Kanälen (1,2) gemeinsame Synchronisationsschaltungsanordnung (7,8), die eines der seriellen Taktsignale aufnimmt und synchron damit das erste auf einen Steuereingang aller Speicher (52, 54, 62, 64) gekoppelte Steuersignal liefert, das eine der Frequenz des Paralleltaktsignals entsprechende Frequenz besitzt und synchron mit diesem ist, die ein Synchronsignal aufnimmt, das in einem ganzzahligen Frequenzverhältnis in bezug auf das Paralleltaktsignal steht und synchron zu diesem ist, und die ein drittes Steuersignal zur Synchronisation der programmierbaren Frequenzverhältnis-Steuerschaltung (22,24; 44,48) der Kanäle (1, 2) liefert, das eine Frequenz besitzt, die derjenigen des durch die Synchronisationsschaltu.ig (7, 8) empfangenen Synchronsignals entspricht und das synchron mit dies-jm ist.and a synchronization circuit arrangement (7,8) common to all channels (1,2), which is one of the serial Picks up clock signals and synchronously sends the first to a control input of all memories (52, 54, 62, 64) coupled control signal provides a frequency corresponding to the frequency of the parallel clock signal owns and is synchronous with this, which picks up a synchronous signal in an integer frequency ratio with respect to the parallel clock signal and is synchronous with this, and a third control signal for synchronizing the programmable frequency ratio control circuit (22,24; 44,48) of the channels (1, 2), which has a frequency that corresponds to that of the synchronizing circuit (7, 8) received synchronous signal and that is synchronous with dies-jm.

2. Datenwandler nach Anspruch 1, dadurch gekennzeichnet, daß die programmierbare Frequenzverhältnis-Steuerschaltung (22, 24; 44, 48) jedes Kanals (1, 2) einen vorsetzbaren Frequenzteiler mit einem Frequenzteilerverhältnis aufweist, das jeweils so vorgesetzt ist, daß es der Anzahl von durch den entsprechenden Kanal (1 bzw. 2) empfangenen parallelen Bits entspricht, und daß das durch jeden Frequenzteiler (22,24 bzw. 44,48) gelieferte zweite Steuersignal eine sich wiederholend ändernde, durch das vorgesetzte Frequenzteilungsverhältnis festgelegte Binärzählung ist.2. Data converter according to claim 1, characterized in that the programmable frequency ratio control circuit (22, 24; 44, 48) of each channel (1, 2) a preset frequency divider with a frequency divider ratio has, which is each so set that it is the number of by the corresponding Channel (1 or 2) corresponds to received parallel bits, and that the frequency divider (22, 24 and 44, 48), the second control signal supplied is a repetitive changing, due to the preset frequency division ratio fixed binary count.

3. Datenwandler nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß ein ausgewählter Datenwandlerkanal (1 bzw. 2) ein serielles Taktsignal mit der doppelten Frequenz der durch diesen Kanal empfangenen parallelen Bits aufnimmt, um durch den Parallel-Serien-Datencodierer (56 bzw. 66) dieses Kanals (1 bzw. 2) eine entsprechende synchrone serielle Ausgangsdatenbit-Folge mit einer Frequenz entsprechend der des seriellen Taktsignals zu erzeugen, und daß die Sequenz jeder Gruppe von seriellen Daten entsprechend der Anzahl von empfangenen parallelen Bits zweimal während jeder Paralleltaktperiode auftritt.3. Data converter according to claim 1 and / or 2, characterized in that a selected data converter channel (1 or 2) a serial clock signal at twice the frequency of that received through that channel parallel bits to be used by the parallel-serial data encoder (56 or 66) of this channel (1 or 2) a corresponding synchronous serial output data bit sequence with a frequency corresponding to that of the serial clock signal, and that the sequence of each group of serial data corresponding to the Number of received parallel bits occurs twice during each parallel clock period.

4. Datenwandler nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das erste Steuersignal gemeinsam in die Speicher (52,54,62,64) eingespeist ist, daß der Parallel-Serien-Datencodierer (56,66) jedes Kanals (1, 2) an seinem Eingang die empfangenen parallelen Bits in Form einer seriellen Ausgangsbitsfolge mit einer Frequenz und in einer Sequenz liefert, die durch das jeweilige zweite Steuersignal bestimmt sind,4. Data converter according to one of claims 1 to 3, characterized in that the first control signal is fed jointly into the memories (52,54,62,64) that the parallel-serial data encoder (56,66) each Channel (1, 2) at its input the received parallel bits in the form of a serial output bit sequence supplies with a frequency and in a sequence which are determined by the respective second control signal,

daß das zweite Steuersignal, das durch eine sich wiederholende Zählung entsprechend dem Frequenzteilungsverhältnis der vorsetzbaren Frequenzteiler (22, 24; 44, 48) gebildete Steuersignal eine Frequenz entsprechend dem empfangenen seriellen Taktsignal besitzt, und daß die allen Kanälen (1, 2) gemeinsame Synchronisationsschaltungsanordnung (7, 8) eine erste und zweite Synchronisationsschaltung aufweist, von denen die erste (7) zur Erzeugung des ersten gemeinsamen Steuersignals, das eine dem in bezug auf dasthat the second control signal generated by repetitive counting in accordance with the frequency division ratio the pre-set frequency divider (22, 24; 44, 48) formed control signal corresponding to a frequency the received serial clock signal, and that the all channels (1, 2) common Synchronization circuit arrangement (7, 8) comprises a first and second synchronization circuit, of which the first (7) for generating the first common control signal, which is one of the with respect to the

serielle Taktsignal vorgesetzten Teilungsverhältnis entsprechende Frequenz besitzt und mit dem seriellen Taktsignal synchron ist, ein Ausgangssignal eines ausgewählten vorsetzbaren Frequenzteilers (22, 24) aufnimmt, und von denen die zweite (8) das serielle Taktsignal und das Synchronsignal aufnimmt und das dritte Steuersignal zur Synchronisation der entsprechenden vorsetzbaren Frequenzteiler (22,24; 44,48) liefert.serial clock signal has pre-division ratio corresponding frequency and with the serial Clock signal is synchronous, receives an output signal of a selected preset frequency divider (22, 24), and of which the second (8) receives the serial clock signal and the synchronous signal, and the third Control signal for the synchronization of the corresponding frequency divider (22,24; 44,48) that can be set in advance.

5. Datenwandler nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Synchronisationsschaltung (7) einen ersten Verzögerungs- und Gatterkreis (26 bis 29) mit einem das Ausgangssignal als5. Data converter according to one of claims 1 to 4, characterized in that the first synchronization circuit (7) a first delay and gate circuit (26 to 29) with an output signal as

Endzählung des ausgewählten vorsetzbaren Frequenzteilers (22, 24) aufnehmenden Eingang und mit einem das ebenfalls vom ausgewählten Frequenzteiler (22, 24) aufgenommene serielle Taktsignal aufnehmenden Takteingang aufweist, und daß der Verzögerungs- und Gatterkreis (26 bis 29) das erste Steuersignal als Ausgangsimpuls liefert, dessen Länge einer Periode des seriellen Taktsignals entspricht und das synchron mit diesem ist.End count of the selected pre-set frequency divider (22, 24) receiving input and with a the serial clock signal also picked up by the selected frequency divider (22, 24) Having clock input, and that the delay and gate circuit (26 to 29) the first control signal as Provides output pulse, the length of which corresponds to one period of the serial clock signal and synchronously with this is.

6. Datenwandler nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweite Synchronisationsschaltung (8)6. Data converter according to one of claims 1 to 5, characterized in that the second synchronization circuit (8th)

einen zweiten Verzögerungs- und Gatterkreis (13 bis 17) mit das Synchronsignal und das serielle Taktsignal aufnehmenden Eingängen, der einen Ausgangsimpuls liefert, der eine einer Periode des seriellen Taktsignals entsprechende Länge und eine der Frequenz des Synchronsignals entsprechende Frequenz besitzt,a second delay and gate circuit (13 to 17) with the synchronizing signal and the serial clock signal receiving inputs that provides an output pulse that is one of a period of the serial clock signal has a corresponding length and a frequency corresponding to the frequency of the synchronizing signal,

sowie ein mit einem Eingang an den Ausgang des zweiten Verzögerungs- und Gatterkreises (13 bis 17) angekoppeltes Schieberegister (18) mit einem das serielle Taktsignal aufnehmenden Takteingarig. das zur Erzeugung des dritten Steuersignals, dessen Mitte mit dem Beginn der Paralleltaktperiode zusammenfällt,and one with an input to the output of the second delay and gate circuit (13 to 17) coupled shift register (18) with a clock signal receiving the serial clock signal. that to Generation of the third control signal, the middle of which coincides with the beginning of the parallel clock period,

den durch den Verzögerungs- und Gatterkreis (13 bis 17) gelieferten Ausgangsimpuls bei jedem folgenden seriellen Taktsignal um eine Taktperiode verzögert aufweist.the output pulse delivered by the delay and gate circuit (13 to 17) for each subsequent one having the serial clock signal delayed by one clock period.

7. Datenwandler nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die programmierbaren Frequenzteiler (22, 24; 44, 48) jeweils einen vorsetzbaren Zähler (22 bzw. 48) sowie jeweils einen Kreis (24 bzw. 44) zum Vorsetzen der Zählung in den Zählern (22, 48) zwecks Realisierung eines gewünschten Frequenzteilungsverhältnisses aufweisen.7. Data converter according to one of claims 1 to 6, characterized in that the programmable Frequency divider (22, 24; 44, 48) each has a presettable counter (22 or 48) and a circuit (24 or 44) to advance the count in the counters (22, 48) for the purpose of realizing a desired one Have frequency division ratio.

8. Datenwandler nach Anspruch 7, dadurch gekennzeichnet, daß die Vorsetzkreise (24,44) programmierbare Schalter sind.8. Data converter according to claim 7, characterized in that the pre-set circuits (24, 44) are programmable Switches are.

9. Datenwandler nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet,9. Data converter according to one of claims 1 to 8, characterized in that

daß die Speicher (52,54; 62,64) eine Anzahl von Eingängen (101 bis 106; 111 bis 114), die jeweils ein paralleles Datenbit aufnehmen, sowie eine der Anzahl der Eingänge (101 bis 106; 111 bis 114) entsprechende Anzahl von Ausgängen (141 bis 146; 151 bis 154) aufweisen,that the memories (52,54; 62,64) have a number of inputs (101 to 106; 111 to 114), each having a parallel Record data bits, as well as a number corresponding to the number of inputs (101 to 106; 111 to 114) of outputs (141 to 146; 151 to 154),

und daß die Parallel-Serien-Datencodierer (56,66) eine Anzahl von Eingängen, die jeweils an einen Ausgang (141 bis 146; 151 bis 154 der Speicher (52,54; 62,64) angekoppelt sind, sowie einen das zweite Steuersignal aufnehmenden Steuereingang besitzen.and that the parallel-to-serial data encoders (56,66) have a number of inputs each to an output (141 to 146; 151 to 154 of the memories (52,54; 62,64) are coupled, as well as a second control signal have receiving control input.

!0. Datenwandler nach einem der Ansprüche 1 bis 9, gekennzeichnet durch einen programmierbaren Schalter (20) zur Erzeugung eines Ausgangssignals entsprechend einer vorgegebenen Binärzählung, der zum Vorsetzen eines gewünschten Frequenzverhältnisses an den ausgewählten vorsetzbaren Frequenzteiler (22, 24) angekoppelt ist und dessen Ausgang zur Auswahl eines Ausgangssignals mit einer Verzögerung gleich einer Anzahl von Perioden des seriellen Taktsignals entsprechend dem vorgesetzten Frequenzverhältnis an das Schieberegister (18) angekoppelt ist.! 0. Data converter according to one of Claims 1 to 9, characterized by a programmable one Switch (20) for generating an output signal corresponding to a predetermined binary count that is used for Presetting a desired frequency ratio to the selected presettable frequency divider (22, 24) is coupled and its output is equal to the selection of an output signal with a delay a number of periods of the serial clock signal corresponding to the preset frequency ratio the shift register (18) is coupled.