DE3300788C2 - Receive circuit for a digital data transmission system - Google Patents

Description

Die Erfindung betrifft eine Empfängerschaltung gemäß dem Oberbegriff des Anspruchs 1 (DE-OS 31 04 762).The invention relates to a receiver circuit according to the Preamble of claim 1 (DE-OS 31 04 762).

Aus DE-OS 31 22 763 ist eine Empfängerschaltung zur Demodulation eines digitalen Informationssignals bekannt. Die dortige Schaltung enthält drei Demodulatoren, die in parallelen Empfangszweigen in drei etwas voneinander abweichenden Phasenlagen getaktet werden. Zur Fehlerkorrektur werden mittels CRC-Prüfung und logischer Verknüpfung der drei demodulierten Ausgangssignale Einzelbitfehler in dem in der mittleren Phasenlage demodulierten Ausgangssignal beseitigt. DE-OS 31 22 763 is a receiver circuit for Demodulation of a digital information signal is known. The circuit there contains three demodulators that in parallel reception branches in three somewhat apart deviating phase positions are clocked. For error correction are checked by means of a CRC check and a logical link between the three demodulated output signals single bit errors in the output signal demodulated in the middle phase eliminated.  

Weiterhin ist aus der DE-OS 31 04 762 ein System zur binären Daten­ übertragung bekannt, bei dem ein fehlerkorrigierender Code benutzt wird. Der zugehörige Empfänger weist deshalb eine Schaltung zur Bitsynchronisation und eine Decodier- und Fehlerkorrekturschaltung auf, von denen nur letztere ange­ geben ist. Hierbei dürfen die empfangenen Daten keinen Bitversatz durch einen Bitschlupf auf der Übertragungsstrecke aufweisen, da sonst eine Decodierung und Fehlerkorrektur nicht möglich ist. Ein Bitschlupf entsteht, wenn ein mobiler Sender und/oder Empfänger durch ein Gebiet fährt, in dem nur über einen Umweg eine Verbindung möglich ist. Beim Wechsel in ein solches und aus einem solchen Gebiet kommt es bei größeren Laufzeitänderungen zu einem Bitschlupf.Still is from DE-OS 31 04 762 a system for binary data transmission known, in which an error-correcting code is used. The associated receiver therefore has one Circuit for bit synchronization and a decoding and Error correction circuit, of which only the latter is indicated give is. The received data may not do so Bit offset due to a bit slip on the transmission link have otherwise decoding and error correction not possible. A bit slip arises when a mobile Transmitter and / or receiver drives through an area in which a connection is only possible via a detour. At the Change to such and comes from such an area there is a bit slip for larger runtime changes.

Der Erfindung liegt die Aufgabe zugrunde, einen Empfänger der eingangs genannten Art anzugeben, der einen Bitschlupf erkennen und empfangene Daten mit einem Bitschlupf verar­ beiten kann.The invention has for its object a receiver of the type mentioned at the beginning, indicating a bit slip recognize and process received data with a bit slip can work.

Die Lösung dieser Aufgabe erfolgt mit den im Anspruch 1 an­ gegebenen Mitteln. Vorteilhafte Ausgestaltungen können den Unteransprüchen entnommen werden. Mit dem neuen Empfänger können auch einen Bitschlupf aufweisende Daten noch richtig ausgewertet werden. Diese Eigenschaft ist besonders wichtig, da die zu übertragenden Daten verschlüsselt gesendet werden und sonst keinerlei Entschlüsselung möglich wäre.This object is achieved with the in claim 1 given means. Advantageous configurations can  Subclaims are taken. With the new receiver data that has a bit slip can still be correct be evaluated. This property is particularly important because the data to be transmitted is sent encrypted and otherwise no decryption would be possible.

Die Erfindung wird nun anhand von Zeichnungen von Ausfüh­ rungsbeispielen näher erläutert. Es zeigen:The invention is now based on drawings of Ausfüh tion examples explained in more detail. Show it:

Fig. 1 ein Blockschaltbild eines Teiles des Empfängers mit einer parallelen Auswertung; Fig. 1 is a block diagram of a portion of the receiver with a parallel evaluation;

Fig. 2 ein Blockschaltbild mit einer seriellen Auswer­ tung; Fig. 2 is a block diagram with a serial evaluation device;

Fig. 3 ein Blockschaltbild einer Auswahlschaltung und Fig. 3 is a block diagram of a selection circuit and

Fig. 4 ein Blockschaltbild eines Teiles einer Schaltung zur Bitsynchronisierung. Fig. 4 is a block diagram of part of a circuit for bit synchronization.

In den Fig. 1 und 2 ist von einem Empfänger für ein di­ gitales Datenübertragungssystem der hochfrequente Teil nicht dargestellt. Von diesem Teil wird ein demoduliertes Basis­ bandsignal erzeugt, das nach einem Amplitudenentscheider einen blockweisen binären Bitstrom DI an eine Klemme E liefert.In Figs. 1 and 2 is not shown of a receiver for a di gitales data transmission system of the high-frequency part. From this part a demodulated baseband signal is generated, which delivers a block-wise binary bit stream DI to a terminal E after an amplitude decider.

In Fig. 1 gelangt der binäre blockweise Bitstrom DI von der Klemme E an eine Schaltung 3 zur Bitsynchronisation. Diese Schaltung 3 erhält von einem Taktgenerator 1, der von einem Quarz 2 gesteuert wird, ein Taktsignal T, das auch weiteren Schaltungsteilen zugeführt wird. In der Schaltung 3 wird der Bitstrom regeneriert und ein Stellsignal S1, S2 für den Taktgenerator 1 gewonnen. An eine aus zwei Stufen 10, 11 bestehende Verzögerungsschaltung wird der regenerierte Bitstrom gegeben. Jede Stufe 10 und 11 der Verzögerungs­ schaltung verzögert den Bitstrom um ein Bit. Die Stufen 10 und 11 können aus je einem D-Flipflop bestehen.In Fig. 1, the binary block-wise bit stream DI reaches from terminal E to a circuit 3 for bit synchronization. This circuit 3 receives from a clock generator 1 , which is controlled by a quartz 2 , a clock signal T, which is also fed to other circuit parts. In the circuit 3 , the bit stream is regenerated and a control signal S1, S2 for the clock generator 1 is obtained. The regenerated bit stream is passed to a delay circuit consisting of two stages 10 , 11 . Each stage 10 and 11 of the delay circuit delays the bit stream by one bit. Levels 10 and 11 can each consist of a D flip-flop.

Der Bitstrom vom Eingang der Verzögerungsschaltung, nach der ersten Stufe 10 und vom Ausgang der zweiten Stufe 11 gelangt jeweils auf einen Entschlüssler 8, 5 bzw. 9. Die Entschlüssler können aus je einer EXOR-Schaltung bestehen und ihnen wird außerdem jeweils eine Folge von Schlüssel­ bits PN zugeführt. Der Ausgang der Entschlüssler 8, 5, 9 ist jeweils mit einer Decodier- und Fehlerkorrekturschaltung 6, 4 bzw. 7 verbunden. In den Decodier- und Fehlerkorrektur­ schaltungen 4, 6 und 7 werden aus dem blockweisen binären Bitstrom die darin vorhandenen Worte decodiert und falls notwendig und möglich in ihren Fehlern korrigiert.The bit stream from the input of the delay circuit, after the first stage 10 and from the output of the second stage 11 reaches a decoder 8 , 5 and 9 , respectively. The decryptors can each consist of an EXOR circuit and a sequence of key bits PN is also fed to them. The output of the decryptors 8 , 5 , 9 is connected to a decoding and error correction circuit 6 , 4 and 7 , respectively. In the decoding and error correction circuits 4 , 6 and 7 , the words contained therein are decoded from the block-wise binary bit stream and, if necessary and possible, their errors are corrected.

Der Bitstrom am Ausgang der ersten Stufe 10 in der Verzöge­ rungsschaltung wird als derjenige in zeitlich normaler Lage bezeichnet und er kann mit den Schlüsselbits PN entschlüsselt und in der Decodier- und Fehlerkorrekturschaltung richtig verarbeitet werden. Demgegenüber ist der Bitstrom am Aus­ gang der Schaltung 3 in einer zeitlich nacheilenden und der Bitstrom am Ausgang der zweiten Stufe 11 der Verzögerungs­ schaltung in einer zeitlich voreilenden Lage. Die Entschlüssler 8 und 9 geben bei einem Bitstrom ohne Bitschlupf einen Bit­ strom mit einer Bitfehlerquote von 50% ab, der nachfolgend nicht richtig decodiert werden kann. The bit stream at the output of the first stage 10 in the delay circuit is referred to as the one in the normal time position and it can be decrypted with the key bits PN and processed correctly in the decoding and error correction circuit. In contrast, the bit stream at the output of the circuit 3 in a time lagging and the bit stream at the output of the second stage 11 of the delay circuit in a time leading position. In the case of a bit stream without bit slip, the decryptors 8 and 9 emit a bit stream with a bit error rate of 50%, which cannot subsequently be decoded correctly.

Bei einem auftretenden Bitschlupf durch den Empfang eines Umwegsignales anstatt eines direkten Signales, ergibt sich ein Bitversatz bei dem der Bitstrom dem davor gültigen nacheilt. Es kann nun nur der Entschlüssler 8 den Bitstrom entschlüsseln. Die Entschlüssler 5 und 9 erzeugen einen fehlerhaften Bitstrom der nachfolgend nicht korrigiert wer­ den kann.If a bit slip occurs due to the receipt of a detour signal instead of a direct signal, there is a bit offset in which the bit stream lags behind the previous one. Now only the decryptor 8 can decrypt the bit stream. The decryptors 5 and 9 generate a faulty bit stream which cannot subsequently be corrected.

Bei einem auftretenden Bitschlupf durch den Empfang eines direkten Signales anstatt eines Umwegsignales ergibt sich ein Bitversatz, bei dem der Bitstrom dem davor gültigen voreilt. Es kann nun nur der Entschlüssler 9 den Bitstrom entschlüsseln. Die Entschlüssler 5 und 8 erzeugen einen fehlerhaften Bitstrom, der nachfolgend nicht korrigiert werden kann.If a bit slip occurs due to the receipt of a direct signal instead of a detour signal, there is a bit offset in which the bit stream leads the previous one. Now only the decryptor 9 can decrypt the bit stream. The decryptors 5 and 8 generate a faulty bit stream, which cannot be corrected subsequently.

Der Bitstrom am Ausgang der Decodier- und Fehlerkorrektur­ schaltungen 4, 6, 7 ist mit A₀, A1N bzw. A1V bezeichnet. Diese Schaltungen liefern auch je ein Signal M6, M6N bzw. M6V, das aufgrund der Korrekturmöglichkeit des verarbeitet­ en jeweiligen Bitstromes aussagt, ob der Bitstrom A₀, A1N oder A1V der jeweils weiterzuverarbeitende ist. Die Signale M6, M6N und M6V werden auch als Gütesignal bezeichnet. Das Signal M6 wird dann abgegeben, wenn im Bitstrom bis zu mehrere korrigierbare Fehler vorhanden waren, während die Signale M6N und M6V nur dann abgegeben werden, wenn jeweils maximal ein korrigierbarer Fehler vorhanden war. Dies bedeutet, das die Decodier- und Fehlerkorrekturschaltung 4 für den Bitstrom in der zeitlich normalen Lage bevorzugt wird, um Entscheidungskonflikte, welcher Bitstrom A weiterverwendet werden soll, zu vermeiden. The bit stream at the output of the decoding and error correction circuits 4 , 6 , 7 is denoted by A₀, A1N and A1V. These circuits also each deliver a signal M6, M6N or M6V, which, based on the possibility of correcting the processed bit stream, indicates whether the bit stream A₀, A1N or A1V is the one to be further processed. The signals M6, M6N and M6V are also referred to as a quality signal. The signal M6 is emitted if up to several correctable errors were present in the bit stream, while the signals M6N and M6V are only emitted if a maximum of one correctable error was present in each case. This means that the decoding and error correction circuit 4 is preferred for the bit stream in the position normal in time in order to avoid decision conflicts as to which bit stream A is to be used further.

Die Bitströme A0, A1V, A1N und die Signale M6, M6N und M6V gelangen an eine Auswahlschaltung 12, die aufgrund der Sig­ nale M6, M6N oder M6V den dazugehörenden und korrigierten Bitstrom A0, A1N bzw. A1V an einen Ausgang zur weiteren Ver­ arbeitung durchschaltet. Ebenso wird das diesen Vorgang veranlassende Signal M6, M6N bzw. M6V an einen Ausgang ge­ geben und ist dort mit M bezeichnet. Der Bitstrom am Ausgang ist mit DO bezeichnet.The bit streams A0, A1V, A1N and the signals M6, M6N and M6V reach a selection circuit 12 , which switches the associated and corrected bit stream A0, A1N or A1V to an output for further processing on the basis of the signals M6, M6N or M6V . Likewise, the signal M6, M6N or M6V causing this process is given to an output and is designated there by M. The bit stream at the output is labeled DO.

Von den Decodier- und Fehlerkorrekturschaltungen 4, 6, 7 wird am Ende jedes verarbeiteten Blockes noch ein Freigabe­ signal F, BSN bzw. BSV an die Schaltung 3 gegeben, wenn das jeweilige Signal M6, M6N bzw. M6V abgegeben wird. Die Wirkung der Freigabesignale wird später erläutert.From the decoding and error correction circuits 4 , 6 , 7 a release signal F, BSN or BSV is given to the circuit 3 at the end of each processed block when the respective signal M6, M6N or M6V is emitted. The effect of the release signals will be explained later.

In Fig. 2 ist in einem Blockschaltbild der gleiche Schal­ tungsteil des Empfängers für ein digitales Datenübertragungs­ system dargestellt, wie in Fig. 1. Für gleiche Teile werden daher gleiche Bezugszeichen verwendet und es wird nur der unterschiedliche Teil beschrieben.In Fig. 2, the same circuit part of the receiver for a digital data transmission system is shown in a block diagram, as in Fig. 1. Therefore, the same reference numerals are used for the same parts and only the different part is described.

Die Bitströme vom Eingang und vom Ausgang der ersten Stufe 10 und vom Ausgang der zweiten Stufe 11 der Verzögerungs­ schaltung gelangen an einen Schalter 13, der die Bitströme nacheinander auf den Entschlüssler 5 gibt. Der Entschlüssler 5 und die nachfolgende Decodier- und Fehlerkorrekturschal­ tung 4′ arbeiten so schnell, daß sie während der Dauer eines Blockes des binären Bitstromes drei Blöcke verarbeiten kön­ nen. Daher genügt der eine Entschlüssler 5 und die eine De­ codier- und Fehlerkorrekturschaltung 4′ um alle drei Bit­ ströme von der Verzögerungsschaltung nacheinander zu verar­ beiten. Die von der Decodier- und Fehlerkorrekturschaltung 4′ abgegebenen drei Bitströme A′ gelangen mit ihrem jeweiligen Signal M′ zur Auswahlschaltung 12′, die jeweils nur den Bitstrom an den Ausgang weitergibt, dessen Signal M′ dies zuläßt.The bit streams from the input and output of the first stage 10 and from the output of the second stage 11 of the delay circuit arrive at a switch 13 which gives the bit streams in succession to the decoder 5 . The decryptor 5 and the subsequent decoding and error correction circuit 4 'work so quickly that they can process three blocks for the duration of one block of the binary bit stream. Therefore, a decoder 5 and a de-coding and error correction circuit 4 'suffice to process all three bit streams from the delay circuit one after the other. The three bit streams A 'output by the decoding and error correction circuit 4 ' arrive with their respective signal M 'at the selection circuit 12 ', which in each case only passes on the bit stream to the output whose signal M 'allows this.

In Fig. 3 ist die Auswahlschaltung 12 gemäß Fig. 1 in einem Blockschaltbild dargestellt. Es sind drei UND-Schal­ tungen 16, 17 und 18 vorhanden, deren Ausgänge durch eine ODER-Schaltung 14 zusammengefaßt werden. Am Ausgang der ODER-Schaltung 14 ist dann der Bitstrom DO vorhanden. Weiterhin ist eine ODER-Schaltung 15 vorhanden, mit der die Signale M6, M6N und M6V zum Ausgang durchgeschaltet werden. Die Verbindung der Eingänge der UND-Schaltungen 16, 17 und 18 miteinander ist so gewählt, daß eine Verriegelung ein­ tritt, um das gleichzeitige Durchschalten von zwei Bit­ strömen zu verhindern. FIG. 3 shows the selection circuit 12 according to FIG. 1 in a block diagram. There are three AND circuits 16 , 17 and 18 , the outputs of which are combined by an OR circuit 14 . The bit stream DO is then present at the output of the OR circuit 14 . Furthermore, there is an OR circuit 15 with which the signals M6, M6N and M6V are switched through to the output. The connection of the inputs of the AND circuits 16 , 17 and 18 with one another is chosen so that a lock occurs to prevent the simultaneous switching of two bit currents.

Der Bitstrom A0 gelangt auf einen Eingang der UND-Schaltung 17, an deren zweiten Eingang das Signal M6 anliegt, das gleichzeitig auf einen invertierenden Eingang der UND-Schal­ tungen 16 und 18 und einen Eingang der ODER-Schaltung 15 gelangt.The bit stream A0 arrives at an input of the AND circuit 17 , at the second input of which the signal M6 is present, which at the same time reaches an inverting input of the AND circuits 16 and 18 and an input of the OR circuit 15 .

Der Bitstrom A1N gelangt auf einen Eingang der UND-Schaltung 18, an deren weiteren Eingang das Signal M6N anliegt, das gleichzeitig auf einen invertierenden Eingang der UND-Schal­ tung 16 und einen weiteren Eingang der ODER-Schaltung 15 gelangt.The bit stream A1N arrives at an input of the AND circuit 18 , at whose further input the signal M6N is present, which at the same time reaches an inverting input of the AND circuit 16 and a further input of the OR circuit 15 .

Der Bitstrom A1V gelangt auf einen Eingang der UND-Schaltung 15, an deren weiterem Eingang das Signal M6V anliegt, das gleichzeitig auf einen Eingang der ODER-Schaltung 15 gelangt. The bit stream A1V arrives at an input of the AND circuit 15 , at whose further input the signal M6V is present, which at the same time arrives at an input of the OR circuit 15 .

In Fig. 4 ist ein Teil der Schaltung 3 zur Bitsynchroni­ sation gemäß Fig. 1 in einem Blockschaltbild dargestellt, der die Synchronisierung und die Gewinnung der Stellsig­ nale S1 und S2 enthält. Der binäre blockweise Bitstrom DI von der Klemme 5 gelangt in die nicht dargestellte Regene­ rierungsschaltung, von der er an die erste Verzögerungs­ stufe 10 und an den Entschlüssler 8 abgegeben wird, und an eine Synchronisationsschaltung 19. Die Synchronisations­ schaltung 19 mißt blockweise die Phase des Bitstromes und gibt das Ergebnis auf einen Decoder 20, an dessen acht Aus­ gängen ein Signal ansteht, das ein Maß für die in 1/8 Bit gequantelte mittlere Phase des jeweiligen Blockes des Bit­ stromes ist. Eine an die oberen vier Ausgänge angeschlossene ODER-Schaltung 21 liefert für den Fall der Nacheilung und eine an die unteren drei Ausgänge angeschlossene ODER-Schal­ tung 22 liefert für den Fall der Voreilung des Bitstromes ein Signal an eine aus einem Schieberegister bestehende Ver­ zögerungsschaltung 23 bzw. 24. Ist am vierten Ausgang von unten des Decoders 20 ein Signal vorhanden, so bedeutet dies, daß die Phase des Bitstromes mit der Phase des Taktes vom Taktgene­ rator 1 übereinstimmt und keine Nachstellung derselben er­ folgen muß.In Fig. 4, part of the circuit 3 for Bitsynchroni sation shown in FIG. 1 is shown in a block diagram which contains the synchronization and the acquisition of the control signals S1 and S2. The binary block-wise bit stream DI from the terminal 5 arrives in the regeneration circuit, not shown, from which it is delivered to the first delay stage 10 and to the decoder 8 , and to a synchronization circuit 19th The synchronization circuit 19 measures the phase of the bit stream in blocks and gives the result to a decoder 20 , at the eight outputs of which a signal is pending which is a measure of the average phase of the respective block of the bit stream quantized in 1/8 bits. An OR circuit 21 connected to the upper four outputs supplies in the event of lag and an OR circuit 22 connected to the lower three outputs supplies a signal to a delay circuit 23 or a delay register consisting of a shift register in the event of the bit stream leading 24 . If there is a signal at the fourth output from the bottom of the decoder 20 , this means that the phase of the bit stream coincides with the phase of the clock from the clock generator 1 and no adjustment of the same must follow it.

Die Verzögerungsschaltungen 23 und 24 verzögern die Signale von den Ausgängen der ODER-Schaltungen 21 bzw. 22 um eine Blocklänge, bis die Decodier- und Fehlerkorrekturschal­ tung 4 das Freigabesignal F abgibt. Das Freigabesignal F ge­ langt auf zwei UND-Schaltungen 25 und 26, deren jeweils zweite Eingänge mit dem Ausgang der Verzögerungsschaltung 23 bzw. 24 verbunden sind. Entsprechend wird dann über eine nachfolgende ODER-Schaltung 27 oder 28 das Stellsignal S2 bzw. S1 an den Taktgenerator 1 abgegeben, um diesen so nach­ zustellen, daß seine Phase mit der mittleren Phase des Bit­ stromes wieder übereinstimmt.The delay circuits 23 and 24 delay the signals from the outputs of the OR circuits 21 and 22 by a block length until the decoding and error correction circuit 4 outputs the enable signal F. The enable signal F reaches two AND circuits 25 and 26 , the second inputs of which are connected to the output of the delay circuit 23 and 24 , respectively. Correspondingly, the control signal S2 or S1 is then sent to the clock generator 1 via a subsequent OR circuit 27 or 28 in order to adjust it so that its phase again matches the middle phase of the bit stream.

Wenn der empfangene binäre blockweise Bitstrom um ein Bit gegenüber dem erzeugten Takt vor- oder nacheilt, dann kommt von der Decodier- und Fehlerkorrekturschaltung 4 kein Frei­ gabesignal F, sondern die Decodier- und Fehlerkorrekturschal­ tung 7 oder 6 gibt das Freigabesignal BSV bzw. BSN ab. Diese Freigabesignale werden über die ODER-Schaltung 27 bzw. 28 als Stellsignale S2 bzw. S1 auf den Taktgenerator 1 ge­ geben und stellen diesen solange nach, bis wieder die De­ codier- und Fehlerkorrekturschaltung 4 richtig arbeiten kann. Dann ist das Taktsignal neu zentriert und es können wieder in beiden Richtungen gleich große Laufzeitschwankungen verarbeitet werden.If the received binary block-wise bit stream is one bit ahead or lagging behind the generated clock, then the decoding and error correction circuit 4 does not give a release signal F, but the decoding and error correction circuit 7 or 6 outputs the release signal BSV or BSN . These enable signals are given via the OR circuit 27 or 28 as control signals S2 or S1 to the clock generator 1 and adjust this until the decoding and error correction circuit 4 can work properly again. Then the clock signal is re-centered and runtime fluctuations of the same size can be processed again in both directions.

Claims (6)

1. Empfängerschaltung für ein digitales Datenübertragungssystem mit blockweiser Übertragung der Daten unter Verwendung eines fehlerkorrigierenden Codes mit einer dem Demodulator des Empfängers folgenden Schaltung zur Bitsynchronisation und einer dieser nachgeschalteten ersten Decodier- und Fehlerkorrekturschaltung (6) dadurch gekennzeichnet,
daß der am Ausgang der Schaltung (3) zur Bitsynchronisation vorhandene regenerierte blockweise Bitstrom auch einer Verzögerungsschaltung mit mindestens einer ersten um ein Bit verzögernden Verzögerungsstufe (10) und einer zweiten um ein Bit verzögernden Verzögerungsstufe (11) zugeführt wird, denen eine zweite (4) bzw. eine dritte Decodier- und Fehlerkorrekturschaltung (7) nachgeschaltet ist, so daß der Bitstrom in unterschiedlichen Zeitlagen den Decodier- und Fehlerkorrekturschaltungen (6, 4, 7) zugeführt wird,
daß eine Auswahlschaltung (12) vorhanden ist, die denjenigen Bitstrom an einen Ausgang (A) zur Weiterverarbeitung durchschaltet, der fehlerkorrigierbar war und
daß die Schaltung (3) zur Bitsynchronisation zum Nachstellen des Taktgenerators (1) der Empfängerschaltung eine Regelschaltung enthält, die das Taktsignal auf die mittlere der Zeitlagen zentriert. 1. Receiver circuit for a digital data transmission system with block-wise transmission of the data using an error-correcting code with a circuit following the demodulator of the receiver for bit synchronization and a first decoding and error correction circuit ( 6 ) connected downstream thereof ,
that the regenerated block-wise bit stream present at the output of the circuit ( 3 ) for bit synchronization is also fed to a delay circuit with at least one first delay stage ( 10 ) delaying one bit and a second delay stage ( 11 ) delaying one bit, to which a second ( 4 ) or a third decoding and error correction circuit ( 7 ) is connected downstream, so that the bit stream is supplied to the decoding and error correction circuits ( 6 , 4 , 7 ) in different time slots,
that a selection circuit ( 12 ) is present which connects that bit stream to an output (A) for further processing, which was error-correctable and
that the circuit ( 3 ) for bit synchronization for adjusting the clock generator ( 1 ) of the receiver circuit contains a control circuit which centers the clock signal on the middle of the time slots. 2. Empfängerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschaltung (10, 11) aus je einem D-Flipflop in jeder Stufe besteht.2. Receiver circuit according to claim 1, characterized in that the delay circuit ( 10 , 11 ) consists of one D flip-flop in each stage. 3. Empfängerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahlschaltung (12) den Bitstrom mit der mittleren Ver­ zögerung noch bei einigen korrigierbaren Fehlern, die Bit­ ströme mit der geringsten und größten Verzögerung nur bei einem einzigen korrigierbaren Fehler durchschaltet.3. Receiver circuit according to claim 1, characterized in that the selection circuit ( 12 ) switches through the bit stream with the mean delay even with some correctable errors, the bit streams with the least and greatest delay only switches on with a single correctable error. 4. Empfängerschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Auswahlschaltung (12) weiterhin eine Verriegelungsschal­ tung enthält, die die Weitergabe von zwei Bitströmen gleich­ zeitig verhindert.4. Receiver circuit according to claim 3, characterized in that the selection circuit ( 12 ) further includes a locking circuit device which prevents the transmission of two bit streams at the same time. 5. Empfängerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß durch ein Freigabesignal (F, BSV, BSN) er Decodier- und Fehlerkorrekturschaltung (4, 6, 7) das Stellsignal (S1, S2) für die Regelschaltung wirksam ge­ schaltet wird.5. Receiver circuit according to claim 1, characterized in that by a release signal (F, BSV, BSN) he decoding and error correction circuit ( 4 , 6 , 7 ), the control signal (S1, S2) for the control circuit is switched effectively GE. 6. Empfängerschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Freigabesignale (BSV, BSN) der Decodier- und Fehler­ korrekturschaltungen (6, 7) für den Bitstrom mit der ge­ ringsten und der größten Verzögerung als Stellsignale zum Nachstellen des Taktgenerators (1) benutzt werden.6. Receiver circuit according to claim 5, characterized in that the release signals (BSV, BSN) of the decoding and error correction circuits ( 6 , 7 ) for the bit stream with the lowest and the greatest delay are used as control signals for adjusting the clock generator ( 1 ) become.