DE3122763C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Rückge­ winnung einer nur fehlergesicherten Information aus einem einzigen Digitalsignal nach dem Oberbegriff des Anspruchs 1.The invention relates to a circuit arrangement for Rückge Win only error-protected information from one single digital signal according to the preamble of claim 1.

Es ist bekannt, ein Digitalsignal, das in einem bestimmten Code auf einem Informationsträger gespeichert ist, mit Hilfe eines Decodierers in das ursprüngliche Bitmuster, z. B. als NRZ-Signal, umzuwandeln. Mit einem an jeden übertragenen Da­ tenblock angehängten CRC-Wort können Fehler des Datenblocks erkannt werden. Nicht nur beim Auftreten von Bündelfehlern, sondern auch beim Auftreten einzelner Bitfehler spricht das CRC-Prüfsignal jedesmanl an und verwirft damit den gesamten geprüften Block als fehlerhaft, obwohl der größte Teil des Blocks richtig ist.It is known a digital signal that is in a particular Code is stored on an information carrier with the help a decoder into the original bit pattern, e.g. B. as NRZ signal to convert. With a Da transferred to everyone tenblock appended CRC word can errors of the data block be recognized. Not only when bundle errors occur, but this also speaks when individual bit errors occur CRC test signal every time and thus discards the whole checked block as faulty, although most of the Blocks is correct.

Zur Korrektur von Fehlern eignen sich Paritybits oder redun­ danzerhöhende Codes, z. B. Hammingcode. Diese Verfahren haben jedoch den Nachteil, die Bitrate des Datensignals zu erhöhen und damit einen erhöhten Speicheraufwand zu verursachen, der z. B. die Laufdauer eines Aufzeichnungsträgers verringert.Parity bits or redun are suitable for correcting errors danzincreasing codes, e.g. B. Hamming code. Have these procedures however, the disadvantage of increasing the bit rate of the data signal and thus cause an increased amount of memory that e.g. B. reduces the duration of a record carrier.

Zum Ausgleich unterschiedlicher Schwankungen der Übertra­ gungseigenschaften ist es aus L. Wiesner "Fernschreib- und Datenübertragung über Kurzwelle", 3. Auflage, 1980, Siemens AG, bekannt, auf der Empfangsseite die Nachricht auf mehrfa­ che Weise wiederzugewinnen (diversity). Hierbei werden mehre­ re Kanalsignale ausgewertet, wobei zusätzlich auch Fehlersi­ cherungsverfahren angewendet werden können.To compensate for different fluctuations in the transfer properties from L. Wiesner "Teletype and Data transmission via shortwave ", 3rd edition, 1980, Siemens AG, known, on the receiving side the message on more way to recover (diversity). Here are several right channel signals evaluated, with errors also hedging procedures can be applied.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsan­ ordnung zur Rückgewinnung einer nur fehlergesicherten Infor­ mation aus einem einzigen Digitalsignal anzugeben, die die Blockfehlerhäufigkeit bei der Rückgewinnung der Information verringert.The invention has for its object a circuit Regulations for the recovery of only error-protected information mation from a single digital signal that the Block error rate in information recovery decreased.

Diese Aufgabe wird durch die im Anspruch 1 angegebene Erfin­ dung gelöst. Weitergehende Merkmale der Erfindung sind in den Unteransprüchen beschrieben.This object is achieved by the inven in claim 1 solved. Further features of the invention are in described the subclaims.

Die Erfindung ermöglicht ein Erkennen und Korrigieren von Einzelfehlern mit Hilfe eines ohnehin vorhandenen Fehlerprüf­ signals, insbesondere CRC-Signals, d. h. ohne Redundanzerhö­ hung. Im Mittel wird die Blockfehlerhäufigkeit verringert und nur noch an Stellen höherer Fehlerdichte müssen Datenwor­ te für die Verarbeitung mit einer Fehlermarkierung versehen werden. Durch die Erfindung wird die in dem Signal vorhande­ ne Redundanz besser als bisher ausgenutzt. Für die Einzelfeh­ lererkennung ist keine zusätzliche Redundanz erforderlich. Es besteht die Möglichkeit, auch bei mehreren Einzelfehlern in einem Block ein fehlerfreies NRZ-Signal zu erzeugen. Die erfindungsgemäße Schaltungsanordnung erlaubt eine mehrfache Anwendung von Schaltungsteilen, die auch bei herkömmlichen Verfahren zu verwenden sind.The invention enables recognition and correction of Individual errors with the help of an existing error check signals, especially CRC signals, d. H. without redundancy hung. The block error rate is reduced on average and only in places of higher error density do data words Provide an error mark for processing will. By the invention that is present in the signal ne redundancy better used than before. For single feet No additional redundancy is required for user recognition. There is also the possibility of multiple individual errors generate an error-free NRZ signal in a block. The Circuit arrangement according to the invention allows multiple Application of circuit parts, even with conventional Procedures are to be used.

Die Erfindung wird nachstehend an Hand eines Ausführungsbei­ spiels näher erläutert. Es zeigtThe invention is illustrated below by means of an embodiment explained in more detail. It shows

Fig. 1 eine Darstellung einer erfindungsgemäßen Anordnung, Fig. 1 is an illustration of an arrangement according to the invention,

Fig. 2 eine andere Möglichkeit der erfindungsgemäßen Anordnung, Fig. 2 shows another possibility of the arrangement according to the invention,

Fig. 3 eine Schaltung zur Rückgewinnung eines ankommenden Signals. Fig. 3 shows a circuit for recovering an incoming signal.

In Fig. 1 ist die Erfindung in Form von Schaltungsblöcken dargestellt. Am Eingang 1 der Schaltung liegt das rückzuge­ winnende Digitalsignal im Leitungscode, z. B. in Biphase oder Delaymodulation, an. Dieses Signal wird vom Eingang 1 paral­ lel an Rückgewinnungsschaltungen 2 a, 2 b, 2 c gelegt. Der Aus­ gang der Rückgewinnungsschaltungen 2 a- 2 c ist jeweils mit einer Fehlererkennungsschaltung 3, 4 bzw. 5 sowie einer Ver­ zögerungsschaltung 6, 7 bzw. 8 verbunden. In diesen Verzöge­ rungsschaltungen wird das rückgewonnene Signal jeweils um einen Block verzögert. An die Verzögerungsschaltungen schlie­ ßen sich Auswahlschaltungen 9, 10 bzw. 11 an.In Fig. 1 the invention is shown in the form of circuit blocks. At the input 1 of the circuit, the withdrawing digital signal lies in the line code, e.g. B. in biphase or delay modulation. This signal is input from the 1 paral lel to recovery circuits 2 a, 2 b, c set. 2 The output from the recovery circuits 2 a- 2 c is each connected to an error detection circuit 3, 4 and 5 and a delay circuit Ver 6, 7 and 8 respectively. In these delay circuits, the recovered signal is delayed by one block. Selection circuits 9, 10 and 11 follow the delay circuits.

Die an die Auswahlschaltungen 9, 10, 11 anschließende Verknüpfungsstufe 12 legt die erhaltenen Signale auf einen Ausgang 13. Hier wird das gewünschte NRZ-Signal erhalten. In den Fehlererkennungsschaltungen 3, 4, 5 wird jeder von den Rückgewinnungsschaltungen 2 a- 2 c kommende Datenblock auf Richtigkeit überprüft. Wenn eine Fehlermeldung in einer der Fehlererkennungsschaltungen 3, 4, 5 erfolgt, wird die dem entsprechenden Rückgewinnungsweg zugeordnete Auswahlschal­ tung 9, 10 oder 11 betätigt. Da die Bits für die Fehlererken­ nung (z. B. 16 Bit) am Ende jedes Datenblocks übertragen wer­ den, sind in jedem Rückgewinnungsweg Verzögerungsschaltungen 6, 7 oder 8 von der Länge eines Datenblocks erforderlich. Durch die an die Verzögerungsschaltungen 6, 7 oder 8 an­ schließenden Auswahlschaltungen 9, 10 oder 11 werden nur die als richtig gemeldeten Datenblöcke für die Weiterverarbei­ tung freigegeben. Wird von den in den drei Rückgewinnungswe­ gen erhaltenen Datenblöcken in mehr als einem Rückgewinnungs­ weg ein Datenblock als richtig gemeldet, so können die ent­ sprechenden Bitmuster der Datenblöcke mit an die Auswahl­ schaltungen 9, 10, 11 anschließenden Exklusiv-ODER-Gattern verglichen werden. Die Eingänge der Exklusiv-ODER-Gatter 14, 15 oder 16 liegen jeweils zwischen zwei Rückgewinnungswe­ gen. Damit können die Bitmuster jeweils zweier Wege miteinan­ der verglichen werden. Bestehen zwischen den in diesen Wegen erhaltenen Datenblöcke Unterschiede, so erscheint am Ausgang der Exklusiv-ODER-Gatter 14, 15 oder 16 ein Signal, das auf eine Fehlermeldestufe 17 geführt wird, an die ebenfalls die Fehlermeldungen, die durch die Fehlererkennungsschaltung 3, 4, 5 erfolgt sind, führen.The logic stage 12 following the selection circuits 9, 10, 11 places the signals obtained on an output 13 . The desired NRZ signal is obtained here. In the error detection circuits 3, 4, 5, each of a- of the recovery circuits 2 2 c next data block checked for accuracy. If an error message occurs in one of the error detection circuits 3, 4, 5 , the selection circuit 9, 10 or 11 assigned to the corresponding recovery path is actuated. Since the bits for error detection (e.g. 16 bits) are transmitted at the end of each data block, delay circuits 6, 7 or 8 the length of a data block are required in each recovery path. By the delay circuits 6, 7 or 8 at the closing selection circuits 9, 10 or 11 only the data blocks reported as correct are released for further processing. If a data block is reported as correct from the data blocks obtained in the three recovery paths in more than one recovery path, the corresponding bit patterns of the data blocks can be compared with exclusive OR gates connected to the selection circuits 9, 10, 11 . The inputs of the exclusive OR gates 14, 15 or 16 each lie between two recovery paths. The bit patterns can thus be compared with each other in two ways. If there are differences between the data blocks obtained in these ways, a signal appears at the output of the exclusive-OR gates 14, 15 or 16 , which is led to an error reporting stage 17 , to which the error messages which are generated by the error detection circuit 3, 4, 5 have been carried out.

Wenn Datenblöcke durch alle drei Fehlererkennungsschaltungen als falsch erkannt werden, erfolgt am Ausgang 18 der Fehler­ meldestufe 17 eine Fehlermeldung. Bei ganz bestimmten Fehler­ mustern versagt jedoch die Fehlererkennungsprüfung. Durch die Exklusiv-ODER-Schaltungen 14, 15, 16 besteht daher eine zusätzliche Möglichkeit, trotz richtigem Fehlererkennungssi­ gnal aber unterschiedlicher Bitmuster eine Fehlermeldung zu erhalten.If data blocks are recognized as incorrect by all three error detection circuits, an error message 17 is output at output 18 . However, the error detection check fails with certain error patterns. Through the exclusive OR circuits 14, 15, 16 there is therefore an additional possibility of receiving an error message despite correct error detection signal but different bit patterns.

Es hat sich gezeigt, daß bekannte Rückgewinnungsschaltungen nicht völlig fehlerfrei arbeiten. Es kommt vor, daß z. B. durch Inter-Symbol-Störungen oder Zeitbasisschwankungen für die eine Fehlerform eine erste bekannte Rückgewinnungsschaltung ein besseres Ergebnis liefert als eine zweite bekannte Rück­ gewinnungsschaltung, die für einen anderen Fehler ein besse­ res Ergebnis liefert. Daher wird erfindungsgemäß das zu deco­ dierende Signal parallel auf z. B. drei unterschiedlich aufge­ baute Rückgewinnungsschaltungen geführt. Diese können sich z. B. darin unterscheiden, daß die Signalentzerrung am Ein­ gang der Rückgewinnungsschaltung unterschiedlich aufgebaut ist, die Taktrückgewinung nach verschiedenen Methoden er­ folgt, die Taktphase für die binäre Entscheidung unterschied­ lich eingestellt ist, oder die Phasenlage der Nulldurchgänge des entzerrten Signals oder die Phasenlage der Amplituden des entzerrten Signals zur binären Entscheidung ausgenutzt wird. It has been shown that known recovery circuits do not work completely error-free. It happens that e.g. B. by Inter symbol interference or time base fluctuations for that an error form a first known recovery circuit gives a better result than a second known return recovery circuit that is better for another error results. Therefore, the deco according to the invention ending signal in parallel on z. B. three differently built recovery circuits. These can e.g. B. differ in that the signal equalization at the on gear of the recovery circuit constructed differently is the clock recovery using different methods follows, the clock phase for the binary decision differed Lich is set, or the phase position of the zero crossings of the equalized signal or the phase position of the amplitudes of the equalized signal for binary decision becomes.  

In Fig. 2 ist ein anderer Aufbau einer erfindungsgemäßen An­ ordnung dargestellt. Bei dieser Anordnung ist gegenüber der Schaltung in Fig. 1 nur eine Fehlererkennungsschaltung 19 erforderlich. Außerdem können mit dieser Anordnung mehr Kor­ rekturversuche durchgeführt werden als mit der Anordnung nach Fig. 1. Am Eingang 20 einer Rückgewinnungsschaltungsan­ ordnung 21, die mehrere Rückgewinnungsschaltungen umfaßt, liegt das übertragene Signal, z. B. in Biphase oder Delaymo­ dulation an. Die Rückgewinungsschaltungsanordnung 21, für deren Aufbau ein Beispiel in Fig. 3 näher erläutert ist, erzeugt am Ausgang 22 ein NRZ-Signal D. Am Ausgang 23 liegt ein Ausgangssignal d ₁ und am Ausgang 24 der Rückgewinnungs­ schaltungsanordnung 21 ein Ausgangssignal d ₂ an. Alle drei Signale D, d ₁, d ₂ werden auf einen Pufferspeicher 25 gege­ ben. Das Einlesen in den Pufferspeicher 25 wird durch einen Einlese-Auslesezähler 26 gesteuert, der mit der Taktfrequenz f _T angesteuert wird. Diese Taktfrequenz f _T wird aus dem Digi­ talsignal in der Rückgewinnungsschaltungsanordnung 21 regene­ riert. Aus der Pufferschaltung 25 wird das NRZ-Signal D mit einer ebenfalls aus dem Digitalsignal regenerierten Frequenz 2f _T , die diesen Auslese-Einlesezähler 27 steuert, ausge­ lesen und mit der gleichen Taktfrequenz in die Pufferschaltung 28 eingelesen. Aus der Pufferschaltung 28 erfolgt das Auslesen mit der Taktfrequenz f _T die den Einlese­ zähler 26 steuert. Die Fehlerprüfung des NRZ-Signals erfolgt mit Hilfe der Fehlererkennungsschaltung 19 zwischen den Pufferspeichern 25 und 28. Eine Fehlermeldung der Fehlerer­ kennungsschaltung 19 wird auf eine Auswahlschaltung 29 ge­ führt, der ebenfalls aus dem Pufferspeicher 25 die Ausgangs­ signale d ₁, d ₂ zugeführt werden. Der Ausgang der Auswahl­ schaltung 29 führt auf einen ersten Eingang eines Exklusiv- ODER-Gatters 30, an dessen zweitem Eingang das aus dem Puf­ ferspeicher 25 kommende NRZ-Signal anliegt. Der Ausgang des Exklusiv-ODER-Gatters 30 führt dann auf den Pufferspeicher 28. Mit Hilfe des Exklusiv-ODER-Gatters 30 werden entsprechend den Signalen d ₁, d ₂ einzelne Bits des Signals D invertiert.In Fig. 2 another structure of an arrangement according to the invention is shown. With this arrangement, only one error detection circuit 19 is required compared to the circuit in FIG. 1. In addition, more correction tests can be carried out with this arrangement than with the arrangement according to FIG. 1. At the input 20 of a recovery circuit arrangement 21 , which comprises a plurality of recovery circuits, the transmitted signal, e.g. B. in Biphase or Delaymo dulation. The recovery circuit arrangement 21 , the structure of which is explained in more detail in FIG. 3, generates an NRZ signal D at the output 22 . At the output 23 there is an output signal d ₁ and at the output 24 of the recovery circuit arrangement 21 an output signal d ₂ . All three signals D, d ₁ , d ₂ are given to a buffer memory 25 . The reading into the buffer memory 25 is controlled by a read-in / read-out counter 26 , which is driven at the clock frequency f _T. This clock frequency f _T is regenerated from the Digi talsignal in the recovery circuit arrangement 21 . From the buffer circuit 25 , the NRZ signal D is read out with a frequency 2 f _T , which is also regenerated from the digital signal and which controls this read-out counter 27 , and is read into the buffer circuit 28 at the same clock frequency. Reading out from the buffer circuit 28 takes place at the clock frequency f _T which controls the read-in counter 26 . The NRZ signal is checked for errors with the aid of the error detection circuit 19 between the buffer memories 25 and 28 . An error message of the error detection circuit 19 leads to a selection circuit 29 , which likewise supplies the output signals d ₁ , d ₂ from the buffer memory 25 . The output of the selection circuit 29 leads to a first input of an exclusive OR gate 30 , at whose second input the NRZ signal coming from the buffer memory 25 is present. The output of the exclusive OR gate 30 then leads to the buffer memory 28 . With the help of the exclusive OR gate 30 , individual bits of the signal D are inverted in accordance with the signals d ₁ , d ₂ .

Fig. 3 zeigt eine Ausführung der Rückgewinnungsschaltungsan­ ordnung 21 von Fig. 2. Aus dem an der Klemme 31 ankommenden Digitalsignal werden in einer Regenerierstufe 32 Taktsignale mit der Frequenz f _T und 2f _T erzeugt. Das Leitungscodesignal an der Klemme 31 wird gleichzeitig den Rückgewinnungsschal­ tungen 33, 34 und 35 zugeführt. Die Taktphase der Rückgewin­ nung ist bei den drei Rückgewinnungsschaltungen 33, 34, 35 unterschiedlich. Von der Taktregenerierstufe 32 wird ein Taktsignal ohne Phasenverschiebung der Rückgewinnungsschal­ tung 33 zugeführt, der Rückgewinnungsschaltung 34 wird ein Taktsignal mit der Verzögerung τ, und der Rückgewinnungs­ schaltung 35 ein Taktsignal mit der Verzögerungsdauer 2τ zugeführt. Die jeweiligen Verzögerungen werden in Zeit­ verzögerungsschaltungen 36 und 37 erreicht. Die Rückgewin­ nung des Digitalsignals erfolgt also mit drei unterschiedli­ chen Phasenlagen des Taktsignals. Die Ausgänge der Rückgewin­ nungsschaltung 33 und 34 sind auf einen Vergleicher 38 in Form eines Exklusiv-ODER-Gatters gelegt, von dessen Ausgang das Ausgangssignal d ₁ abgeleitet wird. Aus der Rückgewin­ nungsschaltung 34 wird das NRZ-Signal D abgeleitet. Die Aus­ gänge der Rückgewinnungsschaltungen 34 und 35 liegen außer­ dem an einem Vergleicher 39 in Form eines Exklusiv-ODER-Gat­ ters, an dessen Ausgang das Ausgangssignal d ₂ anliegt. Durch diese Schaltung erhalten drei gleiche Rückgewinnungs­ schaltungen ihren Takt aus einem gemeinsamen Taktgenerator in drei etwas voneinander abweichenden Phasenlagen. Die mitt­ lere Phasenlage ergibt das am wenigsten gestörte Signal D, jedoch können bei kurzzeitigen Phasenabweichungen auf die Ausgangssignale der Rückgewinnungsschaltungen 33 oder 35 gün­ stiger sein. Die Ausgangssignale d ₁ und d ₂ zeigen an, bei welchen Bits Unterschiede zwischen den Ausgängen der Rückge­ winnungsschaltungen bestehen. Fig. 3 shows an embodiment of the recovery circuit arrangement 21 of Fig. 2. From the digital signal arriving at terminal 31 , 32 clock signals with the frequency f _T and 2 f _{T are} generated in a regeneration stage. The line code signal at terminal 31 is simultaneously fed to the recovery circuits 33, 34 and 35 . The clock phase of the recovery is different in the three recovery circuits 33, 34, 35 . From the clock regeneration stage 32 , a clock signal without phase shift is supplied to the recovery circuit 33 , the recovery circuit 34 receives a clock signal with the delay τ , and the recovery circuit 35 receives a clock signal with the delay period 2τ . The respective delays are achieved in time delay circuits 36 and 37 . The recovery of the digital signal thus takes place with three different phases of the clock signal. The outputs of the recovery circuit 33 and 34 are connected to a comparator 38 in the form of an exclusive-OR gate, from the output of which the output signal d _{1 is} derived. The NRZ signal D is derived from the recovery circuit 34 . The outputs from the recovery circuits 34 and 35 are in addition to a comparator 39 in the form of an exclusive OR gate, at the output of which the output signal d ₂ is present. This circuit gives three identical recovery circuits their clock from a common clock generator in three slightly different phase positions. The middle phase position results in the least disturbed signal D , however, with short-term phase deviations on the output signals of the recovery circuits 33 or 35 may be less. The output signals d ₁ and d ₂ indicate the bits at which there are differences between the outputs of the recovery circuits.

Für die Bildung der Ausgangssignale d ₁ oder d ₂ werden hier drei gleiche Rückgewinnungsschaltungen mit unterschiedlicher Taktphase verwendet. Die Rückgewinnungsschaltungen können sich jedoch auch in anderen Punkten unterscheiden, wie dies z. B. bei den Rückgewinnungsschaltungen zu Fig. 1 beschrieben wurde.For the formation of the output signals d ₁ or d ₂ , three identical recovery circuits with different clock phases are used here. The recovery circuits can, however, also differ in other points, such as, for. B. has been described in the recovery circuits of FIG. 1.

Eine andere Methode kann darauf beruhen, daß in bestimmten Bitfolgen erfahrungsgemäß das eine oder andere Bit z. B. in Folge unvollständiger Signalentzerrung besonders störanfäl­ lig ist. In der Rückgewinnungsschaltung können diese kriti­ schen Bitfolgen erkannt und die besonders gefährdeten Bits durch die Signale d markiert werden. So kann z. B. d ₁ die Bits markieren, die besonders gefährdet sind, wenn die Takt­ phase gerade etwas voreilt und d ₂ die bei Nacheilen der Takt­ phase gefährdeten Bits.Another method can be based on the experience that one or the other bit in certain bit sequences, for. B. is particularly prone to interference due to incomplete signal equalization. These critical bit sequences can be recognized in the recovery circuit and the particularly vulnerable bits can be marked by the signals d . So z. B. d ₁ mark the bits that are particularly at risk when the clock phase is just slightly ahead and d ₂ the bits at risk of lagging the clock phase.

Bei der Übertragung eines Signals D vom Pufferspeicher 25 auf den Pufferspeicher 28 wird das Signal einer Fehlerprü­ fung in einer Fehlererkennungsschaltung 19 unterzogen. Er­ folgt dabei eine Fehlermeldung, gelangt ein Impuls von der Auswahlschaltung 29 zum Auslese-Einlesezähler 27, der das Weiterschalten dieses Zählers verhindert. Das hat zur Folge, daß die nachfolgenden Signale D im Pufferspeicher 28 auf die gleiche Adresse treffen und damit das fehlerhaft übertragene Datenwort überschreiben. Der Auslese-Einlesezähler 27 wird erst dann weitergeschaltet, wenn eine Richtigmeldung der Fehlererkennungsschaltung 19 erfolgt, oder wenn eine bestimm­ te Anzahl von Korrekturversuchen durchgeführt worden ist. Diese Anzahl kann z. B. vom Füllstand der Pufferspeicher 25, 28 abhängig sein.When a signal D is transferred from the buffer memory 25 to the buffer memory 28 , the signal is subjected to an error test in an error detection circuit 19 . He follows an error message, a pulse from the selection circuit 29 to the read-in counter 27 , which prevents this counter from advancing. The result of this is that the subsequent signals D in the buffer memory 28 meet the same address and thus overwrite the incorrectly transmitted data word. The read-in / read-in counter 27 is only switched on when the error detection circuit 19 is correctly reported, or when a certain number of correction attempts have been carried out. This number can e.g. B. the level of the buffer 25, 28 may be dependent.

Wenn der Auslese-Einlesezähler 27 des Pufferspeichers 28 in Folge einer Fehlermeldung der Fehlererkennungsschaltung 19 nicht weiterschaltet, so erfolgt auch kein Weiterschalten des Auslesespeicherplatzes des Pufferspeichers 25. Das zu­ letzt geprüfte, als fehlerhaft erkannte Signal D wird in der nächsten Taktphase noch einmal ausgelesen, wobei jedoch nun in der Auswahlschaltung 29 ein Durchschalten der Ausgangssi­ gnale d ₁ oder d ₂ auf das Exklusiv-ODER-Gatter 30 erfolgt. Die Ausgangssignale d ₁ oder d ₂ verändern damit im Signal D über das Exklusiv-ODER-Gatter 30 einzelne Bits. Durch das Verändern einzelner Bits im Datensignal D durch die Ausgangs­ signale d ₁ oder d ₂ werden gefährdete Bits, die z. B. in Folge einer Vor- oder Nacheilung der Taktphase gefährdet sind, so verändert, daß möglicherweise am Ausgang des Exklusiv-ODER-Gatters 30 ein richtiges Datensignal entsteht. Durch Prüfung in der Fehlererkennungsschaltung 19 wird fest­ gestellt, ob das so entstandene Datensignal richtig ist. Ist dies der Fall, wird über die Auswahlschaltung 29 ein Signal auf den Auslese-Einlesezähler 27 gegeben, wodurch ein Weiter­ schalten dieses Zählers ermöglicht wird.If the read-in / counter 27 of the buffer memory 28 does not advance as a result of an error message from the error detection circuit 19 , the read-out memory location of the buffer memory 25 is also not advanced. The signal D last checked and recognized as faulty is read out again in the next clock phase, but now in the selection circuit 29 the output signals d ₁ or d _{2 are} switched through to the exclusive-OR gate 30 . The output signals d ₁ or d ₂ thus change 30 bits in the signal D via the exclusive OR gate 30 . By changing individual bits in the data signal D through the output signals d ₁ or d ₂ , vulnerable bits which, for. B. are at risk as a result of a lag or lag of the clock phase, so changed that a correct data signal may possibly arise at the output of the exclusive-OR gate 30 . A check in the error detection circuit 19 determines whether the data signal thus generated is correct. If this is the case, a signal is sent to the read-in / counter 27 via the selection circuit 29 , which enables this counter to be switched on.

Solange aus dem Pufferspeicher 28 über den Einlese-Auslese­ zähler 26 noch Daten ausgelesen werden können, können mit der Auswahlschaltung 29 Versuche zur Veränderung des Datensi­ gnals D durchgeführt werden. Die Anzahl der Korrekturversu­ che kann dem jeweiligen Füllzustand der Pufferspeicher 25 und 28 angepaßt werden. Sofern die Ausgangssignale d ₁ und d ₂ nur wenige Bits markieren und der Zustand der Pufferspeicher es erlaubt, können die Ausgangssignale d ₁ und d ₂ auch zusätz­ lich variiert und kombiniert werden.As long as from the buffer memory 28 or 26 can be read out via the read-in counter readout, can with the selection circuit 29 attempts to change the Datensi gnals D are performed. The number of correction attempts can be adapted to the respective filling state of the buffer stores 25 and 28 . If the output signals d ₁ and d ₂ mark only a few bits and the state of the buffer memory allows, the output signals d ₁ and d _{2 can} also be varied and combined in addition.

Da der Einlese-Auslesezähler 26 mit der Taktfrequenz f _T wei­ tergeschaltet wird und der Auslese-Einlesezähler 27 mit der Taktfrequenz 2f _T weitergeschaltet wird, wird der Pufferspeicher 25, wenn nur fehlerhafte Datenblöcke aufeinan­ derfolgen, schließlich nahezu leer und der Pufferspeicher 28 fast vollständig gefüllt sein. Dieser Zustand muß dann durch Herabsetzen der Zählfrequenz des Zählers 27 auf f _T solange erhalten bleiben, bis wieder Fehler auftreten. Nun kann der Inhalt der für einen Datenblock vorgesehenen Speicherplätze wiederholt vom Pufferspeicher 25 auf den Pufferspeicher 28 übertragen werden. Dabei werden bestimmte Bits verändert, und die für den Block vorgesehenen Speicherplätze im Puffer­ speicher 28 werden immer wieder überschrieben, bis eine Rich­ tigmeldung durch die Fehlererkennungsschaltung 19 erfolgt oder bis eine bestimmte Anzahl von Korrekturversuchen durch­ geführt ist. Erfolgt keine Richtigmeldung, so muß der Block im Pufferspeicher 28 mit einer Fehlermarkierung versehen wer­ den. Die Anzahl der Korrekturversuche ist von der Größe der Pufferspeicher 25 und 28 sowie der mittleren Zahl von gestör­ ten Datenworten D abhängig.Since the read-in / read-out counter 26 is switched on at the clock frequency f _T and the read-in / out counter 27 is switched on at the clock frequency 2 f _T , the buffer memory 25 , if only faulty data blocks follow one another, finally becomes almost empty and the buffer memory 28 almost completely be filled. This state must then be maintained by reducing the counting frequency of the counter 27 to f _T until errors occur again. The content of the memory locations provided for a data block can now be repeatedly transferred from the buffer memory 25 to the buffer memory 28 . Certain bits are changed, and the storage locations provided for the block in the buffer memory 28 are overwritten again and again until a correct message is sent by the error detection circuit 19 or until a certain number of correction attempts has been carried out. If there is no correct message, the block in the buffer memory 28 must be provided with an error marker. The number of correction attempts depends on the size of the buffer memories 25 and 28 and the average number of disturbed data words D.

Das erfindungsgemäße Prinzip kann erweitert werden, insbeson­ dere indem für die Auswahlschaltung 29 ein programmierbarer Mikroprozessor eingesetzt wird, der beliebig vorzugebende Kombinationen zwischen den Ausgangssignalen d ₁ und d ₂ sowie gegebenenfalls weiteren Hilfssignalen ermöglicht. Dazu kön­ nen weitere Rückgewinnungsschaltungen verwendet werden, die weitere Ausgangssignale abgeben. Bei großem Speicherplatz besteht die Möglichkeit, eine große Anzahl von Korrekturver­ suchen durchzuführen, bis etwa die Hälfte des noch verfügba­ ren Speicherbereiches vorhanden ist. Bei geringen Fehlerhäu­ figkeiten können bei Verwendung eines genügend großen Puffer­ speichers alle Blocks, die nur einen Bitfehler enthalten, richtig gestellt werden. In den als fehlerhaft gemeldeten Blocks wird Bit für Bit invertiert und jedesmal die Fehler­ prüfung durchgeführt. Bei einer Blocklänge von z. B. 100 Bit müßte dann im Mittel nach 50 Korrekturversuchen das gestörte Bit richtig gestellt sein. Sofern die Fehlerprüfung mit dop­ pelter Taktfrequenz erfolgt, darf im Mittel jeder 50. Block gestört sein. Die Fehlerprüfung kann aber auch noch schnel­ ler oder mit mehreren Fehlererkennungsschaltungen parallel erfolgen. Damit läßt sich der Speicherbedarf verringern und es dürfen noch größere Fehlerhäufigkeiten auftreten. Um Spei­ cherplatz zu sparen, sollten aussichtslose Korrekturen erst gar nicht durchgeführt werden. Mit einer Drop-Out- oder Burstfehlererkennungsschaltung können schon vor der Rückge­ winnungsschaltung auf Grund von Amplitudeneinbrüchen oder Störimpulsen Stellen mit erhöhter Fehlerhäufigkeit erkannt werden. Die entsprechenden Daten können dann bei einer Feh­ lermeldung ohne Korrekturversuch sofort mit einer Fehlermar­ kierung versehen werden. Dank der vorhergehenden Einzelfeh­ lerbeseitigung kann dann an diesen Stellen mit Hilfe von Par­ ity-Bits die Fehlerkorrektur um so wirkungsvoller durchge­ führt werden.The principle according to the invention can be expanded, in particular by using a programmable microprocessor for the selection circuit 29 , which enables any desired combinations between the output signals d ₁ and d ₂ and, if appropriate, further auxiliary signals. For this purpose, further recovery circuits can be used which emit further output signals. If there is a large storage space, there is the possibility of carrying out a large number of correction attempts until approximately half of the still available storage area is available. If the frequency of errors is low, all blocks containing only one bit error can be corrected using a sufficiently large buffer memory. Bit by bit is inverted in the blocks that are reported as defective and the error check is carried out each time. With a block length of z. B. 100 bits should then be corrected on average after 50 correction attempts the disturbed bit. If the error check is carried out with a double clock frequency, on average every 50th block may be disturbed. The error check can also be carried out faster or with several error detection circuits in parallel. The memory requirement can thus be reduced and even greater error frequencies may occur. In order to save storage space, hopeless corrections should not be made at all. With a drop-out or burst error detection circuit, points with an increased error rate can be detected even before the recovery circuit due to amplitude drops or interference pulses. The corresponding data can then be immediately marked with an error flag in the event of an error message without attempting to correct it. Thanks to the previous individual fault elimination, the error correction can be carried out more effectively at these points with the help of parity bits.

Claims (9)

1. Schaltungsanordnung zur Rückgewinnung einer nur fehler­ gesicherten Information aus einem einzigen Digitalsi­ gnal, insbesondere einem PCM-Tonsignal, dadurch gekenn­ zeichnet, daß wenigstens zwei unterschiedlichen Rückgewinnungsschaltungen (2 a, 2 b, 2 c; 33, 34, 35) das Digitalsignal gleichzeitig zugeführt wird, daß die Aus­ gangssignale der Rückgewinnungsschaltungen (2 a, 2 b, 2 c; 33, 34, 35) einer Fehlererkennungsschaltung (3, 4, 5; 19) zugeführt sind, die eine Auswahlschaltung (9, 10, 11; 29, 30) zur Auswahl eines der Ausgangssignale der Rückgewinnungsschaltungen (2 a, 2 b, 2 c; 33, 34, 35) an­ steuert.1. Circuit arrangement for recovering only error-protected information from a single digital signal, in particular a PCM audio signal, characterized in that at least two different recovery circuits ( 2 a , 2 b , 2 c ; 33, 34, 35 ) simultaneously the digital signal is supplied that the output signals of the recovery circuits ( 2 a , 2 b , 2 c ; 33, 34, 35 ) of an error detection circuit ( 3, 4, 5; 19 ) are supplied, which a selection circuit ( 9, 10, 11; 29 , 30 ) to select one of the output signals of the recovery circuits ( 2 a , 2 b , 2 c ; 33, 34, 35 ). 2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß den Rückgewinnungsschaltungen (33, 34, 35) Vergleicher (38; 39) zur Lokalisierung fehlerver­ dächtiger Bit nachgeschaltet sind und daß der von der Fehlererkennungsschaltung (19) angesteuerten Auswahlschaltung (29) außerdem Ausgangssignale (d ₁, d ₂) der Vergleicher (38, 39) zur mehrfachen Variation der Werte fehlerverdächtiger Bits zugeführt sind.2. Circuit arrangement according to claim 1, characterized in that the recovery circuits ( 33, 34, 35 ) comparators ( 38; 39 ) are connected downstream for the localization of suspect errors and that the selection circuit ( 29 ) driven by the error detection circuit ( 19 ) also outputs signals (d ₁ , d ₂ ) of the comparators ( 38, 39 ) for the multiple variation of the values of suspect bits are supplied. 3. Schaltungsanordnung nach Anspruch 2, dadurch gekenn­ zeichnet, daß n Rückgewinnungsschaltungen (33, 34, 35) in einer Rückgewinnungsschaltungsanordnung (21) zusam­ mengefaßt sind und daß an den Ausgängen (22, 23, 24) der Rückgewinnungsschaltungsanordnung (21) ein Bitmu­ ster (D) der n-ten Rückgewinnungsschaltung (34) und n-1 Signale (d ₁, d ₂) die jeweils die Abweichungen des Bitmu­ sters der n-ten Rückgewinnungsschaltung (34) von je­ weils einer der n-1 anderen Rückgewinnungsschaltungen (33, 35) darstellen, anliegen.3. Circuit arrangement according to claim 2, characterized in that n recovery circuits ( 33, 34, 35 ) in a recovery circuit arrangement ( 21 ) are summarized together and that at the outputs ( 22, 23, 24 ) of the recovery circuit arrangement ( 21 ) a Bitmu ster (D) of the n-th recovery circuit (34) and n-1 signals (d _1, d ₂₎ each of the deviations of the Bitmu sters of the nth recovery circuit (34) of each weils one of the n-1 other recovery circuits (33 , 35 ) represent. 4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch ge­ kennzeichnet, daß das rückgewonnene Bitmuster (D) und die Ausgangssignale (d ₁, d ₂) auf eine erste Pufferschaltung (25) geführt sind, deren das Bitmuster (D) führender Ausgang auf den ersten Eingang einer Exklusiv-ODER-Schaltung (30) geführt ist, deren zweiter Eingang an der Auswahlschaltung (29) liegt, die nach einem Schema solange ein oder mehrere Ausgangssignale (d ₁, d ₂) der ersten Pufferschaltung (25) auf den zwei­ ten Eingang der Exklusiv-ODER-Schaltung (30) legt, bis die am Ausgang der Exklusiv-ODER-Schaltung (30) liegende Fehlererkennungsschaltung (19) kein Fehlersi­ gnal mehr abgibt und daß der Ausgang der Exklusiv-ODER- Schaltung (30) auf den Eingang einer zweiten Pufferschaltung (28) gelegt ist.4. Circuit arrangement according to claim 2 or 3, characterized in that the recovered bit pattern (D) and the output signals (d ₁ , d ₂ ) are guided to a first buffer circuit ( 25 ), the bit pattern (D) leading output on the first input of an exclusive OR circuit ( 30 ) is guided, the second input of which is connected to the selection circuit ( 29 ), which according to a scheme provides one or more output signals (d ₁ , d ₂ ) of the first buffer circuit ( 25 ) on the two th input of the exclusive-OR circuit sets (30) to the OR circuit exclusive (30) lying error detection circuit (19) emits at the output of the no Fehlersi gnal more and that the output of the exclusive-OR circuit (30) the input of a second buffer circuit ( 28 ) is laid. 5. Schaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß das Einlesen von Bitmuster- (D) und Ausgangssignalen (d ₁, d ₂) in den er­ sten Pufferspeicher (25) und das Auslesen aus dem zwei­ ten Pufferspeicher (28) durch Weiterschalten von Einle­ se/Ausleseadressen mit einer aus dem Digitalsignal ge­ wonnenen ersten Taktfrequenz (f _T ) erfolgt.5. Circuit arrangement according to one of claims 2 to 4, characterized in that the reading of bit pattern (D) and output signals (d ₁ , d ₂ ) in the most buffer memory ( 25 ) and the reading from the two-th buffer memory ( 28th ) by switching read / read addresses with a first clock frequency (f _T ) obtained from the digital signal. 6. Schaltungsanordnung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß das Auslesen von Bitmuster- (D) und Ausgangssignalen (d ₁, d ₂) aus dem ersten Pufferspeicher (25) und das Einlesen in den zwei­ ten Pufferspeicher (28) durch Weiterschaltung der Ausle­ se/Einleseadressen mit einer einer aus dem Digitalsi­ gnal gewonnenen zweiten Taktfrequenz (2f _T ) erfolgt. 6. Circuit arrangement according to one of claims 2 to 5, characterized in that the reading of bit pattern (D) and output signals (d ₁ , d ₂ ) from the first buffer memory ( 25 ) and the reading into the two-th buffer memory ( 28 ) by switching the read / read addresses with a second clock frequency (2 f _T ) obtained from the digital signal. 7. Schaltungsanordnung nach Anspruch 5 und 6, dadurch ge­ kennzeichnet, daß die zweite Taktfrequenz (2f _T ) das dop­ pelte der ersten Taktfrequenz (f _T ) beträgt.7. Circuit arrangement according to claim 5 and 6, characterized in that the second clock frequency (2 f _T ) is the double of the first clock frequency (f _T ). 8. Schaltungsanordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß während der Suche nach dem fehlerfreien Bitmuster solange kein Weiterschalten der Auslese/Einleseadressen vom ersten bzw. zweiten Pufferspeicher (25, 28) erfolgt, bis ein vorgegebener Abstand zur Einlese/Ausleseadresse erreicht ist.8. Circuit arrangement according to one of claims 5 to 7, characterized in that during the search for the error-free bit pattern as long as no further switching of the read / read addresses from the first or second buffer memory ( 25, 28 ) takes place until a predetermined distance to the read / read address is reached. 9. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die unterschiedlichen Rückgewinnungs­ ergebnisse durch unterschiedliche Taktphasen der Rückgewinnungsschaltungen (2 a, 2 b, 2 c; 33, 34, 35) er­ zeugt sind.9. Circuit arrangement according to claim 1 or 2, characterized in that the different recovery results are generated by different clock phases of the recovery circuits ( 2 a , 2 b , 2 c ; 33, 34, 35 ).