DE3250096C2 - Verfahren zur Herstellung einer einen MISFET enthaltenden Halbleiterschaltung - Google Patents

Verfahren zur Herstellung einer einen MISFET enthaltenden Halbleiterschaltung

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Description

Ein Verfahren zur Herstellung einer einen MISFET enthalten­ den Halbleiterschaltung mit den im Oberbegriff des Anspruchs an­ gegebenen Merkmalen ist aus DE 28 15 605 C3 bekannt.
Derartige Halbleiterschaltungen werden insbesondere als Halbleiterspeicher eingesetzt. Die dabei verwendete siliciumhal­ tige hochschmelzende Metallschicht hat einen geringeren spezifi­ schen Widerstand als herkömmliche Polysiliciumschichten und ge­ stattet daher höhere Betriebsgeschwindigkeiten und höhere Inte­ grationsdichten.
Bei der Herstellung von Halbleiterschaltungen mit hoch­ schmelzenden Metallfilmen ergibt sich jedoch das Problem, daß beim Ätzen der hochschmelzenden Metallschicht Atome dieses Me­ talls in die darunterliegende Isolierschicht gelangen, die zu Leckströmen führen und daher die Zuverlässigkeit der Schaltung beeinträchtigen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer einen MISFET enthaltenden Halbleiterschaltung, insbesondere einer Speicherschaltung, anzugeben, die hohe Be­ triebsgeschwindigkeit und hohe Zuverlässigkeit aufweist.
Die erfindungsgemäße Lösung dieser Aufgabe ergibt sich aus dem Kennzeichenteil des Anspruchs 1.
Bei dem erfindungsgemäßen Verfahren wird nach einem selekti­ ven Wegätzen der hochschmelzenden Metallschicht und der darunter liegenden Polysiliciumschicht auch die zuerst auf das Halbleiter­ substrat aufgebrachte erste Isolierschicht entfernt, um die in diese eingedrungenen Atome der hochschmelzenden Metallschicht zu entfernen. Die somit entfernte erste Isolierschicht wird an­ schließend durch eine neue (zweite) Isolierschicht ersetzt, wor­ aufhin die weiteren Verfahrensschritte zur Herstellung der ge­ wünschten Struktur durchgeführt werden.
Ein Ausführungsbeispiel der Erfindung wird nachstehend an­ hand der Zeichnungen näher erläutert, deren Fig. 1 bis 14 Schnittdarstellungen durch einen Halbleiterspeicher in verschie­ denen Stadien seines Herstellverfahrens zeigen.
Erzeugung von Oxidschicht und oxidationsfester Schicht
Gemäß Fig. 1 werden auf der Oberfläche eines Halbleitersubstrates 101 eine Oxidschicht 102 sowie eine Isolierschicht, die Sauerstoff nicht hindurchläßt, d. h. eine oxidationsfeste Schicht 103, ausgebildet.
Als bevorzugte konkrete Materialien werden für das Halbleitersubstrat 101 ein p-Siliziumeinkristall mit (100)-Kristallebene, für die Oxidschicht 102 eine Silizium­ dioxid-(SiO₂-)Schicht und für die oxidationsfeste Schicht 103 eine Siliziumnitrid-(Si₃N₄-)Schicht verwendet.
Die SiO₂-Schicht 102 wird durch Oberflächenoxidation des Substrates 101 mit einer Dicke von etwa 50 nm aus folgendem Grund ausgebildet. Falls nämlich die Si₃N₄-Schicht 103 direkt auf der Oberfläche des Substrates 101 ausgebildet wird, entstehen in dieser Substratoberfläche wegen des Unterschiedes der thermischen Ausdehnungsko­ effizienten des Si-Substrates 101 und der Si₃N₄-Schicht 103 thermische Verzerrungen. Daraus resultieren in der Oberfläche des Substrates Kristallfehler. Um diesen Nach­ teil zu verhindern, wird auf der Substratoberfläche vor der Ausbildung der Si₃N₄-Schicht 103 die SiO₂-Schicht 102 aufgetragen.
Die Si₃N₄-Schicht 103 wird in einer Dicke von etwa 140 nm beispielsweise nach dem CVD-Verfahren (chemische Aufdampfung) erzeugt, da sie als Maske für die selektive Oxidation des Si-Substrates 101 dient, wie dies im folgenden näher beschrieben werden soll.
Selektive Entfernung der oxidationsfesten Schicht und Ionenimplantation
Um die ausgewählten Teile der Si₃N₄-Schicht 103 zu entfernen, die auf denjenigen Bereichen der Substrat­ oberfläche liegen, wo eine verhältnismäßig dicke Isolier­ schicht oder Feldisolierschicht ausgebildet werden soll, wird zunächst auf ausgewählten Oberflächenbereichen der Si₃N ₄-Schicht 103 ein Photoresistfilm 104 als Ätzmaske erzeugt. In diesem Zustand werden die freiliegenden Teile der Si₃N₄-Schicht 103 beispielsweise durch Plasmaätzung, das eine hohe Ätzgeschwindigkeit gestattet, entfernt.
Um zu verhindern, daß sich in der Substratoberfläche, auf der die Feldisolierschicht gebildet wird, die so­ genannte Inversionsschicht, d. h. eine Schicht mit einem bezüglich des Si-Substrates 101 entgegengesetzten Leitungs­ typ, ausbildet, wird anschließend ein Störstoff, der den gleichen Leitungstyp aufweist wie das Si-Substrat 101, d. h. ein P-Störstoff, durch die gemäß Fig. 2 von dem Photoresistfilm 104 freigelassenen Teile der SiO₂-Schicht 102 hindurch in das Substrat eingebracht. Zum Einbringen dieses P-Störstoffes wird dabei vorzugsweise mit Ionen­ implantation gearbeitet. Als P-Störstoff werden bei­ spielsweise Borionen in das Si-Substrat 101 mit einer Implantationsenergie von 75 keV eingesetzt. Die Ionen­ dosis beträgt dabei 3×10¹² Atome/cm².
Erzeugung der Feldisolierschicht
Auf den ausgewählten Bereichen der Oberfläche des Si-Substrates 101 wird die Feldisolierschicht 105 erzeugt. Wie in Fig. 3 gezeigt, werden nach Entfernen des Photo­ resistfilmes 104 die ausgewählten Bereiche der Substrat­ oberfläche unter Verwendung der Si₃N₄ -Schicht 103 als Maske thermisch oxidiert, wodurch die SiO₂-Schicht 105 (die im folgenden als "SiO₂-Feldschicht" bezeichnet werden soll) mit einer Dicke von 950 nm entsteht. Während der Ausbildung dieser SiO₂-Feldschicht 105 gelangt das ionenimplantierte Bor durch das Eindiffundieren in das Si-Substrat 101, und direkt unter der SiO₂-Feldschicht 105 entsteht eine (nicht gezeigte) P-Inversions-Schutz­ schicht vorgegebener Tiefe.
Entfernen der oxidationsfesten Schicht und der Oxidschicht
Um diejenigen Bereiche der Substratoberfläche freizu­ legen, an denen die SiO₂-Feldschicht 105 nicht erzeugt worden ist, wird die Si₃N₄-Schicht 103 beispielsweise mit­ tels einer heißen Phosphorsäurelösung (H₃PO₄) entfernt. Anschließend wird die SiO₂-Schicht 102 beispielsweise mit­ tels einer Fluorsäurelösung (HF) entfernt. Auf diese Weise werden die ausgewählten Oberflächenbereiche des Si-Substrats 101 gemäß Fig. 4 freigelegt.
Ausbildung der ersten Gate-Isolierschicht
Um die dielektrischen Schichten für die Kondensatoren, z. B. von Speicherzellen, zu erhalten, wird auf den exponierten Oberflächen­ bereichen des Si-Substrates 101 gemäß Fig. 5 eine erste Gate-Isolierschicht 106 erzeugt. Dabei wird zunächst eine SiO₂-Schicht mit einer Dicke von etwa 15 nm durch thermische Oxidation der freiliegenden Oberflächenbereiche gebildet, woraufhin auf der gesamten Oberfläche eine Si₃N₄ -Schicht mit einer Dicke von etwa 20 nm nach dem CVD-Verfahren ausgebildet wird. Die erste Gate-Isolierschicht 106 ist also eine mehrlagige Schicht, die aus der SiO₂-Schicht und der darauf befindlichen Si₃N₄-Schicht besteht.
Die Si₃N₄-Schicht wird auf diese Weise als erste Gate-Isolierschicht 106 absichtlich verwendet, weil - wie oben erwähnt - die Dielektrizitätskonstante von Si₃N₄ etwa doppelt so groß ist wie die von SiO₂. Unter Verwendung eines derartigen Werkstoffes mit hoher Di­ elektrizitätskonstante lassen sich daher selbst dann ausreichende Ladungsspeicherwerte erzielen, wenn die Kondensatoren Cs und Cds in ihrer Flächendeckung klein gemacht werden.
Der Grund, aus dem die dünne SiO₂-Schicht vor Er­ zeugung der Si₃N₄-Schicht gebildet wird, besteht darin, daß es - wie ebenfalls oben erläutert - ungünstig ist, die Si₃N₄-Schicht direkt auf dem Si-Substrat 101 auszu­ bilden.
Auftragen der ersten Leiterschicht
Gemäß Fig. 6 wird auf der gesamten Oberfläche des Si-Substrates 101 eine erste Leiterschicht 107 aufge­ tragen, die als eine Elektrode sämtlicher Kondensatoren in den Speicher- und Blindzellen dient. Dabei wird im einzelnen auf der Substratoberfläche als die erste Leiterschicht 107 nach dem CVD-Verfahren beispielsweise eine polykristalline Siliziumschicht aufgetragen. Die Dicke dieser Schicht 107 beträgt etwa 400 nm. Anschließend wird, um den Widerstand der polykristallinen Silizium­ schicht 107 zu verringern, ein N-Störstoff, beispiels­ weise Phosphor, in die Schicht 107 eindiffundiert. Der Widerstand der polykristallinen Siliziumschicht 107 wird dadurch etwa 30 Ω/.
Entfernung von ausgewählten Teilen der ersten Leiterschicht
Um die erste Leiterschicht oder die erste poly­ kristalline Siliziumschicht 107 in eine vorgegebene Elektrodenkonfiguration zu bringen, werden ausgewählte Teile der ersten polykristallinen Siliziumschicht 107 durch den in Fig. 7 gezeigten Photoätzvorgang entfernt, wobei Elektroden 108 gebildet werden. Als Verfahren für das selektive Entfernen der ersten polykristallinen Siliziumschicht 107 eignet sich die Plasmaätzung, die sehr genau ist.
Anschließend wird im demjenigen Zustand, in dem die erste Gate-Isolierschicht 106 oder die Si₃N₄- und SiO₂-Schichten völlig erhalten ist bzw. sind, die Oberfläche der Elektrode 108, die aus der polykristallinen Silizium­ schicht 107 hergestellt ist, durch Wärmebehandlung oxi­ diert, so daß eine SiO₂-Schicht 110 in einer Dicke von etwa 220 nm entsteht. Diese SiO₂-Schicht 110 wirkt als Isolations-Zwischenschicht zwischen der Elektrode 108 und einer weiter unten beschriebenen, aus der zweiten polykristallinen Siliziumschicht erzeugten Elektrode.
Bei diesem Vorgang werden mit der Si₃N₄-Schicht bedeckte Bereiche oder sonstige, von der Oberfläche der Elektrode 108 verschiedene Bereiche nicht oxidiert, da die Si₃N₄-Schicht sauerstoffundurchlässig ist, und die bereits erwähnte oxidationsfeste Schicht bildet.
Ausbilden der zweiten Gate-Isolierschicht
Zur Erzielung der Gate-Isolierschichten von MISFETs wird gemäß Fig. 8 eine zweite Gate-Isolierschicht 109 erzeugt.
Dabei werden zunächst die freiliegenden Teile der ersten Gate-Isolierschicht 106 bzw. der Si₃N₄- und SiO₂-Schichten entfernt, um die entsprechenden Oberflächen­ teile des Si-Substrates 101 freizulegen. Die Si₃N₄-Schicht wird dabei beispielsweise mit einer heißen Schwefelsäure­ lösung (H₃PO₄) unter Verwendung der SiO₂-Schicht 110 als Maske entfernt, woraufhin die SiO₂-Schicht, die die frei­ liegende erste Gate-Isolierschicht bildet, mittels bei­ spielsweise einer Fluorsäurelösung (HF) entfernt wird. Da die SiO₂-Schicht 110 die Maske beim,Entfernen der Si₃N₄-Schicht bildet, verläuft die Si₃N₄-Schicht bis nahe an den Anschlußteil der Oxidschicht 110. Dabei wird die Si₃N₄-Schicht vom Anschlußteil der Oxidschicht 110 seit­ lich etwas geätzt. Da die Schicht jedoch nur 20 nm dick ist, tritt ein Überhang kaum auf. Die SiO₂-Schicht, die die erste Gate-Isolierschicht bildet, wird andererseits durch leichtes Ätzen der gesamten Oberfläche unter Ver­ wendung einer Maske entfernt. Dabei wird sie seitlich vom Anschlußteil der Si₃N₄-Schicht etwas geätzt, doch tritt auch hier wegen der geringen Dicke von nur 15 nm praktisch kein Überhang auf.
Anschließend werden die freigelegten Oberflächenteile des Si-Substrates 101 thermisch oxidiert, wobei die zweite Gate-Isolierschicht 109 mit einer Dicke von etwa 50 nm auf der Substratoberfläche entsteht. Die zweite Gate-Isolierschicht 109 besteht also aus SiO₂. Gleichzeitig mit der Ausbildung dieser zweiten Gate-Isolierschicht 109 wird die SiO₂-Schicht 110 wieder leicht oxidiert. Dabei wird der sehr geringe Überhang entfernt.
Ausbildung direkter Kontaktlöcher
Der sogenannte direkte Kontakt CH100 bzw. das Kontaktloch zum direkten Anschluß einer Elektrode an einen Halbleiterbereich wird durch selektive Ätzung der zweiten SiO₂-Gate-Schicht 109 unter Verwendung eines Photoresistfilms 112 als Maske her­ gestellt, wie dies in Fig. 9 dargestellt ist.
Aufbringen der zweiten Leiterschicht
Auf der gesamten Oberfläche des Si-Substrates 101 wird die zweite Leiterschicht erzeugt, die als Gate-Elektroden sämtlicher MISFETs sowie als Verdrahtungs- oder Verbindungsschicht dient. Wie in Fig. 10 gezeigt, wird dabei auf der gesamten Oberfläche des Si-Substrates 101 eine Leiterschicht mit mehrschichtigem Aufbau aufge­ tragen, die beispielsweise aus einer polykristallinen Siliziumschicht 113 und einer siliziumhaltigen Molybdän­ schicht 128 besteht. Diese mehrlagige Leiterschicht wird folgendermaßen ausgebildet.
Zunächst wird auf der gesamten Oberfläche des Si-Substrates 101 nach dem CVD-Verfahren die polykristalline Siliziumschicht 113 erzeugt. Die Dicke dieser Schicht be­ trägt etwa 200 nm. Anschließend wird zur Verringerung des Widerstandes die polykristalline Siliziumschicht 113 mit einem N-Störstoff, beispielsweise Phosphor, in einem Diffusionsschritt dotiert. Infolgedessen erhält der Wider­ stand der polykristallinen Siliziumschicht 113 einen Wert von etwa 30 Ω/). Während dieser Phosphorbehandlung wird der Phosphor-Störstoff durch das direkte Kontaktloch CH100 in das Si-Substrat 101 eingebracht.
Sodann wird auf der gesamten Oberfläche der poly­ kristallinen Siliziumschicht 113 die siliziumhaltige Molybdänschicht 128 mit einer Dicke von etwa 300 nm bei­ spielsweise durch gemeinsames Aufsprühen ausgebildet. Wie oben erwähnt, sollte dabei der Siliziumgehalt vor­ zugsweise mindestens 40 Gewichts-% betragen.
Der spezifische Widerstand der so gebildeten mehr­ lagigen Leiterschicht beträgt 80 bis 150 µΩ·cm.
Entfernen ausgewählter Teile der zweiten Leiterschicht
Die zweite, aus der zweiten polykristallinen Schicht 113 und der siliziumhaltigen Molybdänschicht 128 be­ stehende mehrlagige Leiterschicht wird zur Ausbildung vorgegebener Elektroden- oder Verdrahtungsformen durch Plasmaätzung selektiv entfernte, wie in Fig. 11 gezeigt.
Nach der selektiven Entfernung der polykristallinen Schicht 113 und der siliziumhaltigen Molybdänschicht 128 werden in Fig. 11 die freiliegenden Teile der zweiten Gate-Isolierschicht 109 durch fortgesetzte Ätzung weiter entfernt, um Oberflächenteile des Substrates 101 frei­ zulegen.
Sodann werden die freigelegten Oberflächenteile des Si-Substrates 101 unter Ausbildung einer SiO₂-Schicht mit einer Dicke von 10 nm thermisch oxidiert, damit diejenigen Oberflächenteile, die die Source- und Drain-Bereiche der MISFETs bilden sollen, nicht verunreinigt werden. Gleich­ zeitig mit der Ausbildung der SiO₂-Schicht werden die Oberflächen der die genannte mehrlagige Leiterschicht bildenden polykristallinen Siliziumschicht 113 und der siliziumhaltigen Molybdänschicht 128 oxidiert, was dazu führt, daß auch diese Oberflächen mit einer SiO₂-Schicht einer Dicke von etwa 30 nm versehen werden.
Diese SiO₂-Schicht wird so ausgebildet, daß das Silizium in der siliziumhaltigen Molybdänschicht 128 aus­ fällt. Aufgrund der Ausfällung des Siliziums, wird der Siliziumgehalt geringer als 40 Gewichts-%, und der spe­ zifische Widerstand der siliziumhaltigen Molybdänschicht 128 sinkt. Auf diese Weise wird ein D-RAM erzielt, der eine noch höhere Arbeitsgeschwindigkeit aufweist als in dem vorhergehenden Ausführungsbeispiel. In einem Versuch wurde der Siliziumgehalt unter 40 Gewichts-% nach Aus­ bildung der SiO₂-Schicht erniedrigt, doch traten bei Wärmebehandlung kaum Abtrennungs- oder ähnliche Effekte auf.
Ausbildung von Source- und Drain-Bereichen
Zur Erzeugung der Source- und Drain-Bereiche der MISFETs in ausgewählten Teilen des Si-Substrates 101 wird ein N-Störstoff, beispielsweise Arsen, gemäß Fig. 12 durch die zweite Gate-Isolierschicht oder SiO₂-Schicht 109 in das Substrat eingebracht. Dabei wird vorzugsweise mit Ionenimplantation gearbeitet. Beispielsweise werden Arsenionen in das Si-Substrat 101 mit einer Implantationsenergie von 80 keV und einer Ionendosis von 1×10¹⁶ Atomen/cm² implantiert.
Ausbildung der Isolations-Zwischenschicht
Auf der gesamten Oberfläche des Si-Substrates 101 wird eine Isolations-Zwischenschicht erzeugt. Dabei wird gemäß Fig. 13 auf der Substratoberfläche eine Isolationszwischenschicht 110, beispielsweise aus Phosphosilikatglas (PSG), in einer Dicke von etwa 800 nm vorgesehen. Diese PSG-Schicht 118 dient als Getter für die Eigenschaften der MISFETs beeinträchtigenden Natrium­ ionen.
Ausbildung von Kontaktlöchern
In der PSG-Schicht 118 sowie der zweiten SiO₂-Gate-Schicht 109 werden Kontaktlöcher für Verbindungen zwischen einer dritten Leiterschicht und der aus der zweiten polykristallinen Siliziumschicht und der siliziumhaltigen Molybdänschicht bestehenden mehrlagigen Leiterschicht sowie zwischen den Source- und Drain-Bereichen und der dritten Leiterschicht erzeugt. Wie in Fig. 13 gezeigt, werden dazu die PSG-Schicht 118 und die zweite SiO₂-Gate-Schicht 109 unter Ausbildung der Kontaktlöcher CH101 bis CH104 selektiv geätzt.
Um die PSG-Schicht 118 zu glätten, wird sie an­ schließend bei einer Temperatur von etwa 1000°C wärme­ behandelt. Durch diese Wärmebehandlung wird der ionen­ implantierte Arsen-Störstoff einer Eindiffusion unter­ worfen, wobei die N⁺-Halbleiterbereiche 119 bis 126 mit vorgegebener Tiefe ausgebildet werden. Diese N⁺-Halb­ leiterbereiche 119 bis 126 werden die Source- und Drain-Bereiche.
Ausbildung der dritten Leiterschicht
Zur Erzeugung der Energiever­ sorgungsleitung VCC-L und der Datenleitungen DL1-1, 1-1, DL1-2 und 1-2 wird zunächst auf der gesamten Oberfläche des Si-Substrates 101 die dritte Leiterschicht beispielsweise aus Aluminium mit einer Dicke von 1200 nm ausgebildet. Anschließend wird diese Aluminiumschicht gemäß Fig. 14 selektiv geätzt, um die Energieversorgungs­ leitung VCC-L, die Datenleitung DL1-1 und die Verdrahtungs­ schicht 127 zu erzeugen.

Claims (7)

1. Verfahren zur Herstellung einer einen MISFET enthalten­ den Halbleiterschaltung, wobei
  • (a) auf der Hauptfläche eines Halbleitersubstrats (101) eines ersten Leitfähigkeitstyps eine Isolierschicht (109) aufgebracht,
  • (b) auf dieser eine Polysiliciumschicht (113) aufgetra­ gen,
  • (c) darauf eine siliciumhaltige hochschmelzende Metall­ schicht (128) aufgebracht,
  • (d) die hochschmelzende Metallschicht (128) und die Po­ lysiliciumschicht (113) in einem ersten Bereich der Hauptflä­ che durch Plasmaätzung entfernt und in einem zweiten Bereich der Hauptfläche zur Erzeugung der Gate-Elektrode des MISFETs belassen, und
  • (g) in Selbstausrichtung mit der hochschmelzenden Me­ tallschicht (128) und der Polysiliciumschicht (113) in den ersten Bereich der Hauptfläche Störstoffe eines zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeits­ typs zur Ausbildung der Source- und Drain-Bereiche des MISFETs eingebracht wird,
dadurch gekennzeichnet, daß zwischen den obigen Schrit­ ten (d) und (g)
  • (e) die erste Isolierschicht (109) zur Freilegung der Hauptfläche des Halbleitersubstrats (101) in dem ersten Be­ reich entfernt und
  • (f) das Halbleitersubstrat (101) zur Ausbildung einer zweiten Isolierschicht auf dem ersten Bereich der Hauptfläche thermisch oxidiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Schritt (f) die zweite Isolierschicht auch auf der frei­ liegenden Oberfläche der hochschmelzenden Metallschicht (128) und der Polysiliciumschicht (113) erzeugt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß im Schritt (c) zur Ausbildung der hochschmelzenden Metallschicht Molybdän verwendet wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß im Schritt (c) ein Siliciumgehalt der hochschmelzenden Me­ tallschicht (128) von mindestens 40 Gew.-% erreicht wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß im Schritt (f) ein Siliciumgehalt der hochschmelzenden Me­ tallschicht (128) von weniger als 40 Gew.-% erreicht wird.
6. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß im Schritt (c) zur Ausbildung der hochschmelzenden Metallschicht (128) Wolfram, Tantal oder Titan eingesetzt wird.
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US-Z: "IBM TDB Vol. 22 No 12, May 1980", S. 5466,5467 *

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