DE3226032C2 - Gatterschaltungsanordnung für einen elektronischen Zähler - Google Patents

Abstract

Die Erfindung betrifft einen Gatterkreis für einen Universalzähler, der ein Paar von Flipflops (10, 14) und ein Paar von logischen Gattern (12, 16) aufweist, die so angeordnet sind, daß sie eine Mehrzahl von Zählmessungen oder Zeitmessungen ermöglichen. Ein Gattersteuerkreis enthält eine logische Steuereinheit (40) zum Synchronisieren und Aussenden der digitalen Signale von mehreren Eingängen, die eine innere Signalquelle und ein Paar von externen Quellen (20, 30) beinhalten, in eine Zählkette oder in beide Zählketten eines Paares von Zählketten. rdeten Verbindungsleitung zugeführt und damit über eine erste der Unterbrechere

Description

einen ersten bistabilen Steuerkreis (10), der von einem Vorbcrcitungssignal sowie einem ersten, aus einem ersten und einem zweiten Eingangssignal auswählbaren Triggcrsignal zur Erzeugung eines ersten Frcigabesignals angesteuert ist,

einen ersten vom ersten Eingangssignal angesteuerten Gatterkreis (!2) zur Erzeugung eines ersten Zählsignals, einen üweig (24) zur Kopplung des ersten Eingangssignals auf den ersten Gatterkreis (12).

einen zweiten bistabilen Sicucrkrcis (14). der vom ersten Freigabesignal sowie einem zweiten, aus dem ersten Eingangssignal und einem Taktsignal auswählbaren Triggersignal zur Erzeugung eines zweiten Frcigabesignals angesteuert ist.

und einen zweiten vom zweiten Freigabcsignal und vom zweiten Triggcrsignal angesteuerten Gatterkreis (16) zur Erzeugung eines zweiten Zählsignals.

2. Gatlersehaltungsanordnung nach Anspruch I. gekennzeichnet durch eine Stcucrlogik (40) zur selektiven Kpplung der Eingangssignalc. des Vorbcreitungssignals und des Taktsignals auf die bistabilen Steuerkreise (10, 14) und die Gatlcrkrcise (12, 16) zwecks Realisierung unterschiedlicher Betriebsarten.

3. Gatterschaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die bistabilen Steuerkreise (10, 14) getriggerte Flip-Flops aufweisen.

4. Gatterschaltungsanordnung nach einem der Ansprüche 1 bis 3. dadurch gekennzeichnet, daß die Zählsignale synchron mit dem entsprechenden Triggersignal und auf der Flanke mit der zur Triggcrung des entsprechenden bistabilen Stcuerkreises (10,14) ausgenutzten Flanke gegensinniger Steigung erzeugt werden.

Die vorliegende Erfindung betrifft eine Gatterschaltung nach dem Oberbegriff des Patentanspruchs 1.

Universalzähler sind Prüfanordnungen zur Bestimmung von Eigenschaften unbekannter elektrischer Signale, wie beispielsweise Frequenz, Periode, Impulsbreite, Impulsanstieg- und Abfallzeiten, Zeilintervalle zwischen elektrischen Vorgängen und die Adciierung von Anzahlen von elektrischen Vorgängen. Hauptsächlich können die meisten dieser Eigenschaften dadurch bestimmt werden, daß die unbekannten Signale aufbereitet werden, um Pegclübergänge zu optimieren und dann die Übergänge zu zählen oder die Zeil zwischen aufeinanderfolgenden Übergängen zu messen. Für derartige Messungen müssen Zählerkreise für vorgegebene präzise Zeitintervalle eingeschaltet und die Signale synchron geführt werden. Dazu sind komplizierte GaI-lerschallungcn und Zähleranordnungen erforderlich, wobei zusätzlich die Verzögerungsanpassungen in den Signalwegen nolwendig sein können.
^r> Aus der US-PS 39 17 927 ist bereits ein Frequenzzähler mil einen Zählrcgisler zur Zählung eines Signals unbekannter Frequenz in einer vorgegebenen Zciipcriode bekanntgeworden.

Diese Zeilperiode wird dabei durch einen insbesondere als NAND-Gatter ausgebildeten Gatterkreis festgelegt, der das Signal unbekannter Frequenz auf das Zählrcgister koppelt. Der lYeigabczeitpunkt und der Sperrzeitpunkt des Gatlerkrciscs legen die Zähizciipcriode fest.

I¹I Dieser bckannle Frequenzzähler ist naturgemäß nur für ein einziges Eingangssignal, d. h. das Signal unbekannter Frequenz ausgelegt. Sollen jedoch mehrere Signale gemessen ot'er beweriel werden, so reicht ein einfacher Gatterkreis der vorgenannten Art nicht mehr aus.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine sehalliingstcehniseh einfache und leistungsanre Gatierschallungsanordnung anzugeben, mil der auch mehrere Eingangssignale synchron auf ci- 2^r> nc Zählerallordnung koppelbar sind.

Diese Aufgabe wird bei einer Galterschsiiungsanordnung der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

hi Die erfindungsgcmäße Gallersehaltungsanordnung ermöglicht auch bei mehreren Eingangssignalen eine Synchronisation vor der Einspeisung in digitaler Form in Zählketten, wodurch beispielsweise Zählungen oder Zeitmessungen erleichtert werden. Insbesondere sind dabei auch keine Verzögerungsanpassungen in den einzelnen Signalwegcn erforderlich. Die in den Zählketten gespeicherten Werte können durch einen Prozessor arithmetisch verarbeitet werden.

Ausgestaltungen des Erfindungsgcdankens sind in Unteran:;prüchcn gekennzeichnet.

Die Erfindung wird nachfolgend anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispiclen näher erläutert. Es zeigt

F i g. I ein Schaltbild einer erfindungsgemäßen Gatlersehaltungsanordnung für einen Universalzähler mit zwei Kanälen;

Fig. 2 eine logische Tabelle von in der Gatterschaltungsanordnung nach Fi g. 1 auftretenden Steuersignalen bezogen auf Zählerfunktionen;
w Fig.3 ein Signaldiagramm zur Erläuterung der Schaltungsanordnung nach Fig. 1:

Fig.4 ein Schaltbild eines einzigen Synchronisier-Flip-Flops und eines zugehörigen Gatters; und

Fig.5 ein Signaldiagramm zur Erläuterung der Schallung nach Fig.4.

In der Fig. 1 ist eine schematische Gatterschaltungsanordnung für eine Universalzähleranordnung mit zwei Kanälen dargestellt, in der ein erstes Flip-Flop 10, ein erstes Gatter 12, ein zweites Flip-Flop 14 und ein zweibo tes Gatter 16 die synchronisierte Durchschaltung von digitalen Signalen bewirken, um Zählungen und Zeitmessungen zu erleichtern. Die dargestellte Ausführungsform ist in einer EC'L-Tcchnik mit handelsüblichen Bauteilen ausgeführt. Eine Mehrzahl von im wcscntli-M chen identischen Pull-down-Widerständen P ist zwischen /ahlreichen Anschluüleitungen von Bauelementen und einer Anschlußklemmenspannung V, vorgesehen. Da derartige Widersländc bekannt sind, werden sie

nicht weiter ausführlich erläutert. In der gebauten und geprüften Ausführungsform besitzen die Widerstände P einen Wert von 75 Ohm und es wurde eine Anschlußklemmenspannung Vfvon 2,7 Volt angeweidet.

Ein Kanal A eines Signalweges weist einen Eingangsanschluß 20, ein als Pufferverstärker betriebenes ODER-Gatter 22 mit komplemenläi tn Ausgängen A und Ä, einen Transistorschalter 24, der im eingeschalteten Zustand als Verstärker mit gemeinsamer Basis betrieben wird, das zuvor erwähnte Gatter i2 und das erste Flipfiop 26 eines Zählersystems auf, bei dem es sich in geeigneter Weise um eine Wellenzählkette handeln kann.

In ähnlicher Weise umfaßt der Signalweg eines Kanales B einen Eingangsanschluß 30, ein ODER-Gatter 32 mit komplementären Ausgängen B und B, einen Transistorschalter 34, das zuvor erwähnte Gatter 16 und das erste Flipfiop 36 einer anderen Zählkette.

In beiden Kanälen A und B der bevorzugten Ausführungsform handelt es sich bei den Flipflops 10, 14, 26 und 36 um durch die positive Flanke getriggerte Flipflops vom D-Typ. Aus Gründen, die später ersichtlich werden, ist es von Bedeutung, zu bewirken, daß die Polarität des Signalüberganges, der zur Triggerung der Synchronisier-Flipflops 10 und 14 verwendet wird, entgegengesetzt zu der Polarität des Signalüberganges ist, der zur Triggerung der Zählketten-Flipflops 26 und 36 verwendet wird. Die Polaritätsumkehr wird durch eine Signalumkehr durch die Gatter 12 und 16 bewerkstelligt Es wird herausgestellt, daß die Flipflops 26 und 36 alternativ auch durch negative Flanken getriggert werden können, wobei dann die Gatter 12 und 16 nicht invertieren, um dasselbe Ergebnis zu bewirken.

Eine logische Steuereinheit 40 liefert eine Mehrzahl von logischen Steuersignalen, um die Betriebsweise des Gattersteuerkreises herzustellen. Die logische Steuereinheit 40 kann die Form von in geeigneter Weise fest verdrahteten logischen Gattern aufweisen, wobei der Zustand dieser Gatter durch Schalter von einem Steuerfeld eingestellt werden kann. Eine solche logische Steuereinheit kann auch eine kompliziertere Form aufweisen. Beispielsweise kann sie als Mikroprozessor oder dgl. ausgebildet sein. Die verschiedenen durch die logische Steuereinheit erzeugten logischen Zustände und Signale und die Auswirkungen dieser Zustände und Signale auf den Gattersteuerkreis sind die folgenden:

Das Steuersignal V wird über einen Widerstand Can die Basis eines Transistors 42 zur Steuerung des EIN/ AUS-Zustandes diesers Transistors angelegt. Wenn der Transistor 42 als PNP-Transislor ausgebildet ist, wie dies dargestellt ist, wird er durch einen tiefpegeligen logischen Zustand eingeschaltet und durch einen hochpegeligen logischen Zustand ausgeschaltet. Wenn der Transistor 42 eingeschaltet wird, wirkt er als ein in dem Hochgeschwindigkeitssignalweg B zu dem Takteingang des Flipflops 10 in Reihe geschaltetes Element, wobei dieser Weg auch drei fest verdrahtete ODER-Gatter 44, 46 und 48 und ein UND-Gatter 50 mit negierenden Eingängen aufweist.

Das Steuersignal W ■tyird über einen weiteren Widerstand Can die Basis eiiles Transistors 52 zur Steuerung des EIN/AUS-Zustand<;s dieses Transistors angelegt. Es wird festgestellt, daß alle Widerstände C in den Steuersignalleitungen die gleichen Weric aufweisen können. In der gebauten und geprüften Ausführungsform wiesen diese Widerstände einen Wert von 1 Kiloohm auf. Der Transistor 52 wirkt in seinem eingesehalteicn Zustand in dem Hochgeschwindigkeitssignalweg A als ein zu dem Takteingang des Flipflops 10 über die Gatter 44 bis 48 in Reihe geschaltetes Element.

Das Steuersignal X wird über einen Widerstand Can die Basis eines N PN-Transistors 54 angelegt, der, wenn er durch ein hochpegeliges logisches Signal eingeschaltet wird, das UND-Gatter 50 mit den negierenden Eingängen dadurch sperrt, daß er einen Eingang der Eingänge des Galters in den hochpegeligen Zustand bringt. Das Steuersignal GATE wird über ein ODER-Gatter

ίο 56 an den D-Eingang des Flipflops IO angelegt Wenn das Signal GATE einen niedrigen Pegel aufweist, wird das Flipfiop 10 vorbereitet und der niederpegelige Zustand an dem D-Eingang wird an den Q-Ausgang durchgetaktet, wodurch das Gatter 12 und das Vorbereitungs-Flipfiop 14 eingeschaltet werden. Diese Arbeitsweise wird weiter unten im Zusammenhang mit einem speziellen Beispiel erläutert.

Das Steuersignal Y wird über einen Widerstand Can die Basis des Transistors 34 angelegt, um den EIN/AUS-Zustand dieses Transistors zu steuern. Das Signal Y wird auch über einen Inverter 60 und einen Widerstand C an die Basis eines Transistors 62 angelegt, um den EIN/AUS-Zustand dieses Transistors zu steuern. Wenn das Signal Y tiefpegelig ist, wird der Transistor 34 ein und der Transistor 62 ausgeschaltet und das B-Eingangssignal kann durch den Transistor 34 und das festverdrahtete ODER-Galter 64 an das negierende Eingänge aufweisende UND-Gatter 16 und an den Takteingang des Flipflops 14 gelangen. Wenn das Signai Y

jo hochpegclig ist, werden der Transistor 34 ein und der Transistor 62 ausgeschaltet, wodurch CLOCK-Signale durch den Transistor 62 und das ODER-Gatter 64 zu einem UND-Gatter 16 und dem Flipfiop 14 gelangen können. Bei dem CLOCK-Signal kann es sich geeigneterweise um irgendein stabiles hochfrequentes Bezugssignal, wie beispielsweise um ein 320-Megahertz-Taktsignal handeln, um genaue Zeitmessungen zu erleichtern. Das Steuersignal Z wird über einen Widerstand Can die Basis eines Transistors 66 angelegt, um den EIN/ AUS-Zustand dieses Transistors zu steuern. Es wird auch über einen Inverter 68 und einen Widerstand Can die Basis eines Transistors 24 angelegt, um den EIN/ AUS-Zustand dieses Transistors zu steuern. Der Transistor 66 verbindet, wenn er eingeschaltet ist, den Q-Ausgang des Flipflops 10 mit einem Eingang eines ODER-Gattcrs 56 und einem Eingang eines UND-Gatters 70 mit negierenden Eingängen. Wenn der Transistor 66 ausgeschaltet ist, werden der Kollektor dieses Transistors und die zuvor erwähnten Eingänge der Gatter 56

w und 70 durch einen der Pull-down-Widerstände auf einen tiefpegeligen Zustand gezogen, um dadurch diese beiden Gatter einzuschalten.

Ein Signal RESET wird von der logischen Steuereinheit 40 angelegt, um die Synchronisier-Flipflops 10 und 14 dadurch einzuschalten, daß beide Q-Ausgänge hochpegelig und beide Q-Ausgänge nach dem Empfang eines hochpegeligen logischen Zustandes tiefpegelig gesetzt werden. Die Zählketten-Flipflops 26 und 36 werden durch dieses selbe Signal auf den zurückgesetzten Zustand (beide Q-Ausgänge tiefpegelig) gebracht.

Die F i g. 2 zeigt eine logische Tabelle der Signalzustände der verschiedenen Steuersignale der logischen Steuereinheit 40 für eine Anzahl von allgemeinen Zählerfu.ikiionen. Der schwarze Punkt bedeutet, daß das

h'i Steuersignal tiefpegelig ist. Ein weißes Feld zeigt dagegen an, daß das Steuersignal hochpegelig ist. Ein besonderer Satz von Steuersignalen kann angelegt werden, um bestimmte HochgeschwiridiKkeitssiKnalweee für ei-

ne besondere allgemeine Zählerfunktion zu aktivieren und für einen Fachmann stellt es dann eine eher akademische Übung dar, die Wirkung des Kreises hcraus/.ufinden. Als Beispiel wird angenommen, daß es gewünscht wird, die Breite eines an den A-Eingang ange- ^r> legten Impulses zu messen. Diese Messung wird gewöhnlich dadurch ausgeführt, daß ein Gatter an der vorderen Flanke des interessierenden Impulses eingeschaltet wird, daß bekannte Impulse gezählt werden, während das Gatter geöffnet ist und daß dann das GaI-ter an der Rückflanke des interessierenden Impulses geschlossen wird. Wenn man den der Breite A in der Fig.2 zugeordneten logischen Zustand betrachtet, so ergibt sich, daß die Steuersignale V und Y hochpcgelig sind, während die Steuersignale W, X und Z tiefpcgelig sind. Es werden daher die Transistoren 42,54,24 und 34 ausgeschaltet. Ein Eingang des Gatters 12 wird über einen Pull-down-Widerstand auf den tiefpegeligen Zustand gezogen, während der andere Eingang durch den Q-Ausgang des Flipflops 10 auf einem hohen Pegel gehalten wird. Der Transistor 52 wird eingeschaltet, um das Eingangssignal A an einen Eingang des UND-Gatters 50 mit den negierenden Eingängen zu senden, das in diesem Augenblick durch den hohen Pegel, der an dem anderen Eingang des Gatters 50 von dem Q-Ausgang des Flipflops 10 anliegt (vorausgesetzt, daß der Zustand RESET hochpegelig ist), gesperrt ist. Der Transistor 62 wird eingeschaltet, weshalb das CLOCK- bzw. Taktsignal an das UND-Gatter 16 mit den negierenden Eingängen gelangt, das durch den hochpegeligen Q-Ausgang des Flipflops 14 im gesperrten Zustand gehalten wird. Der Transistor 66 wird eingeschaltet, weshalb der tiefpegelige Q-Ausgang des Flipflops 10 an die Eingänge des ODER-Gatters 56 und des UND-Gatters 70 gelangt. Das GATE-Signal ist am Anfang hochpegelig, so r> daß nachdem RESET tiefpcgelig wird, die Q-Ausgänge der Flipflops 10 und 14 durch den an den D-Eingang des Flipflops 10 angelegten hochpegeligen Zustand hochpegelig gehalten werden. Wenn alle diese Zustände vorliegen, kann die Messung der Breite des Impulses durchge- «to führt werden. Zuerst wird das GATE-Signal in den tiefpegeligen Zustand gezogen, wodurch das Flipflop 10 durch Anlegen eines tiefen Pegels an den D-Eingang vorbereitet wird. Es wird vorausgesetzt, daß die Vorderflanke eines Impulses A hochpegelig wird, und daß daher Ä tiefpegeiig wird. Das UND-Gatter 50 ist noch gesperrt. Das UND-Gatter 70 ist jedoch durchgeschajtet und die negativ werdende Flanke des Impulses A bewirkt, daß der Ausgang des UND-Gatters 70 hochpegelig wird, wodurch das Flipflop 10 geschallet wird und der liefpegelige Zustand des D-Einganges des Flipflops 10 an den Q-Ausgang und daher auch an den D-Eingang des Flipflops 14 geschaltet wird und die UND-Gatter 12 und 50 durchgeschaltet werden. Der Ausgang des Gatters 12 wird hochpegelig, wodurch das Flipflop 26 geschaltet wird. Der Q-Ausgang des Flipflops 10 wird hochpegelig, wodurch das Gatter 70 gesperrt wird und ein hoher Pegel über das ODER-Gatter 56 an den D-Eingang des Flipflops 10 gelegt wird. Die nächste positiv werdende Flanke des an das Flipflop 14 angelegten bo Taktsignales taktet den tiefen Pegel an dem D-Eingang des Flipflops 14 an den Q-Ausgang und wenn das Taktsignal negativ wird, wird das UND-Gatter 16 durchgeschaltet, wodurch bewirkt wird, daß sein Ausgang hochpegelig wird, wodurch das Flipflop 36 in der Zählkette b5 des Kanals B geschaltet wird. Bei dem auf diese Weise durch den tiefpegeligen Q-Ausgang des Flipflops 14 durchgeschalteten UND-Gatter 16 verläuft das Taktsignal durch das Gatter 16 und die sich ergebenden positiven Flanken des Taktsignales werden durch die Zählkette des Kanales D gezählt. Schließlich erscheint die Rückflankc des A-Eingungs-Impulses. Zu dieser Zeit hat der positiv werdende Übergang des A-Signales keine Auswirkung, weil das UND-Gatter 70 gesperrt ist. Die negativ werdende Flanke des über den Transistor 52 angelegten Α-Impulses bewirkt jedoch, daß der Ausgang des nun eingeschalteten UND-Gatters 50 hochpegelig wird, daß das Flipflop 10 geschaltet wird und daß der hohe Pegel am D-Eingang des Flipflops 10 zum Q-Ausgang fortschreitet, wodurch das Gatter 12 gesperrt wird. Die nächste positiv werdende Flanke des CLOCK-Signals taktet den hochpegeligen Zustand zum Q-Ausgang des Flipflops 14 durch, wodurch das UND-Gailer 16 gesperrt wird, weshalb in der Zählkette des Kanales B das Zählen der CLOCK-Impulse beendet wird. Die Zählkette des Kanales A hat während dieses Betriebes nur einen einzigen Zählschritt registriert. Am Ende dieses Zyklus befindet sich daher in der A-Zählketlc ein Zählschritt und eine Anzahl von Zählschritten, die der Breite des Α-Impulses proportional ist, in der B-Zählkette. Diese Zählerstände können nun durch einen Mikroprozessor gelesen werden, der die zwischen der Vordcrflanke und der Rückflanke des A-Impulses verstrichene Zeit berechnet, um eine Impulsbreitenmessung zu liefern. Alternativ kann der Prozeß zur Durchführung einer Messung der Durchschnitlsbreite A vielfach wiederholt werden. Um die durchschnittliche Breite zu berechnen, teilt der Mikroprozessor einfach den Zahlstand B durch den Zählstand A, um die durchschnittliche Anzahl der CLOCK-Impulse pro Zyklus zu ermitteln.

Im folgenden wird die Arbeitsweise des Kreises im Zusammenhang mit den in der F i g. 3 dargestellten Wellenformen diskutiert, wobei vorausgesetzt wird, daß die Periode eines an den Eingangsanschluß 20 des Kanales A angelegten Wiederholungssignales gemessen werden soll. Aus der Fig. 2 geht hervor, daß alle Steuersignale V, W, X, Y und Z hochpegelig sind. Vor dieser Messung ist daher das UND-Gatter 50 gesperrt, werden die CLOCK-Signale über den Transistor 62 aktiviert, werden die Transistoren 34 und 66 geschlossen und wird der Transistor 24 geöffnet, um das Eingangssignal A zu dem UND-Gatter 12 durchzuschalten. Anfänglich ist das RESET-Signal hochpegelig, wodurch die Q-Ausgänge aller Flipflops auf einen hohen Pegel gezwungen werden. Das GATE-Signal ist hochpegelig und nachdem RESET tiefpcgclig wird, hält das GATE-Signal die Q-Ausgänge der Synchronisier-Flipflops 10 und 14 im hochpegeligen Zustand, wobei die UND-Gatter 12 und 16 gesperrt bleiben. Wenn das GATE-Signai ticfpcgelig wird, wird der Meßzyklus aktiviert.

Wenn das GATE-Signal tiefpegeiig wird, wird ein tiefpegeliger logischer Zustand an den D-Eingang des Flipflops 10 angelegt. Bei der nächsten negativ werdenden Flanke des Ä-Signales wird der Ausgang des UND-Gatters 70 mit den negierenden Eingängen hochpegelig, wird das Flipflop 10 geschaltet und wird der tiefpegelige D-Eingang des Flipflops 10 an den Q-Ausgang getaktet, wodurch das UND-Gatter 12 eingeschaltet wird. Da jedoch das Α-Signal zu dieser Zeit hochpegelig ist, bleibt der Ausgang des UND-Gatters 12 tiefpegeiig. Der nächste positiv werdende, an das Flipflop 14 angelegte Übergang des CLOCK-Signales taktet den tiefpegeligen D-Eingang des Flipflops 14 an den Q-Ausgang durch, wodurch das UND-Gatter 16 eingeschaltet wird. Da jedoch das CLOCK-Signal zu dieser Zeit hochpege-

lig ist, bleibt der Ausgang des UND-Gatters 16 tiefpegelig. Wenn das CLOCK-Signal ticfpegclig wird, wird der Ausgang des UND-Gatters 16 hochpcgelig und der dadurch erzeugte positiv werdende Übergang kippt das Flipflop 36 der Zählkette des Kanales B, weshalb die Zählung der Taktimpulse beginnt. In einer ähnlichen Weise wird der Ausgang des durchgeschalteten UND-Gatters 12 hochpegelig, wenn das Α-Signal tiefpcgclig wird, und der dadurch erzeugte positiv werdende Übergang taktet das Flipflop 26 der Zählkette des Kanales A, weshalb die Zählung der A-Signalzyklen beginnt. Wenn diese Zustände hergestellt wurden, bleiben die UND-Gatter 12 und 16 durchgeschaltet, bis das GATE-Signal hochpcgelig wird, wobei die Zählerketten jeweils invertierte A-Eingangssignale und CLOCK-Signale empfangen.

Gewöhnlich wird das GATE-Signal hochpegelig gemacht, um die Messung zu beenden und es wird bei der nächsten negativ werdenden Flanke des A-Eingangssignales ein positiv werdender Übergang am Ausgang des UND-Gatters 70 erzeugt, wodurch das Flipflop 10 gekippt wird und das hochpegelige GATE-Signal von dem D-Eingang des Flipflops 10 an den Q-Ausgang des Flipflops 10 getaktet wird, wodurch das UND-Gatter 12 gesperrt wird. Dadurch wird die Zählung in der Zählkette des Kanales A beendet. Beim nächsten positiv werdenden Übergang des CLOCK-Signales wird der hochpegelige Zustand von dem D-Eingang des Flipflops 14 an den Q-Ausgang dieses Flipflops getaktet, wodurch das UND-Gatter 16 gesperrt wird. Dadurch wird die Zählung in der Zählkette des Kanales B beendet. Ein Mikroprozessor kann dann die Zählketten auslesen und die Anzahl der Taktimpulse pro Zyklus des Signalcs A berechnen. Außerdem kann er durch Teilen die Durchschnittsperiode eines Zyklus des Signales A berechnen. Es kann auch der reziproke Wert dieses Ergebnisses berechnet werden, um die Frequenz des Signales A zu ermitteln. Aus der F i g. 2 ist ersichtlich, daß der logische Zustand der Steuersignale V—Z für die Messungen der Frequenz A und der Periode A identisch sind.

Aus der voranstehenden Erörterung ist ersichtlich, daß die Erregerflanken der Signale, die die Synchronisier-Flipflops 10 und 14 aktivieren und die Galter 12 und 16 einschalten, die entgegengesetzte Polarität aufweisen wie die Signalflanken, die die ersten Flipflops 26 und 36 der Zählerketten aktivieren. Die Bedeutung dieser Tatsache wird ersichtlich, wenn man eines der Synchronisier-Flipflops und das zugeordnete Gatter (F i g. 4) und das Zeitdiagramm der F i g. 5 näher betrachtet. Der Einfachheit halber sind in der F i g. 4 das Flipflop 10, das UND-Gatter 12 mit den negierenden Eingängen und eine durch eine positive Fianke geiriggerie Abwärtszählvorrichtung 26 ohne zusätzliche Details dargestellt und ein zu zählendes Signal wird direkt über eine Leitung 90an den Takteingang des Flipflops 10 angelegt Das GATE-Signal wird direkt über eine Leitung 92 an den D-Eingang angelegt Der Q-Ausgang des Flipflops und das Zählsignal werden über Leitungen 94 bzw. 96 an die Eingänge des UND-Gatters 12 angelegt. Der Ausgang des UND-Gatters 12 ist über eine Leitung 98 mit der Abwärtszählvorrichtung 26 verbunden. Im Anfangszustand des Systems sind das Signal GATE an der Leitung 92 und der Q-Ausgang an der Leitung 94 hochpegelig. Bei dem auf diese Weise gesperrten UND-Gatter 12 ist der Ausgang dieses Gatters an der Leitung 98 tiefpegelig. Zu irgendeiner Zeit T₀ wird das GATE-Steuersignal an der Leitung 92 auf den Tiefpegeligen Zustand gebracht und der nächste positiv werdende Übergang 100 des Zählsignals an der Leitung 90 kippt das Flipflop 10. Nach einer geringfügigen Übertragungsverzögerung 102 gelangt der tiefpegelige Zustand an dem D-Eingang des Flipflops 10 an den Q-Ausgang, was zu

dem negativ werdenden Übergang 104 an der Leitung 94 führt. Das Gatter 12 ist nun vorbereitet. Beim nächsten negativ werdenden Übergang 106 des Zählsignales wird das Gatter 12 eingeschaltet und nach einer kurzen Übertragungsverzögerungszeit 108 wird der Ausgang

ίο des Gatters 12 hochpegelig, was zu dem positiv werdenden Übergang 110 führt. Der nächste positiv werdende Übergang 112 des Zählsignales an der Leitung 90 führt zu einem negativ werdenden Übergang 114 am Ausgang des Gatters 12 solange das GATE-Signal noch ticfpegclig ist. Dann führt der nächste negativ werdende Übergang 116 zu einem positiv werdenden übergang 118 am Ausgang des Gatters 12. Diese Aktivität kann andauern. Zum Zwecke der Darstellung wird jedoch angenommen, daß zu einer Zeit Ti das GATE-Signal an der Leitung 92 auf den hochpegeligen Zustand gezogen wird. Danach zieht der nächste positiv werdende Übergang 120 des Zählsignales die Leitung 96 auf den hohen Pegel und taktet das hochpegelige GATE-Signal über das Flipflop 10, wodurch die Leitung 94 auf den hohen Pegel gezogen wird, was zu einer augenblicklichen Sperrung des UND-Gatters 12 und dazu führt, daß die Leitung 98 auf einen tiefen Pegel gebracht wird. Es ist nun ersichtlich, daß zwei positiv werdende Übergänge 100 und 112 des Zählsignals zwischen den Zeiten T₀ und Τ, auftreten. Es sind jedoch die nachfolgenden negativ werdenden Übergänge 106 und 116, die zu den positiv werdenden Übergängen 110 und 118, die durch die Zählkette gezählt werden, führen. Es ist auch ersichtlich, daß die negative Flanke 106 irgendwann zwischen den

J5 positiven Flanken 100 und 112 (selbst vor der Flanke 104) auftreten könnte, was auch dann dazu führen würde, daß eine positive Flanke 110 gezählt würde. Andererseits können an der Leitung 98 keine Spitzen auftreten, um eine Fchlzählung zu bewirken. Außerdem kann

die Übertragungsverzögerung 102 im Vergleich zur Breite des Zählsignales lang sein. Tatsächlich kann sie irgendeine Länge bis zu der Länge der Periode des Zählsignales minus einer minimalen Breite aufweisen, die an der Leitung 98 für das Flipflop 26 für eine zuverlässige Zählung erscheinen muß. Das Erfordernis einer Verzögerungsanpassung der Signalwege durch die Zwischenschaltung zusätzlicher Gatter ist daher vermieden.

Hierzu J Blatt Zeichnungen

Claims (1)

Patentansprüche:

1. Gatterschaltungsanordnung für eine elektronische Zähleranordnung (26....; 36 ) zu Signalmcß-

zwecken innerhalb von vorgegebenen Zeilperioden über an den Zeilperiodengrenzen wirksam geschaltete Gatter, gekennzeichnet durch