DE3149678C2 - Anordnung zur Zwischenspeicherung von zwischen zwei Funktionseinheiten in beiden Richtungen zu übertragenden Informationen in einem Pufferspeicher - Google Patents

Abstract

Der Pufferspeicher (PS) setzt sich aus mehreren, eigenständigen Einzelpuffern (z.B. P0 bis P3) zusammen, die durch eine Warteschlangensteuerung (WS-ST) verwaltet werden. Dabei werden alle Aufträge allein von der ungehörigen Übertragungssteuerung (DVP) vergeben und in dem Einzelpuffer neben den Übertragungsdaten auch die für die Ausführung des Auftrages erforderlichen Steuerparameter zwischengespeichert, so daß der Informationsaustausch mit der einen Funktionseinheit (PMS) unabhängig und mit der anderen Funktionseinheit (CHn) abhängig von der Übertragungssteuerung (DVP) erfolgen kann. Die Durchschaltung der jeweiligen Übertragungswege wird dabei autonom durch Warteschlangensteuerung (WS-ST) gesteuert. Drei Warteschlangen (WS-NX, WS-LD und WS-RY) vereinfachen den Steuerungsablauf. Bei einer vorteilhaften Ausführungsform wird beim Regenerieren die in der Wärme

Description

Die Erfindung betrifft eine Anordnung zur Zwischenspeicherung von zwischen zwei Funktionseinheiten in

beiden Riehtungen zu übertragenden Informationen in einem Pufferspeicher in Verbindung mit einer Übertragungssteuerung, insbesondere für Ein-/Ausgabewerke in Datenverarbeitungssystemen zur Übertragung von Informationen zwischen dem Arbeitsspeicher und angeschlossenen peripheren Einheiten.

Die Verwendung von Pufferspeichern zur Anpassung des unterschiedlichen P.ealzeit"erhaltens oder der unterschiedlich breiten Informationswege von Funktionseinheiten aneinander für den Informationsaustausch, insbesondere für den beidseitig gerichteten Informationsaustausch, ist allgemein geläufig — i:.an siehe z. B. DE-PS 2610 428 oder Dt-AS 28 45 2i8, HMD in Fig. 2.

Bei den bekannten Losungen kann üb,-» de. Pufferspeicher jeweils nur ein Auftrag ai-ge^ic! ■'. werden. Außerdem werden im Pufferspeicher !.-..„,ei nur die eigentlichen Dr.ten, die bei der Abwi'-·- -ung eines Auftrages auszutauschen sind, zwist ..'n^espeichert, während die Steuerdaten für die Kerinzen.:.,.ung und die Durchführung eines Auftrages jedesmal gesondert von der Übertragungssteuerung bereitgestellt werden müssen.

Es ist daher Aufgabe der Erfindung, die Anordnung für die Zwischenspeicherung der zu übertragenden Informationen so zu gestalten, daß die Zusammenarbeit zwischen Übertragungssteuerung und Pufferspeicher und damit auch der Informationsdurchsatz verbessert wird. Diese Aufgabe wird bei einer Anordnung der eingangs genannten Art durch die im Kennzeichen des Patentanspruchs 1 genannten Merkmale gelöst.

Danach werden im Gegensatz zu den bekannten Lösungen mehrere voneinander unabhängige Speichereinheiten als einzelne Pufferspeicher vorgesehen, die jeweils mit einem Auftrag belegt werden können. Dn zugleich die Steuerparameter für die jeweiligen Aufträge mit zwischengespeichert werden, können bei der Abwicklung eines Informationsaustausches die einzelnen Steuervorgänge nach Durchschaltung des Übertragungsweges autark und unabhängig von der Übertragungssteuerung abgewickelt werden. Die Übertragungssieuerung braucht also mil der Bereitstellung von Auftragen nicht jeweils zu warten, bis der vorhergehende Auftrag ausgeführt ist. sondern kann jeden Auftrag sofort absetzen, solange noch eine Pufferspeichereinheit zur Verfugung eteilt. Das ist besonders von Vorteil, wenn die Übertragungssteuerung Bestandteil einer Mikroprozessorsteuerung ist. die zugleich übergeordnete Aufgaben wahrnimmt und die dadurch entlastet wird. Auch können Aufgaben in beiden Richtungen unabhängig voneinander ausgeführi und damit die Leistungsfähigkeit des Puffers erhöht werden.

Es ist zwar allgemein bekannt, in einem gerichteten Übertragungskanal zwei im Wechsel arbeitende Einzelpuffer vorzusehen, die überlappend geladen und entla- ncn werden Dieses P: inziD is! aber für einen beidseitig gerichteten Informationsaustausch nicht einfach übernehmbar, da die richtige Zuordnung für beide Richtungen sichergestellt werden muß. Die Erfindung benutzt da/ier zur Bereitstellung und Ansteuerung der Einzelpuffer eine WarteschJangesieuerung. Das hai zunächst den Vorteil, daß unabhängig von der Anzahl der Einzelpuffer eine einheitliche Steuerung vorgesehen werden kann. Zum andern wird auf diese Weise sichergestellt, daß die zeitliche Reihenfolge bei der Ausführung mehrerer Aufträge nach dem FIFO-Prinzip eingehalten wird, und zwar auch dann, wenn es sich um eine beliebige Folge von Schreib- und Leseaufträgen handel·..

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Einzelheiten der Erfindung seien nachfolgend anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert Im einzelnen zeigt
F i g. 1 ein Übersichtsschaltbild eines Datenverarbeitungssystems,

Fig.2 ein Übersichtsschaltbild in Anlehnung an das von F i g. 7 mit Darstellung des Pufferspeichers samt Steuerung,
ίο F i g. 3 ein Prinzipschaltbild der Puffersteuerung nach g-Z

Fig.4 das Blockschaltbild einer Warteschlange nach

Fig. 3,
F i g. 5 ein Flußdiagramm zur Erläuterung der Zusam-

menarbeit zwischen Puffersteuerung und der Übertragungssteuerung des Datenverarbeitungssystems nach F i g. 1 und

F i g. 6 ein Flußdiagramm zur Erläuterung der Zusammenarbeit zwischen Puffersteuerung und dem Arbeitsspeicher des Datenverarbeitungssyste-ns nach Fig. 1.

F i g. 1 zeigt in Anlehnung an das i^vh die DE-AS 28 45 218 bekannte Datenverarbeitungssystem den zentralen Arbeitsspeicher PMS. über dessen Schnittstellensteuerung PMS-ST eine zentrale Datenverarbeitungseinrichtung CPU und ein Ein-/Ausgabewerk 1OP angeschlossen is'

Das Ein-/Ausgabewerk IOP besteht aus zwei voneinander unabhängigen Mikroprozessoren, von denen einer als Auftragsverwaitungsprozessor A Wund der an-

jo dere als Datenübertragungsprozessor D^VP arbeitet Beide Prozessoren sind über eine interne Schnittstellensteuerung MINT mn der Schnittstellensteuerung PMS-57" des Arbeitsspeichers PMS verbunden, so daß beide Prozessoren unabhängig voneinander mit dem Arbeitsspeicher PMS verkehren können.

Beide Prozessoren haben außerdem Zugriff zu einem gemeinsamen Lokalspeicher LS. über den sie miteinander verkehren und gegenseitig Aufträge austauschen. Die vom Ein-/Ausgabewerk IOP zu bedienenden, aber nicht dargestellten peripheren Geräte sind über Kanäle CH ι bis CHn an den Daienübertragungsprozessor DVP angeschlossen. Während der Auftragsverwaltungspro/essor 4 VP die Kommunikation mit der zentraien Verarbeitungseinrichtung CPL' steuert und im wesentlichen die mit der Einleitung unu mii dein Abschluß eines Ein/Ausgabetransfeis verbundenen Aufgaben ausfuhrt, steuert der Datenübertragungsprozessor DVP im Auftrag des anderen Prozessors A VP den eigentlichen Datenaustausch zwischen dem Arbeitsspeicher PWSaIs der einen angeschlossenen Funktionseinheit und den Kanälen CH 1 bis CHn als der anderen Funktionseinheit. Zur Unterstützung dieser Aufgaben is· up Datenubertragungsprozessor DVPaIs der Übertragung* .t'-uerung ein Pufferspeicher PS · orgesehen,

der gemäß der Erfi; dung in besonderer Weise ausgeb'ldet und in den Inlorma:ionsaustausch einbezogrn im.

F ι g. 2 zeigt nähere Einzelheiten dieses Pufferspeichers PS mit seiner Steuerung PS-S7"und die Kopplung mit dem die übergeordnete Übertragungssteuerung bildenden Datenübe^tragungsprozessor DVP sowie mit den angeschlossenen Funktionseinheiten, nämlich dem Arbeitsspeicher PSM über die Schnittstellensteuerung MINT und PMS-ST und mit den Kanälen CH... über das Leitungssystem D-BUS.

Die Darstellung der Kopplung ist rein schematischer Art und beschränkt sich auf die Darstellung der Datenwege von und zum Pufferspeicher PS und auf die wesentlichen Steuersignale, die zwischen den einzelnen

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Einrichtungen auszutauschen sind, um den fnforma- gen der einzelnen Warteschlangen wird jeweils der

tionsaustausch gemä.8 der Erfindung durchführen zu nächste an der Reihe befindliche Einzelpuffer mit seiner

können. Insbesondere wurde auf die Darstellung weite- Nummer als Adresse zusammen mit einem Steuersignal

rer Einzelheiten, ζ. B. bezüglich der Adressenauswahl- gekennzeichnet, falls die Warteschlange belegt ist Alle

Steuerung für den Pufferspeicher PS und bezüglich des s drei Warteschlangen können gleich aufgebaut sein.

Datenübertragungsprozessors DVP verzichtet, da sie Ein Beispiel für eine solche Warteschlange fet in

an sich bekannt und für das prinzipielle Verständnis der Fig. 4 näher gezeigt. Die Eintrags- und Austragsschal-

Erfindung von untergeordneter Bedeutung Sind. So sind tungen bestehen jeweils aus einem Demultiplexer E-

der von der SchnittstellensteuerUng PMS-STauf Anfor- DMUXbzw. A-DMUX mit einem Adresseneingang für

der«jng ausgelöste Abruf von Daten aus dem Pufferspei- io die Auswahlsteuerung und einem Signaleingang, der auf

eher PS und die dafür benötigten Einrichtungen allge- den ausgewählten Ausgang durchgeschaltet wird. Die

mein bekannt und ebenso ist der Aufbau und die Ar- gleichnamigen Aasgänge beider Demultiplexer E-

beitsweise des Datenübertragungsprozessors DVP be- DMUX und A-DMUX sind jeweils paarweise mit den

reits der DE-AS 28 45 218 entnehmbar, wobei in glei- Eingängen einer Kippstufe, ζ. B. R/S-Flipflops FF. ver-

cher Weise das Prozessorleitungssystem D-BUSfQr den 15 bunden. die beim Eintrag gesetzt und beim Austrag wie-

Austausch der Informationen benutzt wird. der zurückgesetzt werden. Die Ausgänge dieser Kipp-

Der Pufferspeicher PS gliedert sich in mehrere selb- stufen FF werden zyklisch nacheinander mit einer Abständige und voneinander unabhängige Speichereinhei- tastschaltung, ζ. B. Auswahlregister A W-R. das mit dem ten PQ bis P3 als Einzelpuffer, die getrennt mit Aufträ- Schiebetakt WS-T fortgeschaltet wird, abgetastet und gen zum Informationsaustausch belegt werden können. 20 das durch das jeweilige Prüfgatter der UND-SchaJtun-Jede dieser Speichereinheiten weist eine Speicherbreite gen UND 2 ermittelte Ergebnis über eine ODER-Schalvon z. B. 8 Byte auf. die der Breite des Datenweges zum tung ODER an einen gemeinsamen Steuerausgang wei-Arbeitsspeicher PMS entspricht, während für das Lei- tergeleitet. ist eine der überprüften Kippstufen FF getungssystem D-BUS lediglich die halbe Breite, also 4 setzt so wird das zugehörige Prüfgatter bei der Abta-Byte. vorgesehen ist Der Datenweg vom Arbeitsspei- 25 stung durchlässig und erzeugt am Ausgang der ODER-cher PMS wird daher auf jeweils zwei Eingebemultiple- Schaltung ODER ein Steuersignal. Dieses sperrt das xer E-MUXaufgespalten.die jeweils 4 Byte breit sind. dem Takteingang des Registers A WR vorgeschaltete während die jeweils 4 Byte breiten Ausgänge der Ein- Gatter UN* > 3. so daß das Register A W-R angehalten zelpuffer PO bis P3 mittels Auswahlschalter AS paar- wird, um die Feststellung des zugehörigen Einzelpuffers weise für die Übertragung zum Arbeitsspeicher PSM 30 zu ermöglichen. Zu diesem Zweck sind die Ausgänge oder einzeln mittels des Ausgabemultiplexers A-MUX des Registers A W R jeweils mit einen; von vier Gattern auf das Leitungssystem O-5i/Sdurchgeschaltet werden. der Und-Schahung UNDi verbunden, die durch das

Die jeweils benötigten Steueradressen ACTBFN Steuersignal am Ausgang der ODER-Schaltung ODER

bzw. LDBFNiHr die Einstellung der Multiplexer und gleichzeitig angesteuert werden. Das durch das Register

Auswahlschalter liefert die Puffersteuerung PS-ST. Die 35 A W-R markierte Gatter wird daher durchlässig und be-

Emnchtungen für die Auswahl der einzelnen Speicher- stimmt in Form einer »1-aus-/7«-Markierung die Num-

abschnitte in den jeweils angesteuerten Einzelpuffern. mer des ermittelten Einzelpuffers, die dann durch den

z. B PO. sind dagegen, wie bereits angedeutet nicht Codierer COD in eine Binäradresse umgewandelt wird

dargestellt Für das Verständnis der Erfindung ist es und als solche zusammen mit dem Steuersignal am Aus-

lediglich von Bedeutung, daß diese Auswahleinrichtun- 40 gang der ODER-Schaltung ODER für die Steuerung

gen getrennt voneinander und für jeden Einzelpuffer innerhalb der Puffersteuerung PS-ST zur Verfügung

gesondert sowohl von der Schnittstellensteuerung steht

PMS-ST dls auch vom Datenübertragungsprozessor Unterstellt man für die drei Warteschlangen WS-LD,

DVPm λρ. süjh bekannter Weise bedient werden kön- WS-RY und WS-NX gemäß Fig. 3 den gleichen Auf-

nen. Analoges gilt fur das /eitgerechte Wirksamschalten 45 bau. dann gelten in Anlehnung an F i g. 3 für die einzel-

der dargcsiellten Auswahlschalter und Multiplexer für nen Eingänge bzw. Ausgänge der einzelnen Warte-

die Information«, λ _L-^e. schlangen die angegebenen Gruppen 1 bis 3 von Signa-

Von der für die Verwaltung und Auswahl der Einzel- len. Dabei haben die drei Warteschlangen folgende Be-

puffer /³O bis Pl des Pufferspeichers PS zuständigen deutung:

Puffersteuerung PS-SFsind nur die wichtigsten Bauein- 50

heiten schematisch angedeutet. Es sind dies die War- WS-NX:

teschlangensteuerung WS-ST und die drei Register In diese Warteschlange sind a/Je EinzeJpuffer P...

MCR. MODR und MONR. des Pufferspeichers PS eingetragen, die für die Ent-

Bevor auf die Funktionsweise der in F i g. 2 darge- gegertnnahme eines Informationsaustauschauftra-

stellten Anordnung eingegangen werden kann, sei zu- 55 ges durch den Datenübertragungsprozessor DVP

nächst die Puffersteuerung mit der Warteschiangen- zur Verfügung stehen. Bei unbelegtem Pufferspei-

steuerung WS-STund den genannten Registern anhand eher sind also alle Kippstufen FFder Warteschlan-

von F i g. 3 und F i g. 4 näher beschrieben. ge gemäß F i g. 4 gesetzt Die Verfügbarkeit eines

Bei dem gewählten Ausführungsbeispie! nach F i g. 3 Puffers wird dem Datenübertragungsprozessor

sind insgesamt drei Warteschlangen WS-NX. WS-LD 60 D VPdurch das Ausgangssignal BUFA V angezeigt

und WS-R Y vorgesehen. Diese Warteschlangen umfas- Welcher Einzelpuffer dabei verfügbar ist wird

sen jeweils so viele Wartepositionen, wie Einzelpuffer durch die ebenfalls von der Warteschlange geliefer-

im Pufferspeicher PS vorgesehen sind, im vorliegenden te Adresse NXBFN angezeigt Diese Adresse hat

Fall also vier Wartepositionen. Der Eintrag eines Ein- aber wie auch die übrigen Adressen LDBFN und

zelpuffers erfolgt über die Eintragsschaltung E und der 65 RYBFNsowie ACTBFNnur für die interne Puffer-

Austrag über die Austragschaltung A jeweils anhand steuerung Bedeutung,

der Nummer des betroffenen Einzelpuffers als Adresse WS-LD:

in Verbindung mit einem Steuersignal. An den Ausgän- In diese Warteschlange werden alle Einzelpuffer

P... des Pufferspeichers: PS eingetragen, die vom Datenübertragungsprozessor DVP für den Verkehr mit dem Arbeitsspeicher PMS bereits vorbereitet sind. Bei unbelegtem Pufferspeicher ist keine der Kippstufen FF der Wartes".hlange gemäß Fig.4 gesetzt Nach einem Eintrag erscheint jedoch das Anforderungssigna! DMLDREQ für die . Scltniftstellensteuerungen MINT und PMS-ST zusammen mit der zugehörigen Einzelpufferadresse LDBFN am Ausgang der Warteschlange. i ο

WS-RY.

In dieser Warteschlange werden alle Einzelpuffer P... des Pufferspeichers PS eingetragen, die mit Lesedaten aus dem Arbeitsspeicher PMS bereits geladen sind. Folglich ist bei unbelegtem Puffer- ts speicher PS ebenfalls keine der Kippstufen FFder Warteschlange gemäß F i g. 4 gesetzt. Nach einem Eintrag erscheint jedoch das Ausgangssignal DARDY, das als Anforderungssignal DARDYREQ für den Datenübertragungsprozessor DVP zur Weiterleitung der Lesedaten an den zugehörigen Kanal, z. B. CHN, auffordert zusammen mit der zugehörigen Einzelpufferadresse RYBFNam Ausgang dieser Warteschlange.

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Einträge in die bzw. Austräge aus den einzelnen Warieschlangen werden einerseits vom Datenübertragungsprozessor DVP mit den Befehlssignalen ASBF. STAMM. RELBFund BACK und andererseits von der Schn.itstellensteuerung PMS-ST mit dem Quittungssigna! DMMINCRDY in Verbindung mit dem Schnittstellensignal READ gesteuert Diese Signale haben folgende Bedeutung:

ASBF:

Mit diesem Befehlssignal des Datenübertragungsprozessors DVP wird normalerweise der für eine Belegung verfügbare Einzelpuffer aus der Warteschlange WS-NX ausgetragen und die entsprechende Adresse NXBFN als aktuelle Adresse ACTBFN mit Setzen von ASSREC in einem Puffernnummernregister BFN-R bereitgestellt

STAMM:

Mit diesem Befehlssignal des Datenübertragungsprozessors DVP wird der belegte Einzelpuffer in die Warteschlangen WS-LD eingetragen und die im Puffernummernregister BFN-R gespeicherte Adresse durch Löschen von ASSREC gelöscht so daß die Adresse des nächsten verfügbaren Einzelpuffers aus der Warteschlange WS-NX als aktuelle Adresse ACTBFN für die interne Puffersteuerung zur Verfügung steht

BACK-.

Dieses Befehlssignal folgt immer auf eine Anforderung der Warteschlange WS-R Ymit dem Anforderungssignal DARDYREQ an den Datenübertragungsprozessor DVP. Es löscht das Signal DARD- YREQ und stellt mit Setzen von BACKREC statt der Adresse NXBFN aus der Warteschlange WS- NX die Adresse RYBFN aus der Warteschlange WS-RYaIs aktuelle Adresse ACTBNbereit

RELBF:

Mit diesem Befehlssignal wird normalerweise nach dem Befehlssignal BACK der aufgrund des. Anforderungssignals DARDYREQ entladene Einzelpuffer aus der Warteschlange WS-RY ausgetragen und BACKREC gelöscht so daß die Adresse des nächsten verfügbaren Einzelpuffers aus der Warteschlange WS-NX als aktuelle Adresse ACTBFN für die interne Puffersteuerung zur Verfügung steht.
DMMINCRDY:

Dies ist ein von der Schnittstellensteuerung PMS-STkommendes Quittungssigna!, das auf das Anforderungssignal DMLDREQ der Warteschlange WS- LD folgend, die Ausführung des zugehörigen Schreib- oder Leseauftrags durch den Arbeitsspeicher PMS anzeigt. Mit diesem Quittungssignal wird bei einem Schreibauftrag der zugehörige Einzelpuffer aus der Warteschlange WS-LD ausgetragen und damit das Anforderungssignal DMLDREQ gelöscht, wenn kein weiterer Eintrag in dieser Warteschlange vorliegt, sowie in die Warteschlange WS-NX eingetragen. Bei einem Leseauftrag, der durch das intern erzeugte Signal READ gekennzeichnet wird, erfolgt zusätzlich ein Eintrag in die Warteschlange WSR Y und die Auslösung des Anforderungssignals DARDYREQ an den Datenübertragungsprozessor DVP, damit dieser die aus dem Arbeitsspeicher PMS gelesenen Daten an den zugehörigen Kanal, z. B. CHn. weiterleiten kann.

Entsprechend der Funktion der vorangehend beschriebenen Signale sind in F i g. 3 die drei Warteschlangen WS-LD, WS-RY und WS-NX beschaltet.

Zur Erzeugung der Steuersignale ASSREC und BACKREC mit den Befehlssignalen ASBF bzw. BACK dienen Kippstufen, z. B. in Form von R/S-FIipflops FFl und FF2, die durch die zeitlich nachfolgenden Befehlssignale STAMM bzw. RELBFwieder zurückgesetzt werden. Eine dritte Kippstufe FF3 erzeugt das Anforderungssignal DARDYREQ, das mit dem Befehlssignal BACK wieder gelöscht wird. Mit dem Signal BACK- RECwhd ein Multiplexer MUX1 gesteuert der entweder die von der Warteschlange WS-NX gelieferte Adresse NXBFN oder aber die von der Warte/schlange WS-RY gelieferte Adresse RYBFN dem Puffernummernregister BFN-R zur Verfügung stellt Dieses Register BFN-R besteht aus einer Torschaltung in Form von UND-Gattern i/2 und aus einem Register aus D-FHpflops D-FF und arbeitet in der Weise, daß die am Eingang anstehende Adresse zunächst über die Torschaltung £/2 durchgelassen wird, bis das Befehlssignal ASBF eintrifft und folglich mit dem Signal ASSREC die Torschaltung U 2 gesperrt und statt dessen die Adresse in das Register D-FF übernommen wird, so daß sie weiterhin am Ausgang des Registers BF\'-R als aktuelle Adresse ACTBFN zur Verfügung steht Auf diese Weise wird verhindert, daß nach dem Austrag aus der Warteschlange WS-NX mit dem Befehlssignal ASßFdie bei einem weiteren verfügbaren Einzelpuffer erscheinende neue Adresse NXBFN bereits als aktuelle Adresse wirksam werden kann, bevor mit dem Befehlssignal STAMM der Eintrag in die Warteschlange WS-LD vollzogen ist d. h. zwischen den beiden Befehlssignalen ASBF und STAMM ist ein in Belegungsvorbereitung befindlicher Puffer in keiner der Warteschlangen eingetragen.

Umgekehrt wird bei Quittierung eines vom Arbeitsspeicher PMS vollzogenen Leseauftrags — Signal READ liegt vor - mit dem Signal DMMlNCRDY der aus der Warteschlange WS-LD ausgetragene Puffer außer in die Warteschlange WS-RY — über die UND-Gatter Ul — wie bei einem quittierten Schreibauftrag auch in die Warteschlange WS-NX eingetragen, d. h. ein und derselbe Puffer ist zugleich in

zwei Warteschlangen eingetragen. Infolge des vorsorglichen Eintrags in die Warteschlange WS-NX kann, wenn es der einzige Eintrag ist fälschlicherweise das Signal BUFA V ausgelöst werden, obwohl tatsächlich noch kein Puffer zur Verfügung steht. Dieses Signal 5 bleibt jedoch ohne Folgen, wenn durch die Prioritätssteuerung die Anforderung DARDYREQ gegenüber dem Signal BUFA V bevorrechtigt ist und vor einem eigenen Zugriffswunsch des Datenübertragungsprozessors DVP bearbeitet wird. Mit den nachfolgenden Signalen BACK und RELBF wird daher der Multipleser MUX umgesteuert und damit die richtige Adresse für den Austrag aus der Warteschlange WS-RY bereitgestellt, bis nach dem Entladen der zugehörigen Puffereinheit der Austrag tatsächlich erfolgt und der Multiplexer MUX1 wieder umgesteuert ist. Erst dann wird das Signal BUFA V vom Datenübertragungsprozessor D VP zur Kenntnis genommen.

Abgesehen von diesen beiden Ausnahmen wird jedoch jede in eine Warteschlange eingetragene Puffereinheit zugleich aus einer anderen ausgetragen.

F i g. 3 zeigt zusätzlich noch eine Schaltungskombina tin aus vier UND-Gattern t/3 und zwei Oder-Gattern Oi und OZ, wobei jeweils zwei UND-Gatter die Signale ASBF und BACKREC bzw. RELBF und ASSREC paarweise in der Weise miteinander verknüpfen und die ODER-*"»alter OX und O2 die erhaltenen Ausgangssignale in der Weise bündeln, daß gemäß den nachfolgenden Verknüpfungsfunktionen die Funktionen der Signale Α5ΒΓ und RELBF bezüglich der Austräge aus den Warteschlangen WS-NX und WS-RY vertauscht werden.

BACKREC & ASBF BACKREC & ASBF

ASSREC & RELBF ASSREC & RELBF

Funktion ASBF
Funktion RELBF Funktion RELBF Funktion ASBF

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Auf diese Weise ist es mcslich. unter Beibehaltung der vorhandenen Befehissignale einen nach einem Leseauftrag entladenen Puffer sofort wieder mit den vorhandenen Steuerdaten in die Warteschlange WS-LD für einen erneuten Schreib- oder Leseauftrag einzutragen. Das Signal ASßFbewirkt dann ansfile des Signals RELBF den Austrag aus der Warteschlange WS-RY, und das Signal /?£LBFbewirkt nachfolgend anstelle des Signals ASBF den Austrag aus der Warteschlange WS-NX, während als letztes das Signal STAMM nach Laden der Daten in den Puffer einen Eintrag in die Warteschlange WS-LD vollzieht, ohne daß vorher erst erneut die mit dem Sigml BUFAV einzuleitende Prozedur vom Datenübertragungsprozessor DVP abzuwickeln ist

Zur Unterstützung der Puffersteuerung PS-ST sind drei zusätzliche Register, nämlich MCR, MODR und MONR, vorgesehen, die für jede Puffereinheit des Pufferspeichers PS einen individuellen Speicherabschnitt aufweisen und die vor Eintrag eines Puffers in die Warteschlange WS-LD anhand der aktuellen Adresse ACTBFN mit den zugehörigen Steuerdaten geladen werden. Den genannten Registern sind folgende Funktionen zugewiesen:

Dieses Kontrollregister wird über das Leitungssystem D-BUS mit der Steuerinformation für Schreiben oder Lesen von 8 Byte, was der Übertragungsbreite für den Arbeitsspeicher PMS entspricht, oder von z. B. 32 Byte beim Streamen geladen. Es umfaßt je Puffer einen Speicherbereich von 2 Bit, von denen eines das Schnittstellensignal READ und das andere das Schnittstellensignal MSTREAM HeferL

MODR: ■

Dieses Register wird über das Leitungssystem D-BUS mit einem Teil der Startadressen für die Entlademikroprogramme des Datenübertragungs Prozessors DVP geladen, so daß nach Vorliegen des von der Warteschlange WS-RY ausgelösten Anforderungssignals DARDYREQ die im Puffer zwischengespeicherien Lesedaten durch Anspringen der durch die Startadressen gekennzeichneten Entladeprogramme an die gewünschte Kanalsteuerung weitergeleitet werden können.

MONR:

Dieses Register wird direkt mit der Modulnummer der Kanalsteuerung geladen, an die die Lesedaten aus dem Puffer weiterzuleiten sind.

Die Register MODR und MONR brauchen nur bei einem Leseauftrag geladen zu werden. Die Register können ebenfalls gleich und in einer Weise aufgebaut sein, wie es anhand des Registers MCR gezeigt ist. Über einen Demultiplexer DMUX werden die entsprechenden Signalleitungen des speisenden Leitungssystems anhand der Adressierung durch die jeweils aktuelle Adresse ACTBFN auf eines der vorhandenen Ausgangsleitungsbündel durchgeschaltet und somit im Register pufferbezogen gespeichert Die Ausgangsleitungsbündel des Registers werden mit einem Multiplexer MUX 2 einzeln auf ein gemeinsames Ausgangsleitungsbündel aufgeschaltet so daß jeweils nur die Steuerdaten für den jeweils betroffenen Puffer bereitgestellt werden. Da die Steuerdaten des Registers MCR für die Nahtstelle zum Arbeitsspeicher PMS bereitgestellt werden müssen, erfolgt dies mit der von der Warteschlange IVS-LD gelieferten Adresse LDBFN. Bi i den beiden anderen Registern MONR und MODR werden die für das Entladen eines Puifers durch den Datenübertragungsprozessor DVPerforderlichen Steuerdaten mit der von der Warteschlange WS-RY gelieferten Adresse R YBFN freigegeben.

Zurückkehrend zu Fig.2 wird nachfolgend in Verbindung mit den in Fig.5 und Fig.6 gezeigten Flußdiagrammen der Arbeitsablauf für einen Informationsaustausch in seiner Gesamtheit beschrieben.

Obwohl der Pufferspeicher PS als Bindeglied zwischen dem Arbeitsspeicher PMS und dem Datenöhertragungsprozessor DVP in mehrere selbständige Einzelpuffer, ζ B. PO bis P 3, unterteilt ist, arbeitet die Anordnung in der Weise, als ob für den Datenübertragungsprozessor DVP als alleinigem Auftraggeber nur ein einziger Puffer als Pufferspeicher zur Verfugung steht Ob der Fuffer frei ist erkennt der Datenübertragungsprozessor DVPan dem testbaren Signal BUFAV. Sämtliche Aufträge werden in der Reihenfolge ausgeführt, in der sie erteilt werden. Dabei erfolgt der Informationstausch zwischen dem Pufferspeicher PS urd dem Arbeitsspeicher PMS nach Erteilung eines Auftrages unabhängig vom Datenübertragungsprozessor DVP und vom Leitungssystem D-BUS. Der Datenübertragungsprozessor DVP kann sich daher zwischenzeitlich anderen Aufgaben zuwenden insbe-

sondere Uann zwischenzeitlich mit den ebenfalls an das Leitungssystem D-ßL/Sangeschlossenen Kanälen CH1 bis CHn verkehrt und es können für neue Aufträge "chreibdaten in einen verfügbaren Puffer übertragen werden.

Ob ein Auftrag für den Arbeitsspeicher PMS vorliegt, ergibt sich aus dem internen Steuerungsablauf des Datenübertragungsprozessors DVP bei der Bearbeitung von Aufgaben oder aus der Anforderung eines Kanals, z. B. CHn, indem eine Anforderung auf Spcicherverkehr (PMSREQ) ausgelöst wird. Danach ist zu prüfen, ob das Signal BUFA V vorliegt, also ein Puffer für die Entgegennahme des Auftrages verfügbar ist. Ein drittes Prüfsigna! für den Datenübertragungsprozessor DVP ergibt sich aus dem Anforderungssignal DARD- YREQ der Warteschlangensteuerung WSST, das wegen des FIFO-Prinzips und zur Vereinfachung der Warteschlangensteuerung bevorrechtigt zu berücksichtigen ist, da Lesedaten auf die Weiterleitung durch den Datenübertragungsprozessor DVP warten.

Diese drei Prüfkriterien führen zu dem in F i g. 5 dargestellten Hußdiagramm für den Verkehr zwischen dem Datenübertragungsprozessor DVP und dem Pufferspeicher PS mit seiner Steuerung PS-ST.

Liegt weder eine Anforderung DARDYREQ noch PMSREQ vor, so ist der Datenübertragungsprozessor DVPfrei für andere Aufgaben. Ein mit der Anforderung PMSREQ angezeigter Auftrag kann dann an den Pufferspeicher PS weitergeleket werden, wenn ein Puffer verfügbar ist und das Signal 3UFA Vvorliegt. Mit dein Befehlssignal ABSF wird dann, wie bereits beschrieben, der verfügbare Puffer belegt und demzufolge aus der Warteschiange WS-NX ausgetragen. Außerdem wird das Signal ASSREC gesetzt, um die zugehörige Adresse als aktuelle Steueradresse ACTBFN für die Ansteuerung des belegten Puffers verfügbar zu machen. Danach werden die zugehörigen Steuerregister der Warteschlangensteuerung WS-ST mit den notwendigen Steuerdaten und der Puffer mit den notwendigen Steuerparametern für das Schreiben oder Lesen und gegebenenfalls den Schreibdaten geladen. Erst wenn dieser Ladevorgang abgeschlossen ist, wird der Datenübertragungsprozessor DVP mit Abgabe des Befehlssignals STAMM wieder frei. Mit diesem Signal wird der geladene Puffer in die Warteschiange WS-LD eingetragen und das Signal ASSREC wieder gelöscht. Für den Datenübertragungsprozessor DVP ist damit die Vergabe des Auftrags abgeschlossen.

Tatsächlich wird der Verkehr mit dem Arbeitsspeicher PMS erst durchgeführt, wenn der in die Warteschiange WS-LD eingetragene Puffer an der Reihe ist, d. h. wenn >m Rahmen der Abarbeitung der Warteschiangenaufträge das zugehörige Anforderungssignal DMLDREQ für die Schnittstellensteuerungen MINT und PMS-ST ausgelöst ist Erst mit diesem Schnittstellensignal erfolgt also der Übergang in den autonomen Verkehr zwischen Pufferspeicher PS und Arbeitsspeicher PMS, auf den sich das Flußdiagramm von Fig.6 bezieht

Mit dem Anforderungssignal wird die Schnittstellen- und Arbaitsspeichersteuerung PMS- ST gestartet entsprechend den Steuerparametern aus dem Pufferspeicher PS der Auftrag ausgeführt und der Vollzug des Auftrages über PMS-RDY mit dem Quittungssigna] DMMINCRDY zn den Pufferspeicher PS zurückgemeldet. Abhängig von der Art des Speicherauftrages — Lesen oder Schreiben —, was anhand des Schnittstellensignals READ überprüft wird, reagiert die Puffersteuerung PS-ST mit der Warteschlangensteuerung WS-ST in unterschiedlicher Weise. Zunächst wir-¹ in jedem Falle der Puffer aus der Warteschlange WS-LD ausgetragen und damit das Anforderungssignal . DMLDREQ gelöscht. Außerdem erfolgt ein entsprechender Eintrag in die Warteschiange WS-NX. Handelt es sich um einen Leseauftrag, so wird der Puffer zusätzlich in die Warteschiange WS-RY eingetragen und das Anforderungssignal DARDYREQ für den Datenübertragungsprozessor DVP gesetzt. Damit ist der Arbeitsspeicherzugriff abgeschlossen und °s kann eil; anderer Auftrag ausgeführt werden, sobald das Aniorderungssignal DMLDREQ erneut gesetzt ist.

Gemäß Fig. 5 führt das Quittungssignal DARD- YREQ zu einer Unterbrechung der Arbeit des Datenübertragungsprozessors DVP. Dieser reagiert mit dem Befehlssignal BACK, wodurch das Signal BACK-RECgesetzt und das Anforderungssignal gelöscht wird. Anhand der in den Steuerregistern MONR und MODR durch die Adresse RYBFN gekennzeichneten Steuerdzten werden die im Puffer zwischengespeicher'en Lesedaten vom Datenübertragungsprozessor DVP über da;. Leitungssystem D-BUS an den vorgegebenen Kanal, z. B. CHn, weitergeleitet. Auswahladresse für den Pufferspeicher PS ist auch in diesem Fall die aktuelle Adresse ACTBFN, die jedoch der Adresse RYBFN entspricht

Nach der Entladung des Puffers kann der Datenübertragungsprozesso.- Z?VPdiesen endgültig freigeben, und zwar mit dem Befehlssignal RELBF, das zum Austrag des entladenen Puffers aus der Warteschlange WS-RY und zum Löschen des Signals BACKREC führt, wonach der Datenübertragungsprozessor DVP selbst für andere Aufgaben wieder frei ist.

Soll dagegen der Puffer für einen erneuten Zugriff zum Arbeitsspeicher PMl belegt werden — PS-RE-CYCist gesetzt —, dann wird anstelle des Befehlssignals RELBF zunächst das Befehlssignal ASBF und dann erst das Befehlssignal RELBF ausgelöst. Infolge des gesetzten Signals BACKREC erfolgt ebenfalls der Austrag des Puffers aus der Warteschlange WS-F ^v und anschließend infolge des gesetzten Signals ASSREC auch der Austrag aus der Warteschlange WS-NX, so daß danach derselbe Zustand für die Warteschlangensteuerung WS-STgegeben ist, v/ie nach Belegung eines Puffers mit dem Befehlssignai ASBF bei Vorliegen von PMSREQ im Rahmen des normalen Steuerungsablaufes.

Insgesamt führt also die Gliederung des Pufferspeichers mit seiner Puffersteuerung gemäß der Erfindung zu einer äußerst wirkungsvollen Zusammenarbeit zwischen dem zentralen Arbeitsspeicher PMS und dem Ein-/Ausgabewerk IOP des Datenverarbeitungssystems, was durch erhöhte Leistungsfähigkeit und größere Flexibilität gekennzeichnet ist Letzteres hat z. B. zur Folge, daß auch während des Betriebs einzelne Puffer des Pufferspeichers PS, z. B, bei Verdacht auf fehlerhaftes Arbeiten aus dem Pool an verfügbaren Puffern herausgenommen werden können, indem Einträge in die einzelnen Warteschlangen einfach durch Sperren der zugehörigen Kippstufen FF verhindert werden.

Hierzu 6 Platt Zeichnungen

Claims (7)

Patentansprüche:

1. Anordnung zur Zwischenspeicherung von zwischen zwei Funktionseinheiten (PMS und CHn) in beiden Richtungen zu übertragenden Informationen in einem Pufferspeicher (PS) in Verbindung mit einer Übertragungssteuerung (DVP), insbesondere für Ein-Ausgabewerke (IOP) in Datenverarbeitungssystemen zur Übertragung von Informationen zwisehen dem Arbeitsspeicher (PMS) und angeschlossenen peripheren Einheiten (CHn), dadurch gekennzeichnet, daß alle Aufträge zur Durchführung eines Informationsaustausches von der Übertragungssteuerung (DVP) an den Pufferspeicher vergeben werden, daG jeweils die Daten für einen vollständigen Auftrag einschließlich der erforderlichen Steuerparameter zwischengespeichert werden, daß zur Zwischenspeicherung der Aufträge mehrere, gegeneinand. - austauschbare Speichereinheiten (z. B. PO bis P3) als einzelne Pufferspeicher vorgesehen sind und die Speichereinheiten von einer nach dem FiFO-Prinzip arbeitenden Warteschlangensteuerung (WS-ST) in der Weise verwaltet werden, daß bis zur Belegung sämtlicher Speichereinheiten (z. B. PO bis P3) jeweils eine freie Speichereinheit (ζ. B. FO) der übergeordneten Übertragungssteuerung (DVP) für die Entgegennahme von Auftragen zum Informationsaustausch zugriffsbereit zur Verfügung steht, was durch ein Steuersignal (BUFA V) angezeigt wird, wobei die jeweils zugehörige Speiehereinheitennummer als interne Adresse (ACTBFN)den Zugriffsweg für die belegbare Speichereinheit (PO) festlegt, unti daf nach Zwischenspeicherung eines Auftrages in einer der Speichereinheiten (z. B. PO) der Informationsaustausch mit der einen Funktionseinheit (PMS) unabhängig und mit der anderen Funktionseinheit (CHn) abhängig von der Übertragungssteuerung (DVP) erfolgt, wobei in beiden Fällen die Durchschaltung der Übertragungswege zwischen Pufferspeicher (PS) und der jeweiligen Funktionseinheit (PMS oder CHn) autonom von der Warteschlangensteuerung (WS-ST)gesteuert wird.

2. Anordnung nach Anspruch 1. dadurch gekennzeichnet, daß die Warteschlangensteuerung (WS- ST)aus zwei Warieschlangen (WS-NX und WS-LD) besteht, von denen die erste (WS-NX) die Nummer aller freien Speichereinheiten und die zweite (WS- LD) die Nummern aller mit einem Auftrag bereits belegten Speichereinheiten nacheinander liefert, daß Einträge in die bzw. Austräge aus den einzelnen Warteschlangen (WS-NX und WS-LD) abhängig von Steuersignalen (z. B. ASBF. RELBF. STAMM.

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Warttschlange (z B. WS-NX) ausgetragene Speichereinheit (z. B. FO) nachfolgend in eine andere Warteschlange (z. B. WS-LD) eingetragen wird, und daß bei Belegung der zweiten Warteschlange (WS- LD) ein Anforderungssignal (DMLDREQ) für den Arbeitsspeicher (PMS) mit Bereitstellung der Speichereinheitsnummer als Adresse (LDBFN)ausgelöst wird.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß eine dritte Warteschlange (WS-RY) die Nummern aller mit Lesedaten aus dem Arbeitsspeicher (PMS) geladenen Speichereinheiten (z. B. PO) nacheinander liefert und daß bei Belegung dieser Warteschlange eine bevorrechtigte Anforderung (DARDYREQ) für die Übertragungssteuerung (DVP) mit Bereitstellung der Speichernummer als Adresse (ACTBFN) zur Weiterleitung der Lesedaten erzeugt wird.

4. Anordnung nach Anspruch 2 usd 3, dadurch gekennzeichnet, daß bei Vorliegen eines Schreiboder Leseaiiftrages für den Arbeitsspeicher (PMS) die durch die erste Warteschlange (WS-NX) als ν ;rfügbar gekennzeichnete Speichereinheit (z. B. PO) aus dieser Warteschlange ausgetragen und nach Bereitstellung aller für diese Übertragung erforderlichen Parameterdaten djrch die Übertragungssteuerung (DVP) und gegebenenfalls nach dem zusätzlichen Laden der informationen bei einem Schreibauftrag in die zweite Warteschlange (WS-LD) eingetragen wird und daß nach Beendigung des Auftrages durch den Arbeitsspeicher (PMS)der Eintrag für di. zugehörige Speichereinheit (PO) in der zweiten Warteschlange (WS-LD) wieder gelöscht wird, wobei bei einem Schreibauftrag die freigewordene Speichereinheit wieder in die erste Warteschlange (WS-NX) eingetragen wird, während bei einem Leseauftrag die mit Lesedaten aus dem Arbeitsspeieher geladene Speichereinheit zunächst in die dritte Warteschlange (WS-R Y) eingetragen wird.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß bei einem aufgrund einer Anforderung (DMLDREQ & READ) durch die zweite Warteschlange (WS-LD) ausgeführten Leseauftrag die Speichereinheit (z. B. FO) sowohl in die erste (WS- NX) als auch in die dritte Warteschlange (WS-R Y) eingetragen wird, daß aber aufgrund der Bevorrechtigung für die Anforderung (DARDYREQ) der dritten Warteschlange (WS-RY) die bereits erfolgte Eintragung in die erste Warteschlange (WS-NX) ohne Auswirkung bleibt bis nach Entladung der Speichereinheit (PO) diese von der Übertragungssteuerung (DVP) aus der dritten Warteschi^nge (WS-RY) ausgetragen und damit wieder freigegeben ist.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß zur Wiederverwendung einer entladenen Speichereinheit (z. B. PO) für einen erneuten Lese- oder Schreibauftrag an den Arbeitsspeicher (PMS) die aus der dritten Warteschlange (WS-RY) ausgetragene Speichereinheit (PO) nachfolgend in die zweite Warteschlange (WS-LD)eingetragen und der gleichlautende Eintrag in der ersten Warteschlange (WS-NX) wieder gelöscht wird.

7. Anordnung nach einem der Ansprüche 1 bis 6.

dadurch gekennzeichnet, daß der Informationsaustausch durch den .Speichereinheiten (PO bis P3) individuell zugeordnete Register (MCR. MODR. MONR)unterstützt wird.

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dadurch gekennzeichnet, daß die Übertragungssteuerung (DVP) als Mikroprozessor ausgebildet ist und daß die Bereitstellung der Steuerparameter sowie der Informationen bei einem Schreibauftrag bzw. das Weiterleiten gelesener Daten an die peripheren Einheiten (CHn) über das vorhandene Datenleitungssyslem (D-BUS) des Mikroprozessors erfolgt.