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Kurzschlußschutzeinrichtung für Transistoren.
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Die Erfindung betrifft eine Kurzschlußschutzeinrichtung für Transistoren
gemäß dem Oberbegriff des Anspruches 1.
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Aus der Patentanmeldung P 31 16 341¢6 ist für ein Elektrospeicher-Straßenfahrzeug
der Einsatz von Lei.-stungs-Feldeffekttransistoren sowohl fir das Bord-Batterieladegerät
als auch für die dem Gleichstrom-Ana triebsmotor zugeordnete Feldstromstellerschaltung
bekannt. Dabei ist es unbedingt notwendig, die Leistungs-Feldeffekttransistoren
während des Betriebes vor Kurzschlüssen und Uberlastungen zu schützen.
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Der Erfindung liegt die Aufgabe zugrunde, eine Kurzschlußschutzeinrichtung
für Transistoren, insbesondere Leistungs-Feldeffekttransistoren zu schaffen, die
eine Uberlastung und nachfolgende Zerstörung der Transistoren in einfacher Weise
ermöglicht.
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Diese Aufgabe wird durch die im Anspruch 1 gekennzeichneten Merkmale
gelöst.
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Die mit der Erfindung erzielbaren Vorteile sind insbesondere durch
den einfachen und robusten Aufbau der Kurzschlußschutzeinrichtung gegeben, die zudem
preiswert herstellbar ist, beispielsweise in C-MOS-Technik. Es ist eine einfache
Anpassung der Kurzschlußschutzeinrichtung an Transistoren mit unterschiedlichen
Kenndaten möglich.
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Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen
gekennzeichnet.
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Die Erfindung wird nachfolgend anhand der in der Zeichnung dargestellten
Ausführungsbeispiele erläutert.
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Es zeigen: Fig. 1 die Kurzschlußschutzeinrichtung, Fig. 2 die zeitlichen
Verläufe der Ansteuersignale und den resultierenden Transistorstrom, Fig. 3, 4,
5 die Signalzustände der einzelnen Bauteile bei Normalbetrieb, Fig. 6 die Signalzustände
im Störungsfall, Fig. 7, 8 eine Schaltung zur Anpassung der Ansprechschwelle der
Kurzschlußschutzeinrichtung an Transistorkenndaten.
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In Fig. 1 ist die erfindungsgemäße Kurzschlußschutzeinrichtung für
Transistoren, vorzugsweise Leistungs-Feldeffekttransistoren dargestellt. Eine Last
1, insbesondere ein Motor, wird über ihre erste Klemme mit einer Eingangsgleichspannung
UE (z.B. 150 V) beaufschlagt. Der über die erste Klemme der Last 1 fließende Laststrom
ist mit 1L bezeichnet. Die zweite Klemme der Last 1 ist über die Drain-Source-Strecke
eines Feldeffekttransistors 2 mit Masse verbunden (D = Drain, S = Source, G = Gate
des
Feldeffekttransistors 2). Der Last 1 ist eine Freilaufdiode
20 parallel geschaltet. Der über den Drain-Anschluß fließende Strom ist mit ID und
die Spannung zwischen Drain D und Source S ist mit UDS bezeichnet.
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Der Gate-Anschluß G des Feldeffekttranslstors 2 wird über eine Treiberstufe
3 angesteuert. Die leistungsmäßige Versorgung der Treiberstufe 3 erfolgt über einen
Vorwiderstand 4, der über seine erste Klemme mit der Eingangsgleichspannung UE beaufschlagt
wird. An der zweiten Klemme des Vorwiderstandes 4 ist die Versorgungsspannung UV
(z.B. 15 V) abgreifbar, die von einer Zenerdiode 19 stabilisiert wird. Die Zenerdiode
19 ist zwischen den Vorwiderstand LI und Masse geschaltet.
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Ein erster Inverter 5 (NICHT Glied 5) der Kurzschluß einrichtung wird
eingangsseitig mit einem Eingangssignal A zur Ansteuerung des Feldeffekttransistors
2 beaufschlagt. Ausgangsseltig ist der Inverter 5 mit dem ersten Eingang eines ersten
NAND-Gliedes 6 (UND-Glied mit negiertem Ausgang 6) verbunden. Der Ausgang des NAND-Gliedes
6 ist silber einen zweiten Inv-erter 7 (NICHT-Clied 7) mit dem Steuereingang der
Treiberstufe 3 verbunden. An den Ausgang des Inverters 5 ist desweiteren ein Widerstand
8 angeschlossen. Die weitere Anschlußklemme des Widerstandes 8 ist zum einen über
einen Kondensator 9 mit Masse verbunden und liegt zum anderen an einem ersten Eingang
eines zweiten NAND-Giedes 10 (UND-Glied mit negiertem Ausgang 10). Widerstand 8
und Kondensator 9 bilden ein Verzögerungsglied. Der Ausgang des NAND-Gliedes 10
ist mit dem zweiten Eingang des NAND-Gliedes 6 verbunden.
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Zwischen der zweiten Klemme des Vorwiderstandes 4 und Masse ist ein
Spannungsteiler, bestehend aus zwei Widerständen 11 und 12 geschaltet. Dabei. liegt
die Versorgungsspannung
UV am Widerstand 11, während Widerstand
12 an Masse angeschlossen ist. Der gemeinsame Verbindungspunkt beider Widerstände
11 und 12 ist zum einen mit dem zweiten Eingang des NAND-Gliedes 10 verbunden und
liegt zum anderen über einer Entkopplungsdiode 13 am Drain-Anschluß D des-Feldeffekttransistors
2. Dabei ist die Kathode der Diode 13 an den Drain-Anschluß D und die Anode an den
gemeinsamen Verbindungspunkt beider Widerstände 11 und 12 angeschlossen, d.h. an
der Kathode der Diode 13 liegt die Spannung UDS an. Die am gemeinsamen Verbindungspunkt
der Widerstände 11, 12 anstehende Spannung ist mit US (Sperrspannung) bezeichnet.
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Die Treiberstufe 3 dient lediglich zur Erhöhung der leistungsmaßigen
Ansteuerung des Feldeffekttransistors 2 und kann gegebenenfalls entfallen. In diesem
Fall ist der Ausgang des Inverters 7 direkt mit dem Gate-Anschluß des Feldeffekttransistors
2 verbunden.
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In Fig. 2 ist der zeitliche Verlauf des Eingangssignales A zur Ansteuerung
des Feldeffekttransistors 2 dargestellt. Dabei ist angenommen, daß die Drain-Source-Strecke
des Feldeffekttransistors 2 sperren soll, falls A = H" (High)) und leiten soll,
falls A (Low). Im Zeitraum t1C t t2 beträgt A = L, im Zeitraum t2ct z t3 beträgt
A = H, im Zeitraum t34 t C beträgt A = L, im Zeitraum t44 tZ t5 beträgt A = H usw.
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In Fig. 2 ist desweiteren der Strom IL des Feldeffekttransistors 2
dargestellt. Der Strom IL steigt in den Zeiträumen, in denen A = L gilt, jeweils
an und fällt in den Zeiträumen, in denen A = H gilt, jeweils ab. Der Strom fließt
in letzterem Fall durch die Freilaufdiode 20. Durch Variation von Leitdauer (eine
Leitdauer tritt z.B. im Zeitraum t34 t ( t4 auf) und Sperrzeit (eine Sperrzeit tritt
z.B. im Zeitraum t4 C t ( t5 auf) läßt
sich ein vorgebbarer Mittelwert
des Stromes TIJ mit Hufe dieser Pulsbreitenmodulation einstellen.
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Anhand der Figuren 3 bis 6 wird nachfolgend die Funktionsweise der
Kurzschlußschutzeinrichtung beschrieben.
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In den Figuren 3 bis 6 sind zu diesem Zweck jeweils die logischen
Symbole "L" und 'EI" der einzelnen Signalleltungen elngezeichnet.
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In Fig. 3 sind die Signalzustände für den Zeitpunkt t = t1 eingetragen,
d.h. für den Elnschaltzeitpunkt des Feldeffekttransistors 2. Das Eingangssignal
beträgt A = L. Am Ausgang des Inverters 5 und folglich an der mit dem Inverter 5
verbundenen Klemme des Widerstandes 8 weist das Signal den Wert H auf. Durch die
aus dem Kondensator 9 und dem Widerstand 8 gebildete Verzögert rungsschaltung ergibt
sich eine zeitliche Verzögerung bei der Durchschaltung des Signals H zum ersten
Eingang des NAND-Gliedes 10, d.h. im Einschaltaugenblick des Feldeffekttransistors
2 und während eines durch die Kapazität des Kondensators 9 und den ohmschen Widerstandswert
des Widerstandes 8 bestimmten, vorwählbaren Zeitraum Tv danach hat das Signal am
ersten Eingang des NAND-Gliedes 10 den Wert L. Der Signalwert am zweiten Eingang
des NAND-Gliedes 10 beträgt H, da die Drain-Source-Spannung UDS im Einschaltaugenbllck
des Transistors 2 zum Zeitpunkt t = t1 ungefähr gleich ist dem Wert der Eingangsgleichspannung
UE, und damit einen verhältnismäßig hohen Spannungswert aufweist. Im Einschaltaugenblick
des Feldeffekttransistors 2 fließt noch kein Strom durch den Transistor und es tritt
somit kein Spannungsabfall an der Last 1 auf. Für die Sperrspannung U5 des NAND-Gliedes
10 wird dabei für das Ausführungsbeispiel angenommen: US >7,5V bedeutet ein H-Signal
und U5 ( 7,5V bedeutet ein L-Signal für den zweiten Eingang
des
NAND-Gliedes 10. Zum Zeitpunkt t = t1 beträgt U5 > 7,5V.
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Der Signalwert am Ausgang des NAND-Gliedes 10 beträgt somit H. Folglich
schaltet das NAND-Glied 6 durch und gibt ein L-Signal an den Inverter 7 ab. Der
Treiberstufe 3 liegt somit ein H-Signal an, was ein Durchschalten der Treiberstufe
3 und damit ein Leitendwerden des Feldeffekttransistors 2 nach sich zieht.
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In Fig. LI sind die Signalzustände für den Zeitraum t1 4 t C t2 nach
Ablauf der Verzögerungszeit Tv eingetragen, wobei die Drain-Source-Spannung UDS
- ID .RDS (RDS = Drain-Source-Widerstand des Feldeffekttransistors 2) auf einem
vom Strom ID abhängigen zulässigen Wert gesunken ist, d.h. UDS tA UE. Als zulässigen
Wert für die Spannung UDS wird für das Ausführungsbeispiel der Bereich 5....10V
angesehen.
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Der Signalwert am zweiten Eingang des NAND-Gliedes 10 beträgt L, da
Us C 7,5V und damit sperrt das NAND-Glied 10.
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Das am Ausgang des Inverters 5 anstehende H-Signal wird nach Ablauf
der Verzögerungszeit Tv vom Verzögerungswerk 8/9 durchgeschaltet (Kondensator 9
ist aufgeladen) und liegt am ersten Eingang des NAND-Gliedes 10 an. Da der zweite
Eingang des NAND-Gliedes 10 jedoch mit dem Signalwert L tveaufschlagt wird, bleiben
die Ausgangssignale des zweiten NAND-Gliedes 10, des ersten NAND-Gliedes 6 und des
Inverters 7 unverändert.
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In Fig. 5 sind die Signalzustände für den Zeitraum t2 < t <
t3 dargestellt. Das Eingangssignal A zur Ansteuerung des Feldeffekttransistors 2
weist den Wert H
auf, folglich steht am Ausgang des Inverters 5
und damit am ersten Eingang des NAND-(,liedes 10 ein L-Signal an.
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Der zweite Eingang des NAND-Gliedes 10 wird ebenfalls mit einem L-Signal
beaufschlagt, da UDS UF, und folglich U57,5V. Am zweiten Eingang des NAND-Gliedes
6 liegt folglich ein H-Signal an. Am Ausgang des NAND-Gliedes 6 wird ein H-Signal
abgegeben, somit wird der Treiberstufe 3 ein L-Signal zugeführt, was ein Sperren
der Treiberstufe 3 und ein Sperren des Felder fekttransistors 2 zur Folge hat.
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Die in den weiteren Zeiträumen ablaufenden Vorgänge sind analog zu
den in Figuren 3, 4, 5 beschriebenen Vor gängen, solange sie die Spannung UDS im
vorgeschriebenen Bereich bis maximal 10V bewegt. Falls die Spannung UDS = ID UDS
den Maximalwert 10V überschreitet, so wird dies als Kurzschluß bzw. tiberlastung
interpretiert und die Ansteuersignale A fiir den Transistor 2 werden unterdrückt.
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In Fig. 6 sind für diesen Störungsfall die Signalzustande eingetragen.
Das Eingangssignal A am Eingang des Inverters 5 betragt L, folglich weist das Ausgangssignal
des Inverters 5 den Wert H auf. Am ersten Eingang des NAND-Gliedes 10 steht somit
nach Ablauf der Verzögerungszeit Tv ein H-Signal an. Am zweiten Eingang des NAND-Cliedes
10 steht ebenfalls ein H-Signal an, da U5>7,5V infolge der erhöhten Spannung
UDS ist, Das NAND-Glied 10 schaltet folglich durch und gibt ein L-Signal an den
zweiten Eingang des NAND-Gliedes 6 ab.
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Am Ausgang des NAND-Gliedes 6 erscheint ein H-Slgnal, folglich wird
der Treiberstufe 3 ein L-Signal zugeleitet, was ein Sperren des Feldeffekttransistors
2 nach sich zieht. Der hohe Kurzschlußstrom durch den Transistor 2 wird somit unterdruck.
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Die Spannungsschwelle für das Ansprechen der Kurzschlußschutzeinrichtung
ab einer Maximalspannung von UDS ist mit Rücksicht auf den Durchlaßwiderstand RDS
des Transistors (je nach Transistortvp verschieden) durch geeignete Kombination
der ohmschen Widerstandswerte der Widerstände 11 und 12 einstellbar.
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Eine weitere, universell einsetzbae Möglichkeit zur Anpassung der
Ansprechschwelle der Kurzschlußschutzeinrichtung unter Berücksichtigung des Durchlaßwiderstandes
RDS ist in den Figuren 7 und 8 dargestellt. Die Widerstände 11 und 12 sind dabei
ersetzt durch drei in Serie geschaltete Widerstände 14, 15 und 16. Der gemeinsame
Anschlußpunkt der Widerstände 14 und 15 ist dabei mit 17 sowie der gemeinsame Anschlußpunkt
der Widerstände 15 und 16 mit 18 bezeichnet. Widerstand 14 wird anderersefts mit
der Versorgungsspannung Uv beaufschlagt, während Widerstand 16 andererseits an Masse
liegt. Mit dieser Widerstandskombination sind drei Anschlußvarianten möglich, je
nach vorliegendem Durchlaßwiderstand RDS des Transistors. Gemäß einer ersten Variante
werden der zweite Eingang des NAND-Gliedes 10 mit Anschlußpunkt 17 sowie die Diode
13 mit Anschlußpunkt 18 verbunden, wie in Fig. 7 dargestellt.
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Eine zweite Anschlußvariante ist in Fig. 8 dargestellt.
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Hierbei werden der zweite Eingang des NAND-Gliedes 10 mit Anschlußpunkt
8 sowie die Diode 13 mit Anschlußpunkt 17 verbunden. Eine dritte (nicht dargestellte)
Anschlußvariante ergibt sich, wenn sowohl der zweite Eingang des NAND-Gliedes 10
als auch die Diode 13 mit dem AnschluB-punkt 17 verbunden werden.
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Die Verzögerungszeit Tv ist, wie bereits erwähnt, durch
entsprechende
Variation der elektrischen Werte der Bauteile Widerstand 8/Kondensator 9 einstellbar.
Bei parallelem Anschluß mehrerer Feldeffekttransistoren 2 ist beispielsweise eine
verlrngerte Verzögerungszeit Tv einzustellen.