DE3134057A1 - Datenverarbeitungsanlage - Google Patents
DatenverarbeitungsanlageInfo
- Publication number
- DE3134057A1 DE3134057A1 DE19813134057 DE3134057A DE3134057A1 DE 3134057 A1 DE3134057 A1 DE 3134057A1 DE 19813134057 DE19813134057 DE 19813134057 DE 3134057 A DE3134057 A DE 3134057A DE 3134057 A1 DE3134057 A1 DE 3134057A1
- Authority
- DE
- Germany
- Prior art keywords
- input
- switching
- processing system
- data processing
- multiplication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Complex Calculations (AREA)
Description
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München VPA 81 P 7 10 9 QF
Datenverarbeitungsanlage
Die Erfindung bezieht sich auf eine Datenverarbeitungsanlage mit einem Rechenwerk nach dem Oberbegriff des Patentanspruchs
1.
10
10
Solche Rechenwerke sind beispielsweise in dem Buch von R. Hoffmann "Rechenwerke und Mikroprogramm!erung", Oldenbourg
Verlag, München, Wien 1977, Seiten 74 bis 77, insbesondere Bild 3.13, und Seiten 85 bis 91, insbesondere
Bild 3.20, beschrieben und dargestellt.
Der Erfindung liegt die Aufgabe zugrunde, ein Rechenwerk dieser Art anzugeben, bei dem die logische Steuerschaltung
so ausgebildet ist, daß sie bei Zuführung eines MuI-tiplikationsbefehls
(MUL) eine für diese Operation erforderliche Sequenz von Rechenschritten selbsttätig steuert,
bei Zuführung eines Divisionsbefehls (DIV) eine dieser Operation zugeordnete Sequenz von Rechenschritten veranlaßt
und beim Nichtanliegen dieser beiden Befehle die Durchschaltung von Operationscodesignalen, die anderen
Operationen zugeordnet sind, an die Arithmetisch-Logische-Einheit (ALU) nicht beeinträchtigt. Diese Aufgabe wird
erfindungsgemäß durch eine Ausbildung des Rechenwerks nach dem kennzeichnenden Teil des Patentanspruchs 1 gelöst.
Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß das Multiplikations-Divisions-Schaltwerk
der Multiplikation und der Division entsprechende Sequenzen von Operationscodesignalen selbsttätig an die
ALU liefert und unmittelbar in die Operationscodeleitungen zwischen einem Steuerwerk bzw. einer Ablaufsteuerung
und der ALU eingefügt werden kann, da es beim Fehlen der St 1 Wi - 25.08.81
• If-
-Z- VPA 8ί P 7 1 0 9 OE
Befehle MUL und DIV eine Durchschaltung von anderen Operationen zugeordneten Operationscodesignalen, die von dem
Steuerwerk bzw. von der Ablaufsteuerung ausgehen, in keiner Weise behindert. Durch die autonome Bearbeitung der Befehle
MUL und DIV im Multiplikations-Divisions-Schaltwerk wird andererseits der erforderliche Schaltungsaufwand für
das Steuerwerk bzw. die Ablaufsteuerung wesentlich verringert.
Die Patentansprüche 2 bis 7 sind auf bevorzugte Ausgestaltungen und Weiterbildungen der Erfindung gerichtet.
Die Erfindung wird nachfolgend anhand eines in der Zeichnung dargestellten, bevorzugten Ausführungsbeispiels näher
erläutert. Dabei zeigt:
Fig. 1 ein Blockschaltbild des Ausführungsbeispiels,
'Fig. 2 eine Teilschaltung von Fig. 1,
Fig. 3 eine Teilschaltung von Fig. 2 und
Fig. 4 eine andere Teilschaltung von Fig. 1.
In Fig. 1 sind die wesentlichen Bestandteile des Rechenwerks einer Datenverarbeitungsanlage dargestellt. Hierzu
gehören eine Arithmetisch-Logische-Einheit ALU, zwei Operandenregister
X und Y, ein Schieberegister SR, ein weiteres Register R, ein Hilfsregister HR, eine logische
Steuerschaltung 1 und gegebenenfalls eine Ablaufsteuerung
2. In Fig. 1 ist weiterhin ein Steuerwerk 3 der Datenverarbeitungsanlage
angedeutet.
Zunächst wird das n-stellige Operandenregister X mit einem
ersten Operanden und das n-stellige Operandenregister Y . mit einem zweiten Operanden geladen. Dabei bestehen die
Operanden jeweils aus vorzeichenbehafteten Integerzahlen mit η-Bits, die im 2-Komplement dargestellt sind. Zur
Durchführung einer Multiplikation nach dem Booth-Algorithmus
wird der zweite Operand aus dem Register Y über Lei-
.S-
-*- VPA 81 P 7 109 DE
tungen 4 in die rechte Hälfte des 2n-stelligen Schieberegister SR übertragen, dessen linke Hälfte zunächst in
sämtlichen Stellen mit dem Signal "O" belegt ist. Der in X befindliche Operand wird über Leitungen 5 dem Eingang
B der ALU zugeführt, während die in der linken Hälfte von SR befindliche Zahl über Leitungen 6 an den Eingang A der
ALU gelangt. In einem ersten Multiplikations-Teilschritt werden nun die an den Eingängen A und B liegenden Zahlen
miteinander verknüpft, wobei das Ergebnis über Leitungen 7 in die linke Hälfte von SR übertragen wird. Gleichzeitig
erfolgt eine Verschiebung sämtlicher Bits in SR um eine Stelle nach rechts, was durch den Pfeil 8 angedeutet
ist. Das in der ersten Stelle 9 von SR befindliche Bit wird dabei sowohl nach rechts verschoben als auch über
die Leitung 10 in die freiwerdende Stelle 9 erneut eingelesen. Die für den ersten Teilschritt bestehende Verknüpfungsregel
wird durch ein aus der logischen Steuerschaltung 1 an dem Operationscodeeingang 11 gelangendes Bitmuster
bestimmt. Dabei hängt die Verknüpfungsregel von dem Bit der letzten Stelle 12 des Schieberegisters SR ab,
das über die Leitung 13 dem Eingang 14 von 1 mitgeteilt wird, und von dem Inhalt eines 1-stelligen Hilfsregisters
HR, der über einen nicht invertierenden Ausgang von HR dem Eingang 15 und über einen invertierenden Ausgang von
HR dem Eingang 16 von 1 zugeführt wird. Während sich beim ersten Multiplikations-Teilschritt noch eine "O" in HR
befindet, wird diese nach der ersten Verschiebung 8 durch das zunächst in der Stelle 12 befindliche Bit ersetzt.
Dies geschieht über einen Inverter 17» eine Leitung 18 und ein NAND-Gatter 19, welches durch einen über die Leitung
20 an den Eingang 21 von 1 angelegten Multiplikationsbefehl MUL, d. h. eine logische "1", geöffnet wird.
Ss folgt ein zweiter Teilschritt, dem das in der linken
Hälfte von SR gespeicherte Verknüpfungsergebnis des ersten Teilschrittes und der Operand aus X zugrundegelegt
werden, wobei das beim zweiten Teilschritt in die linke
-*- TOA 81 P 7 1 0 9 OE
Hälfte von SR übertragene Verknüpfungsergebnis wieder um einen Schritt nach rechts verschoben wird. Nach η Teilschritten,
die in der beschriebenen Weise ablaufen und denen Verknüpfungsregeln zugrundeliegen, die jeweils durch
die Bits in der Stelle 12 von SR und in HR bestimmt sind, ergibt sich in SR ein 2n-stelliges Multiplikationsergebnis.
Während des gesamten Ablaufs dieser Teilschritte ist die Leitung 20 mit dem Befehl MUL belegt.
Soll eine Division von zwei vorzeichenlosen Integerzahlen
durchgeführt werden, so liegt ein Befehl DIV, d. h. eine logische "1", an der Leitung 26, während an der Leitung
20 eine logische "0" liegt. Dabei befindet sich ein- erster Operand, der sog. Dividend P, in dem Schieberegister
SR, während der zweite Operand, der Divisor, in das nunmehr mit D bezeichnete, obere Operandenregister geladen
wird. Beim ersten Teilschritt des Divisions-Algorithmus wird die in der linken Hälfte von SR befindliche Zahl
dem Eingang A zugeführt, während der Divisor aus D über die Leitungen 5 an den Eingang B der ALU gelangt. Wegen
der logischen "0H an der Leitung 20 bleibt das Gatter 19
gesperrt, so daß die Steuerschaltung 1 in Abhängigkeit von dem Inhalt der Stelle 12 allein die den Teilschritten
zugeordneten Verknüpf ungsregeloa bestimmt. Das Verknüpfungsergebnis
wird in die linke Hälfte von SR übertragen, wobei gleichzeitig eine Verschiebung sämtlicher Bits in SR
um eine Stelle nach links erfolgt, was durch den gestrichelten Pfeil 22 angedeutet ist. Das aus der ALU in die Stelle
9 übertragene Bit wird dabei über eine Leitung 23 und einen Inverter 24 in invertierter Form an die Stelle 12
geschoben und bestimmt damit die Verknüpfungsregel für den nächsten Teilschritt. Bei diesem Algorithmus steht der
Quotient nach einer Folge von η solcher Teilschritte in der rechten Hälfte von SR und wird über die Leitungen 4
entsprechend dem Pfeil 24 in das untere n-stellige Register ausgelesen, das nunmehr mit Q bezeichnet ist, während der Divisionsrest aus der linken Hälfte von SR über
-&- VPA 81 P 7 1 0 9 DE
Leitungen 25 in ein η-stelliges Register R übertragen
wird. Der Befehl DIV liegt während der gesamten Divisionsoperation an der Befehlsleitung 26 und damit am Eingang
27 der logischen Steuerschaltung 1 als logische "1" an.
Die vorstehend angedeuteten Algorithmen sind den eingangs
genannten Literaturstellen in allen Einzelheiten zu entnehmen.
Über eine z. B. 8-polige Leitung 28 werden Operationscodesignale
an den Eingang 29 der Steuerschaltung 1 übertragen, die anderen Rechenoperationen, z. B. Addieren, Substrahieren,
Inkrementbildung, Dekrementbildung usw. zugeordnet
sind. Diese Signale werden zweckmäßigerweise in der Ablaufsteuerung 2 aus Grundbefehlen ADD, SUB, INC, DEC
usw. abgeleitet, welche ihrerseits über eine Leitung 30 aus dem Steuerwerk 3 in die Ablaufsteuerung gegeben werden. Ist eine solche Ablaufsteuerung 2 nicht vorhanden, so
werden die Operationscodesignale über die Leitungen 28
und 30 aus dem Steuerwerk 3 direkt dem Eingang 29 zugeführt. In jedem Fall werden jedoch die Befehle MUL und
DIV aus dem Steuerwerk 3 den Eingängen 21 und 27 zugeführt, ohne daß sie in 3 oder gegebenenfalls in 2 in Operationscodesignale
verarbeitet werden müssen.
Nach der Erfindung ist die logische Steuerschaltung 1 als
ein Multiplikations-Divisions-Schaltwerk ausgebildet, das
im einzelnen in Fig. 2 dargestellt ist. Der Eingang 29 von 1 für den Operationscode ist hier als 8-poliger Eingang
29a bis 29h dargestellt. Der Operationscodeeingang der ALU ist ebenfalls 8-polig dargestellt und mit 11a bis
11h bzeichnet. Der Eingang 11 stellt gleichzeitig den Ausgang der Steuerschaltung 1 dar. Die Eingänge 14 bis 16,
21 und 27 entsprechen den gleichbezeichneten Eingängen in Fig. 1.
gJ ρ 7 ί 0 9 DE
Das in Fig. 2 dargestellte Schaltwerk weist einen Multiplexer auf, der aus untereinander gleichartigen Teilschaltungen
31 bis 38 besteht. Jede dieser Teilschaltungen enthält
3 Feldeffekt-Schalttransistoren, z. B. T1, T2 und T3, die mit ihren Schaltstrecken jeweils an den Eingang
eines ihnen individuell zugeordneten Zwischenspeichers Sp1
bis Sp8 geschaltet sind. Die Ausgänge dieser Zwischenspeicher stellen gleichzeitig die Ausgänge 11a bis 11h des
Schaltwerks dar. ;
Andererseits sind die Schaltstrecken der jeweils oberen Schalttransistoren, z.B. T3, jeder Teilschaltung 31 bis
34 und 36 bis 38 direkt bzw. im Falle der Teilschaltungen
31, 34, 36 und 38 über einen Inverter 39 mit dem Ausgang
des Inverters 17 und über diesen mit dem Eingang 14 verbunden.
Die Schaltstrecken der mittleren Schalttransistoren, z. B. T2, jeder Teilschaltung 31 bis 34 und 36 bis
38 sind mit den Ausgängen zweier NOR-Gatter 40 und 41 verbunden, wobei die beiden Eingänge des Gatters 40 mit
dem Ausgang des Inverters 17 und dem Eingang 15 beschaltet
sind, während die beiden Eingänge des Gatters 41 mit den Eingängen 14 und 16 verbunden sind. Der Ausgang von 40
ist mit den mittleren Schalttransistoren, z. B. T2, der Teilschaltungen 31, 36 und 38 direkt und mit dem mittleren
Schalttransistor von 33 über einen Inverter 42 verbunden, während der Ausgang von 41 an die mittleren Schalttransistoren
von 32 und 37 direkt und an den mittleren Schalttransistor von 34 über einen Inverter 43 geführt ist. Die
Schaltstrecken der unteren Schalttransistoren, z. B. T1, aller Teilschaltungen 31 bis 38 sind mit ihnen individuell
zugeordneten Eingängen 29a bis 29h verbunden, wobei der mittlere und obere Schalttransistor der Teilschaltung
35 dem unteren Schalttransistor von 35 parallelgeschaltet oder überhaupt weggelassen sind.
35
35
Die unteren Schalttransistoren, z. B. T1, sämtlicher Teilschaltungen
31 bis 38 sind mit ihren Gates an den Ausgang
. 3.
-7-
VPA 81 P 7 1 0 9 DE
eines UND-Gatters 44 geschaltet, dessen erster Eingang über einen Anschluß 45 mit einer Taktimpulsspannung 01 be-.legt
ist. Der zweite Eingang von 44 ist mit dem Ausgang eines NOR-Gatters 46 beschaltet, dessen Eingänge an die
Eingänge 21 und 27 der Steuerschaltung gelegt sind. Die Gates der mittleren Schalttransistoren, z. B. T2, aller
Teilschaltungen 31 bis 38 sind mit dem Ausgang eines UND-Gatters
47 verbunden, dessen erster Eingang an 45 und dessen zweiter Eingang an 21 liegt. Schließlich sind die Gates
der oberen Schalttransistoren, z. B. T3, aller Teilschaltungen 31 bis 38 an den Ausgang eines weiteren UND-Gatters
48 geführt, dessen erster Eingang mit 45 und dessen zweiter Eingang mit 27 verbunden ist.
Die oberen Transistoren, z. B. T3> aller Teilschaltungen
31 bis 38 stellen eine erste Gruppe von Schalttransistoren dar, die beim Auftreten des Signals DIV am Eingang 27 leitend
geschalten werden und in Abhängigkeit von den logischen Signalen an den Ausgängen der Inverter 17 und 39
jeweils 8-stellige Bitmuster auf die Zwischenspeicher Sp1
bis Sp8 und damit auf die Ausgänge 11a bis 11h übertragen. Diese Bitmuster stellen in ihrer Gesamtheit einen Divisionscode
für die ALU dar.
Die mittleren Transistoren, z. B. T2, aller Teilschaltungen 31 bis 38 stellen eine zweite Gruppe von Schalttransistoren
dar, die beim Auftreten eines Signals.MUL am Eingang
21 über das Gatter 47 leitend geschalten und in Abhängigkeit von den logischen Signalen an den Ausgängen der Gatter
40 und 41 jeweils 8-stellige Bitmuster auf die Zwischenspeicher Sp1 bis Sp8 und damit auf die Ausgänge 11a
bis 11h übertragen. Diese Bitmuster stellen in. ihrer Gesamtheit einen Multiplikationscode für die ALU dar.
Die unteren Transistoren, z. B. T1, der Teilschaltungen
31 bis 38 werden beim Fehlen der Signale MUL und DIV über
• 10 ·
-$- VPA 8I ρ 7 ί Ο 9
-$- VPA 8I ρ 7 ί Ο 9
den in diesem Fall eine logische "1" führenden Ausgang
des NOR-Gatters 46 und das UND-Gatter 44 leitend geschaltet und dienen zur Durchschaltung der an den Eingängen
29a bis 29h anliegenden Operationscodesignale, die anderen Rechenoperationen zugeordnet sind, an die Zwischenspeicher
Sp1 bis Sp8 und damit an die Ausgänge 11a bis 11h.
Die Zusammensetzung der erwähnten Bitmuster ist der folgenden Tabelle zu entnehmen, bei der in der ersten Zeile,
von links beginnend, die Eingänge 27, 21, 14, 15 sowie die Ausgänge 11d, 11c, 11b, 11a, 11g, 11f, 11e und 11h aufgeführt
sind. In den weiteren Zeilen Z1 bis Z7 sind jeweils die gleichzeitig auftretenden logischen Signale an den
durch die ersten vier Spalten gekennzeichneten Eingängen und an den durch die restlichen Spalten gekennzeichneten
Ausgängen aufgeführt:
27 | 21 | 14 | 15 | 11d | 11c | 11b | 11a | 11g | 11f | 11e | 11h |
0 | 0 | — | — | 29d | 29c | 29b | 29a | 29g | 29f | 29e | 29h |
0 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
0 | 1 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 0 | 0 | 0 |
0 | 1 | 1 | 0 | 1 | O | 0 | 1 | 0 | 1 | 0 | 1 |
0 | 1 | 1 | 1 | 1 | 1 | 0" | 0 | 0 | 0 | 0 | 0 |
1 | 0 | 0 | - | 0 | 1 | 1 | 0 | 1 | 0 | 0 | 0 |
1 | 0 | 1 | - | 1 | 0 | 0 | Ί | 0 | 1 | 0 | 1 |
In der Tabelle bedeuten die Angaben in der Zeile Z1, daß
die Signale an den Eingängen 29a bis 29h jeweils an die
• 44·
-2- VPA 81 P 7 1 0 9 QE
Ausgänge 11a bis 11h durchgeschaltet werden. Die Zeilen
Z2 bis Z4 ergeben den Multiplikationscode, wobei die Zeile Z2 der folgenden Verknüpfungsregel entspricht: Durchschaltung
des Operanden am Eingang A auf den linken Teil von SR ohne Verknüpfung mit dem Operanden an B. Die Zeile Z3
entspricht der Verknüpfungsregel: Addition der Operanden an A und B. Z4 bedeutet eine Substraktion des Operanden
an B von dem Operanden an A und Z5 bedeutet eine Durchschaltung entsprechend der Zeile Z2. Die Zeilen Z6 und
Z7 ergeben den Divisionscode. Dabei entspricht Z6 der Verknüpfungsregel:
"Operand an A und Operand an B addieren" und Z7 der Regel: "Operand an B von dem Operanden an A
substrahieren".
Fig. 3 zeigt den Aufbau eines der untereinander gleichartig
ausgebildeten Zwischenspeicher Sp1 bis Sp8 in MOS-Technik.
Er weist einen Eingang 49 auf, der mit dem Ausgang der zugeordneten Teilschaltung 31 bis 38 beschaltet ist, und
einen Ausgang 50, der einem der Ausgänge 11a bis 11h entspricht. Im einzelnen besteht der Zwischenspeicher aus
einer Flipflopschaltung, die aus zwei in Serie geschalteten
Invertern 51 und 52 zusammengesetzt ist, wobei ein Rückkopplungszweig 53 vom Ausgang des Inverters 52 zum Eingang
des Inverters 51 verläuft. Dieser Rückkopplungszweig enthält einen Schalttransistor T4, dessen Gate über einen
Anschluß 54 mit der Taktimpulsspannung 02 beschaltet ist.
Der Verbindungspunkt der Inverter 51 und 52 ist gegebenenfalls als ein weiterer Ausgang 55 herausgeführt, an dem
das inverse Signal zu dem am Ausgang 50 anliegenden abgegriffen werden kann.
Fig. 4 zeigt eine vorteilhafte Ausgestaltung des einstelligen
Hilfsregisters HR in MOS-Technik. Es besteht danach aus
aus einem Master-Slave-Flipflop mit dem Eingang 56 und
den Ausgängen 57 und 58. Davon ist 56 mit dem Ausgang des
NAND-Gatters 19 von Fig. 1, 57 mit dem Eingang 15 und 58 mit dem Eingang 16 von Fig. 2 verbunden. Das Master-Flip-
VPA 8| ρ 7 I 0 9 Q£
flop besteht aus zwei Invertern 59 und 60, die zueinander in
Serie geschaltet und durch einen Rückkopplungszweig 61
mit dem Schalttransistor T5 überbrückt sind. Das Slave-Flipflop enthält die Serienschaltung zweier Inverter 62
und 63, die durch einen Rückkopplungszweig 64 mit einem
Schalttransistor T6 überbrückt ist. Dem Inverter 59 ist ein weiterer Schalttransistor T7 vorgeschaltet, während der
Ausgang des Inverters 60 mit dem Eingang des Inverters 62 über einen Schalttransistor T8 verbunden ist. Die Gateelektroden
der Schalttransistoren T6 und T7 sind über einen gemeinsamen Anschluß 65 mit einer Taktimpulsspannung
01 beschaltet, die Gateelektroden der Schalttransistoren T5 und T8 über einen Anschluß 66 mit der Taktimpulsspannung
02.
Beim Auftreten der Taktimpulsspannung 01 werden jeweils die zu einer Gruppe gehörenden Schalttransistoren der Teilschaltungen
31 bis 38 leitend geschaltet, so daß die Eingänge der Zwischenspeicher Sp1 bis Sp8 mit einem Signal
belegt werden, während beim Auftreten des nächstfolgenden, zeitlich gegenüber 01 verschobenen Taktimpulses 02 diese
Signale zwischengespeichert und an die Ausgänge 11.a bis 11h weitergegeben werden. Während des Auftretens des Taktimpulses
01 sind auch die Eingänge 15 und 16 mit den von den Anschlüssen 57 und 58 gelieferten Signalen belegt,
während die jeweils vorhergehenden Taktimpulse von 02 eine Weitergabe dieser Signale von dem Master-Flipflop 59, 60
an das Slave-Flipflop 62, 63 bewirken.
Als Arithmetisch-Logische-Einheit ALU kann beispielsweise eine in herkömmlicher Weise aufgebaute Einheit verwendet
werden die von der Firma Texas Instruments unter der Bezeichnung SN 74181 oder SN 74 381 vertrieben wird.
7 Patentansprüche
4 Figuren
4 Figuren
Claims (7)
- 81 P 7 J 0 9Patentansprüche/1.) Datenverarbeitungsanlage mit einem Rechenwerk, das eine Arithmetisch-Logische-Einheit, zwei n-stellige Operandenregister und ein für eine Booth1sehe Multiplikation oder Division von zwei Operanden eingerichtetes 2n-stelliges Schieberegister aufweist, welches über eine logische Steuerschaltung mit den Operationscodeeingängen der Arithmetisch-Logischen-Einheit verbindbar ist, d a durch gekennzeichnet, daß die logische Steuerschaltung (1) als ein Multiplikations-Divisions-Schaltwerk ausgebildet ist, welches über einen ersten Eingang (14) mit einer Registerstelle (12) des Schieberegisters (SR) und über einen zweiten Eingang (15, 16) mit einem mit dieser verbundenen einstelligen Hilfsregister (HR) beschaltet ist, und daß die logische Steuerschaltung ...(1)/einen Multiplexer (31 bis 38) aufweist, der zur wahlweisen Durchschaltung der Signale eines Multiplikationscodes, der Signale eines Divisionscodes oder sonstiger Operationscodesignale über seine Ausgänge an die Operationscodeeingänge (11a bis 11h) dient.
- 2. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß der Multi- plexer drei Gruppen von Schalttransistoren aufweist, daß der ersten Gruppe angehörende Schalttransistoren mit ihren Schaltstrecken zu dem ersten Eingang des Multiplikations-Divisions-Schaltwerks in Serie geschaltet sind, daß der zweiten Gruppe angehörende Schalttransistoren mit ihren Schaltstrecken an den Ausgängen von Gattern liegen, deren Eingänge an den ersten und zweiten Eingang des MuI-tiplikations-Divisions-Schaltwerks geführt sind, und daß der dritten Gruppe angehörende Schalttransistoren mit ihren Schaltstrecken in Serie zu einer Reihe von weiteren Eingängen des Multiplikations-Divisions-Schaltwerks angeordnet sind, die mit Operationscodesignalleitungen beschaltet sind.VPA 8t P 7 1 0 9 DE
- 3. Datenverarbeitungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß eine Gatterschaltung vorgesehen ist, die zwei Eingänge für die Zuführung eines MuItiplikationssignals und eines Divisionssignals und drei Ausgänge zur getrennten Aussteuerung der drei Gruppen von Schalttransistoren aufweist.
- 4. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Hilfsregister mit der Registerstelle des Schieberegisters über ein Gatter verbunden ist, das einen Eingang für die Zuführung eines Multiplikationssignals besitzt.
- 5. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß den Ausgängen des Multiplexers Zwischenspeicher nachgeschaltet sind.
- 6. Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, ' daß das Hilfsregister aus einem Master-Slave-Flipflop besteht.
- 7. Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 6, dadurch gekennzeichne t, daß die Schalttransistoren und gegebenenfalls das Master-Slave-Flipflop sowie die Zwischenspeicher mit Taktimpulsspannungen beschaltet sind.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19813134057 DE3134057A1 (de) | 1981-08-28 | 1981-08-28 | Datenverarbeitungsanlage |
FR8214506A FR2512227A1 (fr) | 1981-08-28 | 1982-08-24 | Installation pour le traitement de donnees |
US06/413,213 US4589086A (en) | 1981-08-28 | 1982-08-30 | Data processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19813134057 DE3134057A1 (de) | 1981-08-28 | 1981-08-28 | Datenverarbeitungsanlage |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3134057A1 true DE3134057A1 (de) | 1983-03-31 |
Family
ID=6140327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19813134057 Withdrawn DE3134057A1 (de) | 1981-08-28 | 1981-08-28 | Datenverarbeitungsanlage |
Country Status (3)
Country | Link |
---|---|
US (1) | US4589086A (de) |
DE (1) | DE3134057A1 (de) |
FR (1) | FR2512227A1 (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3335424A1 (de) * | 1983-09-29 | 1985-04-18 | Siemens AG, 1000 Berlin und 8000 München | Multiplikationswerk und verfahren zu dessen betrieb |
GB8401808D0 (en) * | 1984-01-24 | 1984-02-29 | Int Computers Ltd | Binary multiplication |
US4972362A (en) * | 1988-06-17 | 1990-11-20 | Bipolar Integrated Technology, Inc. | Method and apparatus for implementing binary multiplication using booth type multiplication |
US5958000A (en) * | 1996-11-15 | 1999-09-28 | Samsung Electronics, Co. Ltd. | Two-bit booth multiplier with reduced data path width |
US20100073202A1 (en) * | 2008-09-25 | 2010-03-25 | Mazed Mohammad A | Portable internet appliance |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2936116A (en) * | 1952-11-12 | 1960-05-10 | Hnghes Aircraft Company | Electronic digital computer |
US3631230A (en) * | 1970-09-24 | 1971-12-28 | Ibm | Binary arithmetic unit implementing a multiplicative steration for the exponential, logarithm, quotient and square root functions |
US4228518A (en) * | 1978-09-25 | 1980-10-14 | Motorola, Inc. | Microprocessor having multiply/divide circuitry |
US4238833A (en) * | 1979-03-28 | 1980-12-09 | Monolithic Memories, Inc. | High-speed digital bus-organized multiplier/divider system |
US4484259A (en) * | 1980-02-13 | 1984-11-20 | Intel Corporation | Fraction bus for use in a numeric data processor |
-
1981
- 1981-08-28 DE DE19813134057 patent/DE3134057A1/de not_active Withdrawn
-
1982
- 1982-08-24 FR FR8214506A patent/FR2512227A1/fr active Granted
- 1982-08-30 US US06/413,213 patent/US4589086A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4589086A (en) | 1986-05-13 |
FR2512227A1 (fr) | 1983-03-04 |
FR2512227B1 (de) | 1985-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2755273C2 (de) | ||
DE2616717C2 (de) | Digitales Addierwerk | |
EP0010173B1 (de) | Halbleiterplättchen mit verbesserter Prüfbarkeit der monolithisch hochintegrierten Schaltungen | |
DE3840969C2 (de) | ||
DE3215671C2 (de) | Programmierbare Logikanordnung | |
DE2421130C2 (de) | ||
DE2911096A1 (de) | Multiplikations-akkumulatorschaltung | |
DE1549478B1 (de) | Gleitkomma-Rechenwerk zur schnellen Addition oder Subtraktion binaerer Operanden | |
DE2940653A1 (de) | Programmierbare logische anordnung | |
DE2506671C3 (de) | Binärdaten-Handhabungsnetzwerk | |
DE2336676C3 (de) | Einrichtung zur Modifizierung von Mikroprogrammbefehlen | |
DE3689879T2 (de) | Arithmetisch-logische Schaltung. | |
DE2245284A1 (de) | Datenverarbeitungsanlage | |
DE2406171C3 (de) | Synchron-Mehrzweck-Zähler | |
DE3134057A1 (de) | Datenverarbeitungsanlage | |
DE2835110A1 (de) | Schneller echtzeit-rechneremulator | |
DE69122001T2 (de) | Integrierte Schaltung mit einer Standardzelle, einer Anwendungszelle und einer Prüfzelle | |
DE2747304B2 (de) | Einrichtung zur Mikrobefehlssteuerung | |
DE2000275A1 (de) | Elektronischer Walzenschalter | |
DE1184122B (de) | Addiervorrichtung | |
DE1774771B2 (de) | Anordnung, um wechselweise eine addition oder eine aus einer anzahl logischer funktionen zwischen den stellenwerten zweier binaerwoerter durchzufuehren | |
DE1499227C3 (de) | Schaltungsanordnung für arithmetische und logische Grundoperationen | |
EP0144568A2 (de) | Multiplikationswerk und Verfahren zu dessen Betrieb | |
DE3229764C2 (de) | ||
DE2635964C3 (de) | Einrichtung zur Erzeugung von Bedingungs-Codes |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OR8 | Request for search as to paragraph 43 lit. 1 sentence 1 patent law | ||
8141 | Disposal/no request for examination |