DE3124383C2 - Schaltungsanordnung zur Zeitsteuerung von Ausgabesignalen eines taktgesteuerten Mikroprozessors - Google Patents
Schaltungsanordnung zur Zeitsteuerung von Ausgabesignalen eines taktgesteuerten MikroprozessorsInfo
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Abstract
Es wird eine Leistungssteuerung oder Ausgabesteuerung mit einer Vielzahl von Registern (R1, R2, RR1, RR2) angegeben, die an einen Datenbus (36) angeschlossen sind. Diese Register (R1, R2, RR1, RR2) umfassen Register (R1, R2) zum Festhalten von Ausgabeanfragezeitdaten und Maskendaten sowie Register (RR1, RR2) zum Festhalten von Ausgabeanfragezeitdaten, Maskendaten und Kanalbestimmungsdaten. Das Entladen der Daten in diesen Registern (R1, R2, RR1, RR2) wird durchgeführt, indem man nacheinander Gatterschaltsteuersignale von einer Verschiebungseinrichtung den Gattern (581-584, 621-624, 661, 662) zuführt, die an diese Register (R1, R2, RR1, RR2) angeschlossen sind. Die Ausgabeanfragezeitdaten werden mit Absolutzeitdaten von einem Zeitgeber (34) unter Verwendung eines Komparators (72) verglichen, und Koinzidenzdaten, welche die Abtastung einer Koinzidenz angeben, werden zusammen mit Maskendaten an ein Maskengatter angelegt. Ob die Koinzidenzdaten verwendet werden oder nicht, wird in Abhängigkeit vom Wert der Maskendaten bestimmt. Wähler (901, 902) sind ebenfalls vorgesehen, um festzustellen, ob die Koinzidenzdaten, wenn sie vorliegen, an einem vorgegebenen Ausgabekanal oder an einem Ausgabekanal erhalten werden, der von den Kanalbestimmungsdaten bestimmt wird. Die Ausgabeanfragedaten, die über diese Wähler (901, 902) gewählt werden, werden an entsprechende Ausgabeteile über Flip-Flops (1001, 1002) angelegt.
Description
40
Die Erfindung betrifft eine Schaltungsanordnung zur Zeitsteuerung von Ausgabesignalen eines taklgcstcucrten Mikroprozessors mit einem Zeitgeber, der zur Er-
zeugung eines Absolutzeitsignals auf ein Taktsignal anspricht, Speichermitteln zum Speichern der Zeit, zu der
eine vorbestimmte Ausgabe durchgeführt wird, Vergleichsmitteln zum Vergleichen der in den Speichermitteln gespeicherten Zeit mit der Absolutzeit und mit den
Speichermitteln sowie den Vergleichsmitteln verbundenen Steuermitteln zum Steuern der Ausgabe des Ausgangssignals aus den Spcichermitteln.
Genauigkeit ist bei der Steuerung einer Brennkraftmaschine im Hinblick auf die in jüngster Zeit geltenden
Erfordernisse hinsichtlich der Kraftstoffeinsparung und der strengeren Abgasbestimmungen von Wichtigkeit.
Eine derartige Steuerung der Brennkraftmaschine umfaßt nicht nur die Steuerung der Zündung, der Kraftstoffeinspritzung und der Abgasrückführung, sondern ho
auch die Steuerung oder Regelung beim Öffnen und Schließen der verschiedenen Ventile sowie die Steuerung von Schrittmotoren. Eine derartige Steuerung
bzw. Regelung wird im allgemeinen mit einem Mikroprozessor durchgeführt. hr>
Hinsichtlich des Zündsteucrsignals ist es neben anderen Arten der Steuerung vorzuziehen, wenn der Mikroprozessor als Steuerung in der Lage ist. mehr als ein
unabhängiges Steuersignal zu liefern, da die Hardware des Verteilers derzeit häufig entfällt In jüngster Zeit ist
es erforderlich, jeden Zylinder getrennt zu steuern bzw. zu regeln, so daß mehrere getrennte Kraftstoffeinspritzsignale erwünscht sind. Somit ist eine Genauigkeit in der
Größenordnung von einigen \is bis zu einigen 10 μς bei
diesen Arten von Steuerungen erforderlich. Aus diesem Grunde ist es nötig, viele vollständig unabhängige Signale mit hoher Genauigkeit zu steuern bzw. zu regeln.
Dabei ist auch eine Vielseitigkeit bzw. Anpassungsfähigkeit an unterschiedliche Zahlen von Zylindern oder unterschiedliche Steucrungsarten erforderlich, und zwar in
Abhängigkeit von den jeweiligen Kraftfahrzeugmodellen.
Ein Eingabc/Ausgabc-System, das auch als I/O-Systcm bezeichnet wird, ist allgemein als flexibles Mehrzwecksystem akzeptiert worden, das Spezifikationsänderungen Rechnung trägt, wobei ein solches System die
Ausgabezeit von einem Signal mit der von einer einzigen Zeitsteuerung gemessenen Absolutzeit vergleicht
und eine bestimmte Ausgabeverarbeitung bei Abtastung von Koinzidenz von zwei Zeitpunkten durchführt
.Bei den meisten herkömmlichen Systemen ist jedoch die Anzahl der Register zur Speicherung der Ausgangsb/.w. Ausgabezeitdaten auf ein oder zwei Register beschränkt, was weitaus kleiner ist als die Anzahl der Ausgabekanäle für die Steuerung aufgrund des Erfordernisses, die Hardware zu verkleinern bzw, zu verringern,
und diese Register werden herkömmlicherweise für vie-Ic Ausgabekanäle im Wege der Zeitteilung gemeinsam
verwendet. In einem solchen Falle muß die Programmausrüstung oder Software eine Möglichkeit für die Anwendung von Ausgabcwarteschlangen enthalten.
Diese Zusammenhänge sollen nachstehend anhand von Beispielen näher erläutert werden. Die Fig. IA bis
ID /eigen Zeitdiagramme von Brennkraftmaschinen-Steuersignalen und eine absolute Zeitkurve, wobei
Fig. IA ein Kurbelwcllcn-Winkelsignal, Fig. IB ein Zündungssignal, Fig. IC. ein Kraftstoffeinspritzsignal
und F i g. 1D eine Absolutzeitkurve zeigen. In diesen
Figuren stehen die Bezeichnungen SAi für Frühzündung, // für eine Zündspulcn-Einschaltzeit und Tn für
eine Kraftstoffeinspritzungs-Impulsbreite. Fig.2 zeigt ein typisches Brennkraftmaschinen-Steuerungssystem
2, das ein Kurbclwellcn-Winkelsignal von einer Kurbelwelle sowie Brcnnkraftmaschincn-Zustandssignale, z. B.
ein Brennkraftniaschinen-Kühlmitte'teniperatursignal,
von anderen Teilen der Brennkraftmaschine erhält, um ein Zündsignal und ein Kraftstoffeinsprit/signal abzugebcn, die zu jedem Zeitpunkt für den jeweiligen Maschinenzustand optimal sind.
Das Brennkraftmaschinen-Steuerungssystem 2 weist folgende Baugruppen auf: eine Eingabeverarbeitung 4,
welche die Eingabezeit eines Kurbclwellenwinkelsignals mißt und eine Analog-Digital-Wandlung des Maschincnzuslandssignals vornimmt; einen Festwertspeicher oder ROM 6, der ein Verarbeitungsprogramm
speichert, um ein Eingangssignal zu erhalten und ein Ausgangssignal zu liefern; einen Befehlsausführungsprozessor 8, der das Vcrarbcilungsprogramm mit jeweils einem Befehl zu einer Zeit ausfuhrt; und eine Ausgangssteuerung 10, welche ein Zündsignal und ein
Kraftstoffeinsprit/.si^nal als Ausgangssignalc liefert.
Das /ündsignal wird in Abhängigkeit von der optimalen Frühzündung und der Zündspulen-Einschaltzeit für jedes Kurbclwcllcnwinkclsignal ein- und ausgeschaltet.
Das optimale Kraftsloffeinspritzsignal wird bei jeder
Drehung um 360" in der Winkelstellung von 0" einmal
ausgegeben, wobei die Verzögerung des Kraftstoffeinspritzsignals
vom 0°-Signal zur Vorderflanke konstant ist.
Unter diesen Voraussetzungen wird dir Ausgangssteuerung
von r,·+1 bis r, μ in herkömmlicher Weise gemaß
F i g. 1 durchgeführt Wie bereits erwähnt, sind bei herkömmlichen Systemen ein Vergleichsregister und eine
Zeitsteuerung bzw. ein Zeitgeber vorgesehen.
Wenn das erste Kurbelwellenwinkclsignal von 0° abgetastet
wird, wie es in F i g. 1A dargestellt ist, wird die Differenz zwischen der Eingabezeit Χι-1 des unmittelbar
vorhergehenden 270"-Kurbelwellcnwinkelsignals und der Eingabezeit -V/des augenblicklichen 0°-Signals
berechnet, um Δ-, zu liefern, so daß 4',+1 = 4in (erwarteter
Wert) = ^,(gemessener Wen) = Xi-Xi ι gilt, ΐϊ
Die Eingangszeit kann durch Lesen der Zeitsteuerung mit einem Befehlsausführungsprozessor 8 bekannt sein,
der die Absolutzeit mißt, wenn das Kurbelwellcnwinkelsignal abgetastet wird.
Infolgedessen kann die Ausgabezeit des Zündsignals in folgender Weise berechnet werden:
Zündsignal-Anstiegszeit
- Tj+2 = X,+ AWx x
Zündsignal-Abfallzeit
Zündsignal-Abfallzeit
- Tj+i - X1+ AWx X (l -
SAi
90
90
90 J
25
30
In gleicher Weise wird die Ausgabezeit des Kraftstoffeinspritzsignals
in folgender Weise berechnet:
Einspritzsignal-Anstiegszeit
= Tj+ 1 = Xi + k(k = konstant);
Einspritzsignal-Abfallzeit
= Tj+A = Xi + k + Tn.
= Tj+ 1 = Xi + k(k = konstant);
Einspritzsignal-Abfallzeit
= Tj+A = Xi + k + Tn.
Da bei einem herkömmlichen System nur ein Vergleichsregister verwendet wird, müssen zumindest zwei
Ausgabezeiten Tj+ 1 und Tj+i in einer Warteschlangc gespeichert
oder registriert werden. In diesem Falle hat die Warteschlange die in F i g. 3 dargestellte Form. Wartefelder
11 und 12 sind in einem Speicherbereich mit wahlfreiem Zugriff angeordnet, in dem die Befehle und
Ausgabezeiten gemäß der Reihenfolge der Ausgabezciten gestapelt sind. Wenn das Kurbelwellcnwinkelsignal
der Brennkraftmaschine eingegeben wird, werden r,, ι
und Tj+2 erneut gestapelt, wie es in F i g. 3 dargestellt ist,
wobei man erkennt, daß unverarbeitete Befehle in den Adressen L, L + 1, Mund M + 1 gelassen werden. Die
Wirkungsweise der Ausgabesteuerung eines herkömmlichen Systems dieser Bauart wird gemäß dem Verfahren
durchgeführt, wie es im Flußdiagramm in F i g. 4 und 5 dargestellt ist.
Zunächst erfolgt beim Schritt 14 eine Beurteilung, ob der Kurbelwcllenwinkel der Brennkraftmaschine 0" beträgt
oder nicht. Wenn der Kurbelwellenwinkel 0u ist,
gehl das Programm zum Schritt 16 weiter, und es weiden
die Einspritzsignal-Anstiegszeit (r,ii) und die
Zündsignal-Anstiegszeil (r,,.>) berechnet. Dann gehl
das Programm zum Schritt 18 weiter, wobei die /eilen Γ/, ι und r,12 mit den in der Wartcschlange registrierten
J5
40
50
55
bo Ausgabezeiten verglichen werden. Dieser Vergleich bestimmt,
welcher Zeitpunkt früher Hegt. Das Programm gehl dann zum Schritt 20 weiter, wobei ausgehend von
dem beim vorhergehenden Schritt erhaltenen Vergleichsergcbnis der Einspritzsignal-Anstiegsbefehl und
der Zündsignal-Anstiegsbefehl in der Warteschlange 1 gespeichert werden, während die Zeitpunkte ry+i und
γ, 12 in der Warteschlange 2 gespeichert werden.
Wenn der im Vcrgleichsregister gespeicherte Ausgabezeitpunkt
mit dem Wert der Zeitsteuerung beim Schritt 22 in F i g. 5 zusammenfällt, da die Ausgabezeit
des Befehls, der als erster ausgegeben werden soll und an der Oberseite der Warteschlange unter den in der
Warteschlange 1 gespeicherten Befehlen gespeichert ist, im Vergleichsregister gespeichert ist, wird die Ausgabeverarbeitung
entsprechend diesem Befehl beim Schritt 22 in F i g. 5 durchgeführt. Dann, beim anschließenden
Schritt 24, erfolgt ein Vierzehnzeilensprung der Warteschlange ! und der Wartcschlange 2. Das Programm
geht dann zum Schritt 26 weiter, und es erfolgi eine Beurteilung, ob die Berechnung der nächsten Ausgabezeit
erforderlich ist oder nicht. Wenn nicht, wird ein NO-Befehl (keine Ausgabeverarbeilung) an der Unterseite
der Warteschlange eingesetzt. Wenn die Berechnung der nächsten Ausgabezeilen erforderlich ist, wird
die Berechnung der nächsten Ausgabezeiten, ζ. Β von τ, ^ i und F/+4 beim Schritt 28 durchgeführt. Als Nächstes
werden beim Schritt 30 die neu berechneten Ausgabezeiten mit den bereits in der Warteschlange gespeicherten
Ausgabezeiten verglichen. Beim Schritt 32 erfolgt die Registrierung oder Speicherung gemäß der Reihenfolge
der Ausgabezeiten.
Somit muß bei einem herkömmlichen System eine minimale Anzahl von 2 χ (Anzahl der Ausgabekanäle)
RAMs für die Wartebereiche verwendet werden. Der Vergleich zur Wahl dieser Ausgabesignale von früheren
Ausgabe/.eiten und das Aufstapeln oder Aneinanderreihen in der Warteschlange sind erforderlich, was zu einer
komplizierten Programmverarbeitung führt.
Wenn zwei Ausgabezeiten sehr dicht beieiander liegen, sind eine Verarbeitung des ersten Ausgabesignals,
ein Vierzehnzeilensprung der Warteschlange und das Setzen der nächsten Ausgabezeit im Vergleichsregister
erforderlich. Soinil kann die Ausgabeverarbeitung des zweiten Ausgabezeitpunktes nicht innerhalb der Zeit
durchgeführt werden, die von der obigen Verarbeitung beansprucht wird, was zu einem Fehler führt und hinsichtlich
der Steuerungsgenauigkeit zu schwerwiegenden Problemen führt.
Als Alternative zu dem System für die Ausgabesteuerung, das ein Warteschlangensystem verwendet, ist ein
System bekannt, das viele Zähler verwendet, z. B. ist jeder Kanal mit einem eigenen Zähler versehen. Als
Beispiel für ein solches System ist ein programmierbarer Zeitsteuerungsmodul, der an ein Mikroprozessorsystem
angeschlossen ist, aus der US-PS 41 61 787 bekannt. Dort ist ein programmierbarer Modul angegeben,
der einen Zähler, eine Speicherschaltung und eine Slcuerlogik für jeden Kanal aufweist. Ein derartiges System
erfordert jedoch eine sehr umfangreiche und sperrige Hardware und leidet an einer ungenügenden Anpassungsfähigkeit,
die es nicht ermöglicht. Änderungen der Spezifikation hinreichend Rechnung zu tragen. Außerdem
enthalt ein solches System weder eine Maskenfunkiion, die nachstehend näher erläutert ist, um zu bestimmen,
ob die Zählungen eines Registers als Ausgabezeit wirksam sind oder nicht, noch enthält es eine Funktion
zur Bestimmung des Kanals.
Aufgabe der Erfindung ist es, eine Schaltungsanordnung
zur Zeitsteuerung von Ausgabcsignalen eines taktgesteuerten Mikroprozessors der vorliegenden Art
anzugeben, die eine präzise Steuerung einer Brennkraftmaschine od. dgl. ermöglicht sowie ausreichend anpassungsfähig
in Abhängigkeit von Änderungen der Spezifikationen und sowohl hinsichtlich der Hardware
und der Software einfach ist.
Diese Aufgabe wird bei der anfangs genannten Schaltungsanordnung erfindungsgemäß dadurch gelöst, daß
die Speichermittel ein erstes Feld zum Speichern der Zeit, in der die vorbestimmte Ausgabe durchgeführt
wird, und ein zweites Feld, zum Speichern einer Maskeninformation zur Anzeige, ob die Zeit wirksam oder
nicht-wirksam ist, enthalten und daß eine Bestimmungsschaltung, der die Maskeninformation und ein Koinzidenzsignal
aus den Vergleichsmittcln zugeführt wird, zur Bestimmung, ob das zu den Steucrmitteln zu liefernde
Koinzidenzsignal wirksam oder nicht-wirksam ist, vorgesehen ist.
Das erfindungsgemäße System ist als Mehrzwecksystem geeignet und spricht auf Änderungen der Spezifikation
in hinreichender Weise an. Außerdem ist das erfindungsgemäße System für eine Steuerung mit einer
Vielzahl von Ausgangssignalen und hoher Präzision geeignet, wobei die Software und die Hardware verringert
werden. Das bedeutet, Warteschlangen für die Software sind nicht erforderlich, ebensowenig ist es erforderlich,
RAMs in Zuordnung zu den Registern einzubauen, um die entsprechenden Ausgabezeiten zu speichern, um
den nächsten Ausgabezeitpunkt zu berechnen.
Da die Ausgabezeiten von den Registern zur Speicherung dieser Ausgabezeiten im Zeitteilungs- oder Zeitscheibenbetrieb
dem Komparator geliefert werden und die Vergleichsoperation durchgeführt wird, ohne die
Steuerung durch den Mikroprozessor zu erfordern, wird die Belastung oder Beanspruchung des Mikroprozessors
verringert. Außerdem enthalten gemäß der Erfindung die Register zum Speichern der Ausgabezeiten
Maskenfelder zum Wählen, ob das Vergleichsergebnis wirksam sein soll oder nicht. Somit können die Register
zum Speichern der Ausgabezeiten als Arbeils-RAM behandelt werden, indem man die Maskendaten der entsprechenden
Register auch dann löscht, wenn die Anzahl der Ausgabekanäle für die Steuerung klein ist
Da die Register zum Speichern der Ausgabezeiten Kanalbestimmungsfelder enthalten, kann die gleichzeitige
Ausgabe über viele Kanäle für die Brennkraftmaschinensteuerung z. B. dadurch erreicht werden, daß
man die beiden Kanalbestimmungsfelder eines bestimmten Registers auf hohen Logikpcgcl setzt, wie es
zeugs gemäß einem herkömmlichen System, wobei
Fig. IA ein Zeitablaufdiagramm des Kurbelwellenwinkclsignals,
I ig. IB ein Zcitablaufdiagramm des Zündungssir>
gnals,
Hg. IC ein Zcitablaufdiagramm des Kraftstoffeinspritzsignalsund
Hg. II) ein Zcitablaufdiagramm der Absolutzeit angeben;
to l·' i g. 2 ein Blockschaltbild eines herkömmlichen
Stcucrungssyslems für eine Brennkraftmaschine;
Fig.3 eine Darstellung zur Erläuterung der Wartcschlangen
von Ausgabezeiten und Steuerbefehlen bei einer herkömmlichen Steuerung einer Brennkraftma-I1S
schine;
Γ ■ g. 4 ein Flußdiagramm zur Erläuterung der Prozedur
der Verarbeitung bei Abtastung eines Kurbelwellcnwinkelsignals bei einem herkömmlichen Steuerungssystem:
F i g. 5 ein Flußdiagramm zur Erläuterung der Prozedur der Verarbeitung bei Koinzidenz der von einer Zeitsteuerung
gemessenen Absolutzeit und der Ausgabezeit eines Steuersignals bei einem herkömmlichen Steuerungssystem;
F i g. b ein Blockschallbild zur Erläuterung einer Ausführungsform
der Erfindung;
F i g. 7 ein detailliertes Schaltbild der Steuerlogik gemäß F ig. 6;
Fig.8 ein detailliertes Schaltbild eines Wählers gemaß
Fig.7;
Fig.9A—9N Zeitablaufdiagramme zur Erläuterung
der Operationen der Stcuerlogik gemäß F i g. 7 und des Wählers gemäß F i g. 8, wobei
Fig. 9A ein Zcitablaufdiagramm eines Basistaktsignals Φ 1 als Eingangssignal für die Steuerlogik,
I" i g. 9B ein Zcilablaufdiagramm eines Basistaktsignals
Φ 2,
F i g. 9C ein Zcitablaufdiagramm eines Vorgabe- oder P/?E9£T-Signals,
Fig.9D ein Zeitablaufdiagramm eines Lade- oder LOA Ü-Signals,
F i g. 9E ein Zcilablaufdiagramm von Ausgabesignalen SHA 0 his SHA 3 der Verschiebungseinrichtung,
F i g. 9!·' ein Zeitablaiifdiagramm der Ausgabcsignale
SHBO bis .9Hi?3 der Verschiebungseinrichtung,
Fig.9G ein Zcitablaufdiagramm eines SEL-Eingangs.signals
zum Wähler,
F i g. 9H und 91 Zeitablaufdiagramme von Ausgabesignalen
SL 1 und SL 2 eines ersten und eines zweiten Wählers,
Fig.9J — 9M Zeitablaufdiagramme von Gattersteue-
nachstehend näher erläuteri isi. Eine Anfrage zur Aus- rungssignalen G J, G 2, GG 1 und GG 2 und
gabe von Impulsen kleiner oder schmaler Impulsbreite
durch einen Kanal kann auch erreicht werden, indem man die beiden Ausgabezeiten in den beiden Registern
speichert und die Kanalbestimmungsfelder von jedem dieser beiden Register so setzt, daß sie ihren Kanal bestimmen.
Auf diese Weise können Ausgabeanfragen in einem Intervall erhalten werden, das kurzer ist als die
Verarbeitungsauflösung des Mikroprozessors über einen Kanal, so daß eine genauere Steuerung der Maschine
durchgeführt werden kann.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispiclcn und unter Bezugnahme
auf die Zeichnung näher erläutert. Die Zeichnungzeigt in:
F i g. 1 Zeitablaufdiagramme von Steuersignalen bei der Steuerung der Brennkraftmaschine eines KraftfahrF
i g. 9N ein Zeitablaufdiagramm von Eingangssignalen CH1 und CH 2 zu den ersten und zweiten Wählern
angeben:
Fig. 10 ein Flußdiagramm zur Erläuterung der Prozedur
der Verarbeitung bei Abtastung eines Kurbelwellenwinkelsignals bei einer erfindungsgemäßen Anordnung;
und in
Fig. 11 ein Flußdiagramm zur Erläuterung der Prozedur
der Verarbeitung bei Koinzidenz der von einer Zeitsteuerung gemessenen Absolutzeit und der Ausgabezeil
eines Steuersignals bei einer erfindungsgemäßen Anordnung.
b5 Fig.6 zeigt ein Blockschaltbild einer Ausführungsform der erfindungsgemäßen Anordnung. In Fig.6 erkennt
man einen Zeitgeber 34, der ein frei laufender Zähler ist und die Absolutzeit anzeigt; sein Ausgabesi-
gnal kann über einen internen Datenbus 36 gelesen werden,
so daß der laufende oder augenblickliche Wen der Absolut/.eit bekannt ist. Die Register R 1 und R 2 sind
Register zum Speichern von Maskendaten 38 und 40 bzw. Ausgabezeitdaten 42 und 44. Die Register RR 1
und RR 2 sind Register zum Speichern von Maskendaten 46 und 48, von Kanalbestimmungsdaten 50 und 52
bzw. von Ausgabezeildaten 54 und 56. Die Maskendaten sind Kennzeichen mit einem 1-Bit-Aufbau zur Beurteilung,
ob die jeweiligen, in den Registern Ri, R 2, RR 1 oder RR 2 gespeicherten Ausgabezcilen wirksam
sein sollen oder nicht. Wenn bei dieser Ausführungsform z. B die Maskendaten den Logikpcgel »1« haben,
werden die Ausgabezeitdaten als wirksam beurteilt; und wenn die Maskendaten den Logikpegel »0« haben, werden
die Ausgabezeitdaten als nicht wirksam beurteilt. Die entsprechenden Maskendaten für die Register R 1,
Λ2, RR 1 und RR2 werden auf einem Maskenbus 60
über Übertragungsgatter 581, 582,583 bzw. 584 ausgegeben.
Die entsprechenden Ausgabezeitdaten der Register R 1, R2, RR 1 und RR 2 werden auf einem Zeitbus
64 über Übertragungsgatter 621,622,623 bzw. 624 ausgegeben.
Die Kanaldaten 50 und 52 der Register RR 1 und RR 2 haben bei dieser Ausführungsform einen
2-Bit-Aufbau, so daß der eine oder beide Kanäle von Kanal 1 (CWl) und Kanal 2 (CW 2) bestimmt werden
können. Wenn somit eines der Bits den Logikpegel »1« hat, wird der diesem Bit entsprechende Kanal gewählt.
Wenn beide Bits den Logikpegel »1« haben, werden beide Kanäle 1 und 2 gewählt. Diese Kanaldaten werden
auf einem Kanalbus 68 über Übertragungsgatter 661 bzw. 662 ausgegeben.
Die Übertragungsgatter 581 bis 584,621 bis 624 sowie
661 und 662 werden so gesteuert, daß die Maskendaten und die Ausgabezeitdaten der Register R 1 und R 2, und
die Maskendaten, die Kanalbestimmungsdaten und Ausgabezeitdaten der Register RR 1 und RR 2 im Zcitteilungs-
oder Zeitscheibenbetrieb auf dem Maskenbus 60, dem Kanalbus 68 und dem Zeitbus 64 ausgegeben
werden können. Diese Übertragungsgatter 581—584, 621 —624 sowie 661 und 662 werden von einer nachstehend
näher beschriebenen Stcuerlogik 70 gesteuert. Die auf dem Zeitbus 64 ausgegebenen Ausgabezeitdaten
werden dem Eingang eines die Vergleichsmittel darstellenden Komparators 72 zugeführt. Das Ausgangssignal
des Zeitgebers 34 wird dem anderen Eingang des Komparators 72 zum Vergleich zugeführt. Wenn die beiden
Eingangssignale miteinander übereinstimmen, iicfert der Komparator 72 ein Koinzidenzsignal, das einem
Maskengatter 74 zugeführt wird. Ein Steuersignal zum öffnen oder Schließen des Maskengatters 74 wird vom
Maskenbus 60 geliefert. Wenn somit die Maskendaten den Logikpegel »1« haben, öffnet das Maskengatter 74,
so daß die Koinzidenzdaten der Steuerlogik 70 geliefert werden. Die Steuerlogik 70 gibt Gattersieucrsignalc
Gl, G 2, GGl und GG 2 heraus. Das Gattersteuersignal
G1 steuert die Übertragungsgatter 581 und 621,
das Gattersteuersignal G 2 steuert die Übertragungsgatter 582 und 662. Das Gattersignal GG1 steuert das
Übertragungsgatter 583, 661 und 623, und das Gattersteuersignal
GG 2 steuert die Übertragungsgatter 584,
662 und 624. ;
Die Eingangssignale Φί, Φ2, PRESET'und RESET
werden der Steuerlogik 70 zugeführt Die Eingangssignale Φ X und Φ 2 sind Basistaktsignale des Systems.
Das PRESET-Signil wird verwendet, um die Sleuerlogik
70 zu starten, und das /?ES£T-Signal wird verwendet,
um die Ausgabeanfrage zu löschen. Die Steuerlogik 70 liefert am Ausgang Ausgabeanfragesignal ORQ1
ηηά ORQ 2.
F i g. 7 zeigt ein Schaltbild zur Erläuterung von Einzelheiten
der Steurlogik gemäß F i g. 6. In F i g. 7 ist eine Versehicbungscinrichtung 76 angegeben, die von einer
strichpunktierten Linie umgeben ist. Diese Verschiebungseinrichuing
76 ist eine Ringverschiebungseinrichtung, die vorangestellt werden kann und anzeigt, welches
der Register R 1. R 2, RR 1 oder RR 2 gewählt ist.
ίο Diese Verschiebungscinrichtung 76 enthält acht Inverter
781 bis 788, eine erste Gruppe von Übertragungsgattern 801 bis 808, eine zweite Gruppe von Übertagungsgattern
821 bis 824 sowie UND-Gatter 84 und 86. Das Basistaktsignal Φ 1 wird den Übenragungsgattern 802,
804, 806 und 808 in der ersten Gruppe von Übertragungsgattern zugeführt, um sie zu steuern. Das Basästaklsignal
Φ2 wird den Übertragungsgattern 801, 803,
805 und 807 in der ersten Gruppe von Übertragungsgattern zugeführt, um sie zu steuern. Das Taktsignal Φ 2
wir über das UND-Gatter 86 den Übertragungsgattern 821—824 der zweiten Gruppe von Übertragungsgattern
zugeführt, um sie synchron mit dem PRESET-Signal
zu steuern. Das PRESET-Signal wird an den anderen
Eingang des UND-Gatters 84 über einen Inverter angelegt. Wenn somit das f7?£S£T-Signal einen niedrigen
Logikpcgel und das Basistaktsignal Φ 2 einen hohen Logikpegel haben, werden die Übertragungsgatter 801,
803, 805 und 807 aus der ersten Gruppe von Übertragungsgattern geöffnet. Die Ausgangssignale der Übertragungsgatter
801,803,805 und 807 werden einem Eingang der entsprechenden UND-Gatter 881—884 zugeführt.
Das Taktsignal Φ 1 wird den anderen Eingängen dieser UN D-Gatter 881 -884 zugeführt.
Infolgedessen lassen die UND-Gatter 881, 882, 883 und 884 die Gattersteuersignale Gl, G 2, GGl und
GG 2 synchron mit dem Taktsignal Φ1 hindurch.
Die Ausgangssignale SHBO und SHBi der Inverter
782 und 784 werden den Eingängen Seines ersten Wählers
901 und eines zweiten Wählers 902 zugeführt. Die Kanaldatcn CV/ 1 und CW 2 werden den Eingängen A
der Wähler 901 und 902 über den Kanalbus 68 zugeführt. Hinsichtlich der Funktion dieser Wähler 901 und
902 wird ein Wählsignal SEL von einem ODER-Gatter 92 erhalten, so daß der Ausgang der Verschiebungseinrichtung
76 gewählt wird, wenn die Gattersteuersignale G 1 und G 2 angelegt werden, und der Kanalbus 68 wird
gewählt, wenn die Gattersteuersignale GG 1 und GG 2 angelegt werden. Bei dieser Ausführungsform wird der
Eingang A selektiv an einen Ausgang Y angeschlossen, wenn dieses Wählsignal SEL den Logikpege! »1« hat,
und der Eingang B wird gewählt, wenn das Wählsignal SEL den Logikpege! »0« hat. Die Ausgangssignale der
Wähler 901 und 902 werden an Eingänge der UND-Gatter 94 bzw. % angelegt. Ein Koinzidenzsignal MEQLJ
vom Komparator 72 wird über das Maskengatter 74 an den anderen Eingang der jeweiligen UND-Gatter 94
bzw. 96 angelegt. Diese UND-Gatter liefern die "K-Ausgangssignale
der Wähler 901 und 902 an eine dritte Gruppe von Übertragungsgattern 981 und 982 synchron
mit dem Koinzidenzsignal MEQU. Diese Übertragungsgatter 981 und 982 werden vom Taktsignal Φ2 gesteuert
und liefern die Ausgangssignale der Wähler 901 und 902 Ober die U N D-Gatter 94 und 96 zu den Setzeingängen
von ersten und zweiten RS-Flip-Flops 1001 und
1002. Infolgedessen werden diese Flip-Flops 1001 und
1002 gesetzt und an den entsprechenden Ausgängen Q die Ausgangssignale ORQX und ORQ 2 abgegeben.
Diese Flip-Flops 1001 und 1002 werden von dem
ίο
/?£5£7"-Signal zurückgesetzt, das an die Riicksctzanschlüsse angelegt wird. Der Bereich 101, der von einer
strichlierten Linie in F i g. 7 umgeben ist, bestimmt, ob das die Koinzidenzabtastung repräsentierende Signal
an den Ausgabeteilen, die R 1, R 2 entsprechen, oder an den Ausgabeteilen empfangen werden, die von den Kanalbestimmungsdaten von RR 1, RR 2 bestimmt sind.
Fig.8 zeigt ein detailliertes Schaltbild der Wähler
901 und 902. Das Eingangssignal A wird an einen F.ingang eines UND-Gatters 102 angelegt, während das
Eingangssignal S an den einen Eingang eines UND-Gatters 108 angelegt wird. Das Wählsignal SIiL wird an
den anderen Eingang des UND-Gatters 102 angelegt, und das invertierte Signal des Wählsignals SEL wird an
den anderen Eingang des UND-Gatters 108 über einen Inverter 106 angelegt. Beide Ausgangssignale dieser
UND-Gatter 102 und 108 werden an die Ausgänge Y über ein ODER-Gatter 104 angelegt. Wenn das Wählsignal SEL den Logikpegel »1« hat, wird das Eingangssignal A am Ausgang V über das UND-GaUer 102 und
das ODER-Gatter 104 erhalten. Wenn das Wählsignal SEL den Logikpegel »0« hat, wird das Eingangssignal B
an den Ausgängen Yüber den Inverter 106, das UND-Gatter 108 und das ODER-Gatter 104 erhalten.
Die Fig.9A bis 9N zeigen Zeitabiaufdiagramme der
Schaltungen gemäß F i g. 7 und 8. F i g. 9A zeigt ein Zeitablaufdiagramm des Taktsignals Φ\, Fig.9B zeigt ein
Zeitablaufdiagramm des Taktsignals Φ2, Fig.9C zeigt
ein Zeitablaufdiagramm des voreinstellbaren Signals PRESET, F i g. 9D zeigt ein Zeitablaufdiagramm des Ladesignals LOAD, F i g. 9E zeigt ein Zeitablaufdiagramm
der Ausgangssignale SHA 0 bis SHA 3 der Schiebeeinrichtung 76, F i g. 9F zeigt ein Zeilablaufdiagramm der
Ausgangssignale SHBQ bis SWS3 der Verschiebungseinrichtung 76, Fig.9G zeigt ein Zeitablaufdiagramm
des Wählsignals SEL als Eingangssignal für die Wähler 901 und 902, F i g. 9H und 91 zeigen Zcilablaufdiagramme der Ausgangssignale SL 1 und S/. 2 der ersten und
zweiten Wähler 901 bzw. 902, F i g. 9) bis 9M zeigen Zeitablaufdiagramme der Gattersteuersignale G 1, G 2,
GG 1 bzw. GG 2, und F i g. 9N zeigt ein Zcitablaufdiagramm der Kanalwählsignale CH1 und CH 2 als Eingangssignale für die ersten und zweiten Wähler 901 und
902.
Die Wirkungsweise der Ausführungsform gemäß Fig.7 wird nachstehend anhand dieser Zeitablaufdiagramme erläutert. Zunächst wird ein Impuls 110 des
Taktsignals Φ2 gemäß Fig.9B an einen Eingang des UND-Gatters 86 sowie an einen Eingang des UND-Gatters 84 angelegt. Das voreinstcllbare Signal
PRESET mit hohem Pegel gemäß F i g. 9C wird an den anderer. Eingang des UND-Gatters 86 angelegt, und das
vom Inverter invertierte Signal PRESET wird an den anderen Eingang des UND-Gatters 84 angelegt. Infolgedessen wird das UND-Gatter 86 geöffnet und das
Signal PRESET wird als Impuls 112 des Ladesignals LOAD gemäß F i g. 9D an die Übertragungsgatter 821,
822, 823 und 824 angelegt. In diesem Augenblick wird das UND-Gatter 84 geschlossen. Als Ergebnis werden
die Logikwerte »1«, »0«, »0« und »0« in die Verschiebungseinrichtung 76 gesetzt, un die Impulse I16(_4 der
Signale SHAO, SHAi, SHA2 und SHA3 gemäß
Fi g.9E jeweils an einen Eingang der jeweiligen UND-Gatter 881,882,883 und 884 angelegt.
Als Nächstes wird der Impuls 114 des Taktsignals Φ\
an den anderen Eingang der jeweiligen UND-Gatter 881, 882, 883 und 884 angelegt Infolgedessen gibt das
pcgcl heraus, während die UND-Gatter 882, 883 und
884 Ausgangssignale mit niedrigem Logikpegel herausgeben. Infolgedessen wird der Impuls 118 des Signals
G 1 gemäß Fig.9| am UND-Gatter881 ausgegeben.
Ί Der Impuls 118 des Gatterstcucrsignals G 1 wird an
die Übertragungsgatter 581 und 621 angelegt, um diese Übertragungsgattcr 581 und 621 zu öffnen. Die in das
Register R 1 gesetzten Ausgabe/.eitdaten 42 werden somit dem einen Eingang des Komparator 72 über den
ίο Zeitbus 64 geliefert. Andererseits werden die Maskendaten des Registers R 1 an das Maskengatter 74 über
den Maskenbus 60 angelegt. Die Absolutzeitdaten vom Zeitgeber 34 werden an den anderen Eingang des Komparators 72 angelegt, um einen Vergleich durchzuführcn.
Wenn eine Koinzidenz als Vergleichscrgebnis abgetastet wird, wird ein Koinzidenzsignal EQUdes Komparators 72 an den einen Eingang des Maskengatters 74
angelegt. Wenn die Maskendaten 38 hohen Logikpege! haben (das Vergleichsergebnis der Augabezeitdaten 42
am Komparator 72 wird ausgeblendet, wenn die Maskendaten 38 niedrigen Logikpegel haben), wird das Signal mit hohem Logikpegei als Eingangssignal dem als
UND-Gatter ausgebildeten Maskcngatier 74 gemäß 2r>
I" i g. 7 zugeführt. Somit liefert das Maskengatter 74 ein Koinzidenzsignal im EQU mit hohem Logikpegel, und
dieses Signal mit hohem Logikpegel wird jeweils an einen Eingang der UND-Gatter 94 und 96 angelegt.
Da der Taktimpuls 114 des Taktsignals ^l an die
jo Übertragungsgattcr 802, 804, 806 und 808 angelegt wird, werden diese Übertragungsgatter geöffnet. Der
Impuls 12Oi < des Signals SHBO geht auf hohen Logikpegei, und die Signale SHB1 bis SWS3 gehen auf niedrigen Logikpegei zu einem Zeitpunkt, wie es in F i g. 9F
J5 dargestellt ist. Dann wird das Signal mit hohem Logikpegei an den Eingang S des Wählers 901 angelegt, und
das Signal mit niedrigem Logikpegel wird an den Eingang S des Wählers 902 angelegt. Da der Impuls 122 des
Wählsignals SEL mit niedrigem Logikpegei gemäß Fi g. 9G an die entsprechenden Wähleingänge SEL der
Wähler angelegt werden, wählen die Wähler 901 und 902 den Eingang B; gemäß der Erfindung wird der Eingang A dann gewählt, wenn das Wählsignal SFi. hohen
Logikpegei hat, und der Eingang S wird gewählt, wenn das Wählsignal SEL neidrigen Logikpegei hat.
Der Impuls 124 des Signals SL 1 mit hohem Logikpegei gemäß F i g. 9H wird am Ausgang Vdcs Wählers 901
abgegeben, der an den anderen Eingang des UND-Gatters 94 angelegt wird. Ein Impuls 126 des Signals SZ. 2
gemäß Fig.91 wird am Ausgang V des Wählers 902 abgegeben, der an den anderen Eingang des UND-Gatters 98 angelegt wird. Infolgedessen läßi das UND-Gaiter 94 das Koinzidcnzsignal MEQLJ passieren, und das
UND-Gatter 96 sperrt den Durchgang des Koinzidenz-SS signals MEQU. Infolgedessen wird das Koinzidenzsignal MEQU mit hohem Logikpegel an das Übertragungsgattcr 981 angelegt Ein zweiter Impuls 128 des
Taktsignals Φ 2 öffnet das Übertragungsgatter 981 und wird an den Setzeingang des Flip-Flops 1001 angelegt
um es zu setzen. Dann gibt das Flip-Flop 1001 ein Ausgabeanfragesignal ORQ i an den Ausgang Q. Wenn keine zeitliche Koinzidenz abgetastet wird und das Koinzidenzsignal MEQU einen niedrigen Logikpegel hat, wird
das Flip-Flop 1001 nicht gesetzt.
ω Da das voreinstellbare Signal PRESETm diesem Augenblick einen niedrigen Logikpegel hat, wird es vom
Inverter invertiert, und ein Signal mit hohem Logikpegei wird dem UND-Gatter 84 eingegeben. Infolgedes'
sen läßt das UND-Gatter 84 einen Impuls 128 des Taktsignals Φ 2 hindurch, der an die Übertragungsgattcr
801, 803, 805 und 807 angelegt wird. Diese Übertragungsgatter 801, 803, 805 und 807 werden geöffnet, so
daß die in der Verschiebungseinrichtung 76 gespeicherten Daten verschoben werden. Die Logikwerte »0«, »1«,
»0« und »0« werden in die Verschiebungseinrichtung 76 gesetzt, und Impulse 130,-4 der Signale SHA 0, SHA 1,
SHA 2 und SHA 3 gemäß F i g. 9E werden an jeweils einen Eingang der jeweiligen UN D-Gatter 881,882,883
bz-v. 884 angelegt. Ein zweiter Impuls 132 des Taktsignals
Φ\ gemäß Fig.9A wird jeweils an den anderen
Eingang der jeweiligen UND-Gatter 881,882,883 bzw.
884 angelegt.
Das UND-Gatter 882 liefert ein Ausgangssignal mit hohem Logikpegcl, und die anderen UND-Gatter 881,
883 und 884 liefern jeweils Ausgangssignalc mit niedrigem
Logikpegel. Somit wird ein Impuls 134 des GiUtersteuersignals G2 gemäß F i g. 9K vom UND-Gatter882
ausgegeben. Ein Impuls 134 des Gattersteuersignals G 2 wird an die Übertragungsgattcr 582 und 622 zur öffnung
dieser Gatter angelegt. Die in das Register R 2 gesetzten Ausgabezeitdaten 44 werden dann dem einen
Eingang des Komparators 72 über den Zeilbus 64 zugeführt. Andererseits werden die Maskendaten 40 des Registers
R 2 dem Maskengatter 74 über den Maskenbus 60 zugeführt. Die Absolutzeitdaten vom Zeitgeber 34
werden dem anderen Eingang des Komparators 72 zu Vergleichszwecken zugeführt.
Wenn keine zeitliche Koinzidenz abgetastet wird und das Koinziden/.signal MEQU niedrigen Logikpegel hat,
wird das Flip-Flop 1002 nicht gesetzt.
Da das voreinstellbare Signal PRESETm diesem Augenblick
niedrigen Logikpegel hat, wird es vom Inverter invertiert, so daß Signale mit hohem Logikpegel auf
beide Eingänge des UND-Gatters 84 gegeben werden. Infolgedessen läßt das UND-Gatter 84 den Impuls 142
des Taktsignals Φ 2 passieren, um ihn an die Übertragungsgatter 801, 803, 805 und 807 anzulegen. Diese
Übertragungsgatter 801,803,805 und 807 werden geöffnet,
und die Daten in der Verschiebungseinrichtung 76 verschoben. Logikwerte »0«, »0«, »1« und »0« werden in
die Verschiebungseinrichtung 76 gesetzt, und Impulse 144, _4 der jeweiligen Signale SHAO.SHA i,SHA2und
SHA 3 werden an jeweils einen Eingang der UND-Gatter 881, 882, 883 bzw. 884 angelegt. Als Nächstes wird
ein dritter Impuls 146 des Taktsignals Φ\ gemäß Fig.9A an den jeweiligen anderen Eingang der UND-Gatter
881,882,883 und 884 angelegt. Das UND-Gatter 883 liefert ein Ausgangssignal mit hohem Logikpegel,
und die anderen UND-Gatter 881, 882 und 884 liefern jeweils Ausgangssignale mit niedrigem Logikpegel.
Infolgedessen wird ein Impuls 148 des Gattersteuersignals
GG 1 gemäß Fig.9L vom UND-Gatter883abgegeben.
Der Impuls 148 des Gattersteuersignals GG 1 wird an die Übertragungsgatter 583,661 und 623 angelegt,
um sie zu öffnen. Die in das Register RR 1 gesetzten Ausgabezeitdaten 54 werden dem einen Eingang
Wenn eine Koinzidenz abgetastet wird, wird ein 30 des Komparators 72 über den Zeitbus 64 zugeführt,
Koinzidenzsignal EQU vom Komparator 72 an den einen Eingang des Maskengatters 74 angelegt. Wenn die
Maskendaten 40 hohen Logikpegel haben, werden Signale mit hohem Logikpegel auf beide Eingänge des
Maskengatters 74 gemäß F i g. 7 gegeben, so daß das Maskengatter 74 ein Koinzidenzsignal MEQU mit hohem
Logikpegel liefert, das dann an jeweils einen Eingang der UND-Gatter 94 und % angelegt wird. Der
Impuls 132 des Taktsignals Φ 1 wird an die Übertragungsgatter 802, 804, 806 und 808 angelegt, um diese
Gatter zu öffnen. Ein Impuls 136t des Signals SHB 1
geht auf hohen Logikpegel, und die Signale SHBO, SHB 2 und SHB 3 gehen jeweils auf niedrigen Logikpcgel
zu einem Zeitpunkt, wie es in F i g. 9F dargestellt ist.
während die Maskendaten 46 dem Maskengatter 74 über den Maskenbus 60 zugeführt werden, und die Kanalbestimmungsdaien
50 werden den Eingängen A der Wähler 901 und 902 gemäß F i g. 7 über den Kanalbus 68
zugeführt, und zwar gemäß dem Zeitablauf nach F i g. 9N. Die Absolutzeitdaten vom Zeitgeber 34 werden
dem anderen Eingang des Komparators 72 zu Vergleichszwecken zugeführt. Wenn der Vergleich ergibt,
daß die Eingangssignale miteinander übereinstimmen, wird ein Koinzidenzsignal EQU vom Komparator 72 an
den einen Eingang des Maskengatters 74 angelegt. Wenn in diesem Augenblick die Maskendaten 46 hohen
Logikpegel haben, wird ein Signal mit hohem Logikpegel in das Maskengaiter 74 gemäß F i g. 7 eingegeben, so
Das Signal mit hohem Logikpegel wird an den Eingang 45 daß das Maskengatter 74 ein Koinzidenzsignal MEQU
B des Wählers 902 angelegt, und das Signal mit niedri- mit hohem Logikpegel liefert, das an jeweils einen Eingem
Logikpegel wird an den anderen Eingang B des gangder UND-Gatter94und96angelegt wird.
Wählers 901 angelegt. Da andererseits der Impuls 122 Andererseits wird der dritte Impuls 146 des Taktsides
Wählsignals SEL gemäß F i g. 9G an die Wählein- gnals Φ1 an die Übertragungsgatter 802, 804, 806 und
gänge SEL der Wähler 901 und 902 angelegt wird, wäh- 50 808 angelegt, um sie zu öffnen. Infolgedessen geht der
len die Wähler 901 und 902 den Eingang B. Ein Impuls Impuls 15O3 des Signals SHB2 auf hohen Logikpegel,
und die Signale SHBu. SHB i und SHB 3 gehen jeweils
auf niedrigen Logikpegel mit einem zeitlichen Ablauf, wie er in Fig.9F dargestellt ist. Der Impuls 15Ο3 des
Signals SHB 2 wird an die Wähleingänge SEL der Wähler 901 und 902 über das ODER-Gatter 92 angelegt. Die
Wähler 901 und 902 wählen dann den Eingang A. Wenn die Kanalwählsignale CHl für den ersten Kanal der
Kanalbestimmungsdaten 50 hohen Logikpegel haben
Koinzidenzsignal MEQU passieren,.und das UND-Gat- bo und die Kanalwählsignale CH2 für den zweiten Kanal
ter 94 sperrt den Durchgang des Koinzidenzsignals niedrigen Logikpegel haben, wird ein Impuls 152 des
MEQU. Das Koinzidenzsignal MEQU mit hohem Logikpegel wird an das Übertragungsgatter 982 angelegt.
Das Übertragungsgatter 982 wird vom dritten Impuls
142 des Taktsignals Φ2 geöffnet, der dem Setzeingang 65
des Flip-Flops 1002 zugeführt wird, um das Flip-Flop
1002 zu setzen. Infolgedessen liefert das Flip-Flop 1002
an seinem Ausgang ein Ausgabeanfragesignal ORQ 2.
Das Übertragungsgatter 982 wird vom dritten Impuls
142 des Taktsignals Φ2 geöffnet, der dem Setzeingang 65
des Flip-Flops 1002 zugeführt wird, um das Flip-Flop
1002 zu setzen. Infolgedessen liefert das Flip-Flop 1002
an seinem Ausgang ein Ausgabeanfragesignal ORQ 2.
!38 des Signals SL 2 mit hohem Logikpegci gemäß
Fig.91 wird am Ausgang Ydes Wählers 902 ausgegeben
und an den anderen Eingang des UND-Gatters angelegt
Ein Impuls 140 des Signals SL 1 mit niedrigem Logikpegel gemäß F i g. 9H wird vom Ausgang Ydes Wählers
901 ausgegeben und an den anderen Eingang des UND-Gatters 94 angelegt Somit läßt das UND-Gatter 96 das
Signals SL 1 mit hohem Logikpegel gemäß Fig.9H am
Ausgang Y des Wählers 901 abgegeben und an den anderen Eingang des UND-Gatters 94 angelegt
Ein Impuls 154 des Signals SL 2 mit niedrigem Logikpegel gemäß Fi g.91 wird vom Ausgang Ydes Wählers
902 abgegeben und an den anderen Eingang des UND-Gatters 96 angelegt Das UND-Gatter 94 läßt dann das
Koinzidenzsignal MEQUpassieren, und das UND-Gatter 96 sperrt den Durchgang des Koinzidenzsignals
MEQU. Somit wird »in Koinzidenzsignal MEQU mit hohem Pegel an das Übertragungsgatter 981 angelegt,
und ein vierter Impuls 156 des Taktsignals Φ 2 öffnet das Obertragungsgatter 981 und wird an den Setzeingang
des Flip-Flops 1001 angelegt, um es zu setzen. Das Flip-Flop 1001 liefert an seinem Ausgang ein Ausgabeanfragesigna! ORQ1. Wenn keine zeitliche Koinzidenz abgetastet wird und das Koinzidenzsignal MEQU niedrigen
Logikpegel hat, wird das Flip-Flop 1001 nicht gesetzt
Wenn das Kanalwählsignal CH1 niedrigen Logikpegel und das Kanalwählsignal CH 2 hohen Logikpegel
haben, gibt der Wähler 902 einen Impuls 154 des Signals SL 2 mit hohem Logikpegel gemäß Fig.91 an seinem
Ausgang Y heraus und legt es an den anderen Eingang des UND-Gatters 96. Der Impuls 152 des Signals SL1
mit niedrigem Logikpegel gemäß Fig.9H wird vom
Ausgang Y des Wählers 901 ausgegeben und an den anderen Eingang des UND-Gatters 94 angelegt Das
UND-Gatter 96 läßt dann das Koinzidenzsignal MEQU
passieren, und das UND-Gatter 94 sperrt den Durchgang des Koinzidenzsignals MEQU. Somit wird das
Koinzidenzsignal MEQU mit hohem Logikpegel an das Übertregungsgatter 982 angelegt Ein vierter Impuls
156 des Taktsignals 02 öffnet das Obertragungsgatter
982 und wird an den Setzeingang des Flip-Flops 1002 angelegt, um es zu setzen. Infolgedessen liefert das Flip-Flop 1002 an seinem Ausgang ein Ausgabeanfragesignal
ORQ 2. Wenn keine zeitliche Koinzidenz abgetastet wird und das Koinzidenzsignal MEQUniedrigen Logikpegel hat, wird das Flip-Flop 1002 nicht gesetzt
Wenn andererseits die beiden Bits der Kanalbestimmungsdaten 50 beide hohen Logikpegel haben, werden
ein Impuls 152 des Signals SL1 mit hohem Logikpegel
und ein Impuls 154 des Signals SL 2 mit hohem Logikpegel an die UND-Gatter 94 und 96 angelegt, so daß die
Ausgabeanfragesignale ORQ \ und ORQ 2 von den Flip-Flops 1001 bzw. 1002 ausgegeben werden.
Da das oben erwähnte, voreinstellbare Signal PRESET niedrigen Logikpegel hat, wird es vom Inverter invertiert, so daß Signale mit hohem Logikpegel an
beide Eingänge des UND-Gatters 84 angelegt werden. Das UND-Gatter 84 läßt somit den Impuls 156 des
Taktsignals Φ 2 passieren und legt ihn an die Übertragungsgatter 801,803,805 und 807. Diese Übertragungsgatter 801,803,805 und 807 werden dann geöffnet und
die Daten in der Verschiebungseinrichtung 76 verschoben.
Logikwert.e »0«, »0«, »0« und »1« werden in die Verschiebungseinrichtung 76 gesetzt und Impulse 158i «
der jeweiligen Signale SHA 0, SHA 1, SHA 2 bzw. SHA 3 werden an jeweils einen Eingang der jeweiligen
UND-Gatter 881,882,883 bzw.884 angelegt. Ein vierter
Impuls 160 des Taktsignals Φ1 gemäß F i g. 9A wird an
den jeweils anderen Eingang der jeweiligen UND-Gatter 881,882,883 bzw. 884 angelegt. Infolgedessen liefert
das UND-Gatter 884 ein Ausgangssignal mit hohem Logikpegel, und die anderen UND-Gatter 881,882 und
883 liefern jeweils Ausgangssignale mit niedrigem Logikpegel. Ein Impuls 162 des Gattersteuersignals GG
gemäß Fig.9M wird vom UND-Gatter 884 ausgegeben. Somit wird ein Impuls 162 des Gattcrstcucrsignals
CG 2 an die Übertragungsgatter 584,662 und 624 angelegt, um diese Übertragungsgatter zu öffnen. Die in das
Register RR 2 gesetzten Ausgabezcildatcn 56 werden dann dem einen Eingang des Komparators 72 über den
Zeitbus 64 zugeführt. Die Maskendaten 48 werden dem
Maskengatter 74 fiber den Maskenbus 60 zugeführt Die
Kanalbestiinmungsdaten 52 werden dem jeweiligen
Eingang A der Wähler 901 und 902 gemäß Fi g. 7 Ober den Kanalbus 68 in einem zeitlichen Ablauf gemäß
s F i g. 9N zugeführt Die Absolutzeitdaten vom Zeitgeber 34 werden dem anderen Eingang des Komparators
72 zu Vergleichs/wecke» zugeführt Wenn der Vergleich ergibt daß die Eingangssignale übereinstimmen,
wird das Koinzidenzsignal EQU vom Komparator 72 an den einen Eingang des Maskengatters 74 angelegt.
Wenn in diesem Augenblick die Maskendaten 48 hohen Logikpegel haben, werden Signale mit hohem Logikpegel an beide Eingänge des Maskengatters 74 gemäß
Fig.7 angelegt so daß dieses Maskengatter 74 an seinem Ausgang ein Koinzidenzsignal MEQU mit hohem
Logikpegel liefert und es an jeweils einen Eingang der beiden UND-Gatter 94 und 96 anlegt
Der vierte Impuls 160 des Taktsignals Φ1 wird an die
Übertragungsgatter 802,804,803 und 808 angelegt um sie zu öffnen. Somit geht der Impuls 1644 des Signals
SHB3 auf hohen Logikpegel, und die Impulse 164>
bis 164t der Signale SHB 0, SHB1 und SHB 2 gehen jeweils
auf niedrigen Logikpegel mit einem zeitlichen Verlauf gemäß F i g. 9F. Der Impuls 164<
des Signals SHB 3 wird an den Wähleingang SEL der jeweiligen Wähler 901 und
902 über das ODER-Gatter 92 angelegt. Die Wähler 901 und 902 wählen den Eingang A. Wenn das Kanalwählsignal CH1 der Kanalbestimmungsdaten 52 hohen Logikpegel und das Kanalwählsignal CH 2 niedrigen Logikpegel haben, liefert der Wähler 901 einen Impuls 166
des Signals SL1 mit hohem Logikpegel gemäß F i g. 9H
am Ausgang Y und legt ihn an den anderen Eingang des UND-Gatters 94. Ein Impuls 168 des Signals SL2 mit
niedrigem Logikpegel gemäß Fig.91 wird vom Ausgang Y des Wählers 902 ausgegeben und an den ande
ren Eingang des UND-Gatters 96 angelegt Das UND-Gatter 94 läßt dann den Impuls 166 des Koinzidenzsignals MEQUpassieren, und das UND-Gatter 96 sperrt
den Durchgang des Koinzidenzsignals MEQU. Das Koinzidenzsignal MEQU mit hohem Logikpegel wird
an das Übertragungsgatter 981 angelegt. Ein fünfter Impuls 170 des Taktimpulses Φ 2 öffnet das Übertragungsgattcr 981 und wird an den Setzeingang des Flip-Flops
1001 angelegt um es zu setzen. Das Flip-Flop 1001 Uefen dann an seinem Ausgang ein Ausgabeanfragesignal
ORQX.
Wenn andererseits das Kanalwählsignal CH1 niedrigen Logikpcgcl und das Kanalwählsignal CH 2 hohen
Logikpegel haben, liefert der Wähler 902 einen Impuls % 168 des Signals SL2 mit hohem Logikpegel gemäß
F i g. 91 an seinem Ausgang Y und legt ihn an den anderen Eingang des UND-Gatters 96. Der Impuls 166 des
Signals SL 1 mit niedrigem Logikpegel gemäß F i g. 9H wird vom Ausgang Y des Wählers 901 abgegeben und
an den anderen Eingang des UND-Gatters 94 angelegt. Infolgedessen läßt das UND-Gatter % das Koinzidenzsignal MEQU passieren, und das UND-Gatter 94 sperrt
den Durchgang des Koinzidenzsignals MEQU. Das Koinzidenzsignal MEQU mit hohem Logikpegel wird
bo an das Übertragungsgatter 982 angelegt. Der fünfte Impuls 170 des Taktsignals Φ 2 öffnet das Übertragungsgattcr 982 und wird an den Setzeingang des Flip-Flops
1002 angelegt, um es zu setzen. Somit liefert das Flip-Flop 1002 an seinem Ausgang ein Ausgabeanfragesignal
tr> ORQ 2 mit hohem Logikpcgcl.
Wenn andererseits beide Bits der Kanalbcslimmungsdatcn 52 hohen Logikpcgcl haben, werden ein Impuls
166 des Signals SL 1 mit hohem Logikpegel und ein
15 16
Impuls 168 des Signals SL 2 mit hohem Logikpegel an
die UND-Gatter 94 bzw. 96 angelegt, und Ausgabeanfragesignale ORQi und ORQ 2 mit hohem Logikpegel
werden von den Flip-Flops 1001 bzw. 1002 abgegeben. Wenn keine zeitliche Koinziderrz abgetastet wird und
das Koinzidenzsignal niedrigen Logikpegel besitzt, werden die Flip-Flops 1001 und 1002 nicht gesetzt, wie es
oben erläutert worden ist
Die F i g. 10 und 11 zeigen Flußdiagramme gemäß der
Erfindung und entsprechen den Fig.4 und 5 gemäß dem Stande der Technik, welche Flußdiagrammc zur
Abtastung des Kürbelwellenwinkelsignals bzw. der Verarbeitung bei Koinzidenz der Ausgabezeitdaten zeigen.
Zur Abtastung des Kürbelwellenwinkelsignals erfolgt beim Schritt 172 eine Beurteilung, ob das Kurbelwellenwinkelsignal einen Winkel von 0° angibt oder nicht.
Wenn das Kurbelwellenwinkelsignal einen Winkel von 0° angibt, geht das Programm zum Schritt 174 weiter,
um die Ausgabezeiten rj+i und r,>2 zu berechnen. Die
Verarbeitung wird beim Schritt 176 beendet, indem man die Zeiten r,., 1 und r>+2 in die Register/? 1 und R 2 setzt.
Gemäß der Verarbeitung bei Abtastung der Ausgabezeitdaten, wie es in F i g. 11 dargestellt ist, wird zunächst beim Schritt 178 ein Signal mit hohem Logikpegel oder niedrigem Logikpegel auf dem entsprechenden
Kanal aufgegeben. Als Nächstes erfolgt beim Schritt 180 eine Beurteilung, ob die Berechnung der nächsten
Ausgabezeiten erforderlich ist oder nicht Wenn dies der Fall ist, geht das Programm zum Schritt 182 weiter, wo
die Berechnung der nächsten Ausgabezeitdaten durchgeführt wird; beispielsweise wird die Berechnung der
Zeiten r>+j und r,+4 durchgeführt. Beim Schritt 184 werden die neuen Ausgabezeiten in die Register R1 oder
Λ 2 gesetzt.
Wie sich aus der obigen Beschreibung ergibt, ist eine Verwendung von Warteschlangen der Ausgabezeitdaten nicht erforderlich, da die entsprechenden Ausgabezeiten bereits in den Registern Ri, R 2, RRi und RR 2
gespeichert sind. In gleicher Weise genügt es hinsichtlich der Einreihung oder der Warteschlangen der Befeh-
Ie, daß nur die Unterscheidung gespeichert wird, ob das Ausgangssignal des jeweiligen Kanals beim nächsten
Ausgabezeitpunkt auf hohen oder niedrigen Logikpegel gesetzt wird, und es ist nicht erforderlich, die Befehle in
einer speziellen Reihenfolge zu stapeln. Außerdem können die Register Al, R2, RRi und RR2 als Mehrzweckarbeitsbereiche zur Steuerung des Maskenbits
verwendet werden. Wenn derartige Daten den Wert »1« haben, wird eine »1« im Kanalbestimmungsbercich
des Registers RR i gespeichert, und die Ausgabeanfragen beider Kanäle können gleichzeitig erhalten werden.
Wenn daher die Ausgabezeitdaten in die Register R 1 und RR 1 gesetzt und die Kanalbestimmungsdaten in
das Register RR1 zum Setzen des Kanals 1 gesetzt
werden, können die Ausgabeanfragesignale ORQ i zweimal innerhalb eines Intervalls erhalten werden, das
kürzer ist als die Zykluszeit der Zentraleinheit, so daß eine präzise Steuerung der Brennkraftmaschine vorgenommen werden kann.
b0
Claims (4)
1. Schaltungsanordnung zur Zeitsteuerung von Ausgabesignalcn eines taktgesteuerten Mikroprozessors mit einem Zeitgeber, der zur Erzeugung eines Absolutzeitsignals auf ein Taktsignal anspricht.
Speichermitteln zum Speichern der Zeit zu der eine vorbestimmte Ausgabe durchgeführt wird, Vcrgleichsmitteln zum Vergleichen der in den Speicher-
mitteln gespeicherten Zeit mit der Absolutzeit und mit den Speichermitteln sowie den Vergleichsmitteln verbundenen Stcuermitteln zum Steuern der
Ausgabe des Ausgangssignals aus den Speichermitteln, dadurch gekennzeichnet, daß die
Speichermittel(RURZ RR U RR2) ein erstes Feld
(42, 44, 54, 56) zum Speichern der Zeit, m der die vorbestimmte Ausgabe durchgeführt wird, und ein
zweites Feld (38, 40, 46, 48), zum Speichern einer Maskeninformation zur Anzeige, ob die Zeit wirksam oder nichtwirksam ist, enthalten und daß eine
Bestimmungsschaltung (74), der die Maskeninformation und ein Koinzidenzsignal aus den Verglcichsmitteln (72) zugeführt wird, zur Bestimmung, ob das
zu den Steuermitteln (70) zu liefernde Koinzidenzsignal wirksam oder nicht-wirksam ist, vergesehen ist.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß zumindest ein Teil der Speichermittcl
(R U R2, RR U RR2) ein drittes Feld (50, 52) zum
Speichern von Kanalbestimmungsdaten aufweisen, jo
3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speichermittcl (R 1, R 2,
RR U RR 2) wenigstens zwei Register aufweisen.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die in den wenigstens zwei Registern
der Speichermittel (R 1, R 2, RR 1, RR 2) gespeicherte Information im Zeitmultiplex-Verfahren erzeugt
ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP8490680A JPS5710807A (en) | 1980-06-23 | 1980-06-23 | Output control device |
Publications (2)
Publication Number | Publication Date |
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DE3124383A1 DE3124383A1 (de) | 1982-03-04 |
DE3124383C2 true DE3124383C2 (de) | 1984-11-29 |
Family
ID=13843772
Family Applications (1)
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JP (1) | JPS5710807A (de) |
DE (1) | DE3124383C2 (de) |
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- 1981-06-23 GB GB8119286A patent/GB2079008B/en not_active Expired
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8364 | No opposition during term of opposition | ||
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