DE3021892C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schnittstelle zum selektiven Anschluß einer polungsumkehrbaren Last an ein Paar von Leistungsquellen entgegengesetzter Polarität in Überein­ stimmung mit von einem Prozessor selektiv übertragenen, vor­ bestimmten Befehlssignalkodes.The invention relates to an interface to selective connection of a polarity reversible load to a pair of power sources of opposite polarity in agreement mood with selectively transmitted by a processor certain command signal codes.

Eine in der nicht vorveröffentlichten DE-OS 29 44 973, die gemäß PatG § 3 (2) als Stand der Technik gilt, beschrie­ bene Schnittstelle weist zwei Leistungsschalter auf, durch deren Schaltzustände ein Reversiermotor entweder an eine posi­ tive Versorgungsspannung oder eine negative Versorgungsspan­ nung angelegt wird. Als eingangsseitiges Steuersignal für die Schaltzustände der beiden Leistungsschalter ist ein zwei Bi­ närstellen aufweisendes Digitalsignal vorgesehen, das über Eingangsleitungen und einen jeweiligen Treibertransistor an die Basis der zugeordneten Leistungsschalter angelegt wird. One in the unpublished DE-OS 29 44 973, which is considered to be state of the art according to PatG § 3 (2) The interface has two circuit breakers, through whose switching states a reversing motor either to a posi tive supply voltage or a negative supply voltage is created. As an input control signal for the Switching states of the two circuit breakers is one two bi närstellen digital signal provided that over Input lines and a respective driver transistor the basis of the assigned circuit breakers is created.  

Wenn bei einer derartigen Schnittstelle das die Lei­ stungsschalter steuernde Digitalsignal von einem Prozessor erzeugt wird, können Fehlfunktionen des Prozessors und/oder seiner Programmierung nicht mit Sicherheit ausgeschlossen wer­ den. Durch ein fehlerhaft erzeugtes Digitalsignal kann jedoch der Fall eintreten, daß abweichend von dem regulären Betrieb, bei dem ausschließlich einer der beiden Leistungsschalter ein­ geschaltet, dagegen der andere Leistungsschalter ausgeschaltet ist, beide Leistungsschalter gleichzeitig geöffnet werden. Dann gelangt gleichzeitig die positive Versorgungsspannung und die negative Versorgungsspannung an ein und denselben Anschluß des Motors, was zu zerstörenden Kurzschlußströmen führt.If the Lei Switch controlling digital signal from a processor is generated, malfunctions of the processor and / or its programming is definitely not excluded the. An incorrectly generated digital signal can, however the case occur that deviates from the regular operation, with only one of the two circuit breakers switched, whereas the other circuit breaker is switched off is, both circuit breakers are opened at the same time. Then the positive supply voltage and the negative supply voltage to one and the same connection of the motor, which leads to destructive short-circuit currents.

Der Erfindung liegt die Aufgabe zugrunde, eine Schnitt­ stelle der eingangs genannten Art dahingehend auszubilden, daß bei einem einfachen Aufbau ihre Betriebssicherheit gegen unzu­ lässige eingangsseitige Signalkodes erhöht ist.The invention has for its object a cut place of the type mentioned in such a way that with a simple structure your operational security against casual input signal codes is increased.

Erfindungsgemäß wird diese Aufgabe gelöst durch eine erste Leistungsschaltereinrichtung zum selektiven Verbinden eines Anschlusses der Last und der Leistungsquelle der einen Polarität, eine zweite Leistungsschaltereinrichtung zum selek­ tiven Verbinden des einen Anschlusses und der Leistungsquelle entgegengesetzter Polarität, eine jeden Signalkode empfangende Einrichtung, die ansprechend auf einen ersten Signalkode die erste Leistungschaltereinrichtung zur Verbindung des einen Anschlusses mit der Leistungsquelle der einen Polarität in Vorwärtsrichtung vorspannt und die zweite Leistungsschalter­ einrichtung in Rückwärtsrichtung vorspannt, damit der eine Anschluß nicht mit der Leistungsquelle entgegengesetzter Pola­ rität in Verbindung steht, ansprechend auf einen zweiten Si­ gnalkode die erste Leistungsschaltereinrichtung umpolt, damit der eine Anschluß nicht mit der Leistungsquelle der einen Polarität in Verbindung steht, und die zweite Leistungsschal­ tereinrichtung in Vorwärtsrichtung vorspannt, um den einen An­ schluß und die Leistungsquelle der entgegengesetzten Polarität miteinander zu verbinden, und ansprechend auf einen dritten Signalkode beide Leistungsschaltereinrichtungen derart umge­ kehrt vorspannt, daß der eine Anschluß mit keiner der beiden Leistungsquellen verbunden ist, und eine Sperreinrichtung für unzulässige Signalkodes, die eine die Signalkodes empfangende Überwachungseinrichtung aufweist und entsprechend auf einen unzulässigen Signalkode, der zu einer Vorwärtsspannung bei­ der Leistungsschaltereinrichtungen führen würde, den Betrieb von mindestens einer der Leistungsschaltereinrichtungen unter­ bricht.According to the invention, this object is achieved by first circuit breaker device for selective connection a connection of the load and the power source of the one Polarity, a second circuit breaker device for selek tive connection of the one connection and the power source opposite polarity, each receiving signal code Device responsive to a first signal code first circuit breaker device for connecting one Connection with the power source of one polarity in Forward bias and the second circuit breaker device biased in the reverse direction so that one Connection not with the opposite polarity power source communicated in response to a second Si gnalkode reversed the first circuit breaker device so one connection not with the power source of the one Polarity communicates, and the second power scarf tereinrichtung biased in the forward direction to the one conclusion and the power source of opposite polarity  connect with each other, and responsive to a third Signal code reversed both circuit breaker devices returns biases that one connection with neither Power sources is connected, and a locking device for illegal signal codes, the one receiving the signal codes Has monitoring device and accordingly on a illegal signal code that contributes to a forward voltage of circuit breaker devices would cause operation of at least one of the circuit breaker devices below breaks.

Bei der Erfindung werden also mit der Überwachungsein­ richtung die eingehenden Signalkodes auf Zulässigkeit über­ prüft und im Falle eines unzulässigen Signalkodes mittels der Sperreinrichtung der Betrieb mindestens eines der Leistungs­ schalter gesperrt, so daß eine gleichzeitige Aufschaltung bei­ der Polaritäten der Versorgungsspannung nicht möglich ist. Dieser gegen Fehlfunktionen bei der Signlkodeerzeugung gesi­ cherte Betrieb wird gleichzeitig mit einem verhältnismäßig einfachen Aufbau der gesamten Schnittstelle erreicht.So in the invention with the surveillance direction of the incoming signal codes for admissibility checks and in the event of an impermissible signal code using the Locking device to operate at least one of the services switch locked, so that a simultaneous connection at the polarities of the supply voltage is not possible. This against malfunctions when generating the code code secured operation becomes proportionate with one simple structure of the entire interface achieved.

Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.Advantageous embodiments of the invention are shown in specified in the subclaims.

In der folgenden Beschreibung ist die Erfindung anhand von Ausführungsbeispielen näher erläutert. Es zeigtThe invention is described in the following description of exemplary embodiments explained in more detail. It shows

Fig. 1 ein Blockschema einer Schnittstelle zwischen einem Prozessor und einer an zwei Leistungsquel­ len entgegengesetzter Polarität anschließbaren polungsumkehrbaren Last, Fig. 1 is a block diagram of an interface between a processor and a len two Leistungsquel opposite polarity connectable polungsumkehrbaren load,

Fig. 2 ein mehr ins einzelne gehende Schaltbild der Schnittstelle von Fig. 1, Fig. 2 is a more detailed diagram of the interface of FIG. 1,

Fig. 3 eine Wahrheitswerttabelle des Zusammenhangs zwi­ schen den die Schnittstelle steuernden Eingangs­ signalen und den Betriebszuständen der Last, und Fig. 3 is a truth table of the relationship between the interface controlling the input signals and the operating states of the load, and

Fig. 4 eine schematische Darstellung einer zur Steue­ rung mehrerer Lasten dienenden Schnittstelle. Fig. 4 is a schematic representation of an interface serving to control several loads.

Zur Beschreibung der bevorzugten Ausführungsformen sei nun zunächst auf Fig. 1 der Zeichnung Bezug genommen, in der ein typi­ sches prozessorgestütztes System dargestellt ist, das einen steuernden Prozessor 10 aufweist, an den eine polungsumkehrbare Last 12 wie etwa ein Umkehrmotor schnittstellenmäßig angeschlossen ist. Die Schnittstelle weist einen Bipolartreiber 14 auf, durch den ein und derselbe Anschluß 16 der Last 12 selektiv entweder mit einer als Leistungsquelle einer bestimmten Polarität dienenden Pluspotentialquelle 18 oder mit einer als Leistungsquelle entgegengesetzter Polarität dienenden Minuspotentialquelle 20 zusammengeschaltet wird. Der andere Anschluß der Last 12 ist effektiv geerdet. Die Plus- und die Minuspotentialquelle 18 bzw. 20 stellen somit Quellen konstanter Spannung und entgegengesetzter Polarität in bezug auf das Potential an dem geerdeten Anschluß dar.To describe the preferred embodiments, reference is first made to FIG. 1 of the drawing, in which a typical processor-based system is shown, which has a controlling processor 10 to which a polarity reversible load 12, such as a reversing motor, is interfaced. The interface has a bipolar driver 14 , through which one and the same connection 16 of the load 12 is selectively interconnected either with a positive potential source 18 serving as a power source of a certain polarity or with a minus potential source 20 serving as a power source of opposite polarity. The other terminal of the load 12 is effectively grounded. The plus and minus potential sources 18 and 20 thus represent sources of constant voltage and opposite polarity with respect to the potential at the grounded connection.

Aus der Darstellung der Fig. 2, in der ein typisches Schaltbild des Bipo­ lartreibers 14 gezeigt ist, geht hervor, daß für den Bipolar­ treiber 14 zwei mit den Bezugszeichen A und B versehene Eingangsan­ schlüsse für einen von dem steuernden Prozessor 10 in Form eines Signals mit hohem oder mit niederem Logikpegel zugeleiteten Befehlssignalkode vorgesehen sind.From the illustration of Fig. 2, in which a typical circuit diagram of the bipolar driver 14 is shown, it can be seen that for the bipolar driver 14 two with the reference numerals A and B input connections for one of the controlling processor 10 in the form of a signal command signal code supplied with a high or with a low logic level are provided.

Ein Leistungstransistor 22 in Form eines pnp-Transistors bildet eine erste Leistungsschaltereinrichtung, die zum wahlweisen Anschalten des Anschlusses 16 der Last 12 an die Pluspotentialquelle 18 dient. Der Leistungstransistor 22 ist norma­ lerweise durch einen seine Basis mit der Pluspotentialquelle 18 ver­ bindenden Widerstand in Sperrichtung vorgespannt. Eine den Signalkode empfangende Einrichtung weist einen Vorverstärker­ treibertransistor 24 in Form eines npn-Transistors auf, der beim Erschei­ nen eines hohen Logiksignals an dem Eingangsanschluß A des Bipolar­ treibers 14 leitend vorgespannt wird und zum Vorspannen des Leistungs­ transistors 22 in der Vorwärtsrichtung dient. Der Emitter-Kollektorkreis des Vorverstärkertreibertransistors 24 verringert effektiv das Basis­ potential an dem Leistungstransistor 22, um diesen über den Emitter-Kollektorkreis eines weiteren Transistors 26 in Form eines npn-Transistors in den leitenden Zustand zu schalten, wobei der einen Bestandteil einer Einrichtung zur Unterbrechung des Emitter-Kollektorkreises des Treibertransistors 24 bildende weitere Transistor 26 normalerweise aus einer positiven Konstantspannungsquelle in Vor­ wärtsrichtung vorgespannt wird.A power transistor 22 in the form of a pnp transistor forms a first power switch device, which is used to selectively switch on the connection 16 of the load 12 to the plus potential source 18 . The power transistor 22 is normally biased by a ver its base with the plus potential source 18 binding resistor in the reverse direction. A device receiving the signal code has a preamplifier driver transistor 24 in the form of an npn transistor which, when a high logic signal appears at the input terminal A of the bipolar driver 14, is conductively biased and is used to bias the power transistor 22 in the forward direction. The emitter-collector circuit of the preamplifier driver transistor 24 effectively reduces the base potential on the power transistor 22 in order to switch it to the conductive state via the emitter-collector circuit of a further transistor 26 in the form of an npn transistor, the one component of a device for interrupting the Emitter-collector circuit of the driver transistor 24 forming further transistor 26 is normally biased from a positive constant voltage source in the forward direction.

Aus der Wahrheitswerttabelle der Fig. 3 geht hervor, daß zur Herbeiführung eines Lastbetriebs in dem einen Richtungssinn, bei­ spielsweise also zur Auslösung einer Motordrehung im Uhrzeigersinn, sowohl auf den Eingangsanschluß A als auch auf den Eingangsanschluß B des Bipolartreibers 14 ein Signal mit hohem Logikpegel gegeben wird.From the truth table of FIG. 3 shows that for bringing about a load operation in the one sense of direction, wherein the pitch thus also given to induce a motor rotation in the clockwise direction, both at the input terminal A and to the input terminal B of the Bipolartreibers 14 outputs a high logic level becomes.

Das Signal mit hohem Logikpegel an dem Eingangsanschluß B bewirkt ein Abschalten eines Leistungstransistors 28 für das negative Poten­ tial, der den Anschluß 16 der Last 12 und die Minuspotentialquelle 20 miteinander verbindet. Die Basis des Leistungstransistors 28 für das negative Potential ist mit dem Kollektor eines durch einen pnp-Transistor gebildeten Vorverstärkertreiber­ transistors 30 der Signalkode-Empfangseinrichtung verbunden. Der Vorver­ stärkertreibertransistor 30 wird durch das Signal auf dem Eingangs­ anschluß B vorgespannt. Erscheint am Eingangsanschluß B ein hohes Signal, so wird der Vorverstärkertreibertransistor 30 in Rückwärts­ richtung vorgespannt und das Basispotential am Leistungstransistor 28 ist das der Minuspotentialquelle 20, dank einem Widerstand, der die Basis und die Minuspotentialquelle 20 miteinander verbindet.The signal with a high logic level at the input terminal B causes a power transistor 28 for the negative potential to be switched off, which connects the terminal 16 of the load 12 and the negative potential source 20 to one another. The base of the power transistor 28 for the negative potential is connected to the collector of a preamplifier driver transistor 30, formed by a pnp transistor, of the signal code receiving device. The pre-amplifier driver transistor 30 is biased by the signal on the input terminal B. If a high signal appears at the input terminal B , the preamplifier driver transistor 30 is biased in the reverse direction and the base potential at the power transistor 28 is that of the minus potential source 20 , thanks to a resistor which connects the base and the minus potential source 20 to one another.

Soll der Leistungstransistor 28 für das negative Potential in den leitenden Zustand geschaltet werden, so wird sein Basispotential erhöht, indem auf den Eingangsanschluß B ein Signal mit niederem Logikpegel gegeben wird. Durch diesen niederen Logikpegel wird der Vorverstärkertreibertransistor 30 in Form eines pnp-Transistors in der Vorwärtsrichtung in den leitenden Zustand vorgespannt. Ein weite­ rer Transistor 32 der Unterbrechungseinrichtung, ebenfalls ein pnp-Transistor, der normalerweise in Vorwärtsrichtung vorgespannt ist, verbindet den Emitter-Kollektor­ kreis des Vorverstärkertreibertransistors 30 mit einer Quelle eines Pluspotentials. Erscheint an dem Eingangsanschluß B ein niederer Logikpegel, so wird mithin der Basis-Emitter-Übergang des Leistungs­ transistors 28 für das Minuspotential über die Emitter-Kollektor­ kreise des Transistors 32 und des Vorverstärkertreibertransistors 30 in Vorwärtsrichtung vorgespannt.If the power transistor 28 is to be switched to the conductive state for the negative potential, its base potential is increased by a signal having a low logic level being applied to the input terminal B. This low logic level biases the preamplifier driver transistor 30 in the forward direction in the form of a pnp transistor. A further transistor 32 of the interruption device, also a pnp transistor, which is normally biased in the forward direction, connects the emitter-collector circuit of the preamplifier driver transistor 30 to a source of a positive potential. Appears at the input terminal B, a low logic level, so the base-emitter transition of the power transistor 28 for the negative potential via the emitter-collector circuits of the transistor 32 and the preamplifier driver transistor 30 is biased in the forward direction.

Der Transistor 32 ist normalerweise über den Emitter-Kollektorkreis des als npn-Transistor ausgebildeten Tran­ sistors 26 zum Leiten in Vorwärtsrichtung vorgespannt. Bei abge­ schaltetem Transistor 26 wird der Transistor 32 über einen Widerstand, der seine Basis mit einer Pluspotentialquelle verbindet, in Rückwärts­ richtung vorgespannt. Der Transistor 26 steuert also effektiv die Emitter-Kollektorkreise beider Vorverstärkertreibertransistoren 24 und 30, und wenn der Transistor 26 abgeschaltet wird, öffnen sich diese Kreise, wodurch verhindert wird, daß die Leistungstransistoren 22 und 28 in Vorwärtsrichtung vorgespannt werden.The transistor 32 is normally biased via the emitter-collector circuit of the transistor 26 designed as an npn transistor to conduct in the forward direction. With the transistor 26 switched off, the transistor 32 is biased in the reverse direction via a resistor which connects its base to a positive potential source. Thus, transistor 26 effectively controls the emitter collector circuits of both preamplifier driver transistors 24 and 30 , and when transistor 26 is turned off, these circuits open, preventing the power transistors 22 and 28 from being forward biased.

Wie aus Fig. 2 ersichtlich ist, schaltet ein hoher Logikpegel an dem Ein­ gangsanschluß A den Leistungstransistor 22 für das Pluspotential in den leitenden Zustand und ein niederer Logikpegel an dem Eingangsanschluß B den Leistungstransistor 28 für das Minuspoten­ tial in den leitenden Zustand. Niedere Logikpegelsignale auf beiden Eingangsanschlüssen A und B vermitteln eine gegensei­ tige Verbindung zwischen der Minuspotentialquelle 20 und dem An­ schluß 16 der Last 12, so daß der Lastbetrieb rückläufig erfolgt, wie dies auch die Wahrheitswerttabelle zeigt. Wie weiterhin gleichfalls aus der Wahrheitswerttabelle hervorgeht, werden die beiden Leistungs­ transistoren 22 und 28 abgeschaltet, wenn auf dem Eingangsanschluß A ein niederer Logikpegel und auf dem Eingangsanschluß B ein hoher Logikpegel erscheint.As can be seen from Fig. 2, a high logic level at the input terminal A switches the power transistor 22 for the plus potential in the conductive state and a low logic level at the input terminal B the power transistor 28 for the minus potential tial in the conductive state. Low logic level signals on both input connections A and B mediate a mutual connection between the negative potential source 20 and the connection 16 to the load 12 , so that the load operation decreases, as is also shown in the truth table. As is also apparent from the truth table, the two power transistors 22 and 28 are turned off when a low logic level appears on the input terminal A and a high logic level appears on the input terminal B.

Wie bereits eingangs erwähnt wurde, kann nicht ausgeschlossen werden, daß der die Eingangssignale lie­ fernde Prozessor 10 fehlerhaft einen unzulässigen Kode erzeugt. Bei der obigen Ausführungsform des Bipolartreibers 14 wäre ein sol­ cher unzulässiger Kode eine Kombination eines hohen Logikpegels auf dem Eingangsanschluß A, wodurch effektiv der Leistungstransistor 22 für das Pluspotential angeschaltet würde, und eines niederen Logik­ pegels auf dem Eingangsanschluß B, was sich als Anschalten des Lei­ stungstransistors 28 für die Minusleistung auswirken würde. Falls diese Signale gleichzeitig auf die Eingangsanschlüsse A und B gege­ ben werden, käme es möglicherweise zu einer Beschädigung des Bipolartreibers 14 wie auch der Leistungsquellen 18, 20. Daher ist in dem Bipolartreiber 14 eine Sperreinrichtung für unzulässige Signalkodes vorgesehen, deren Wirkweise darin besteht, die Lei­ stungstransistoren 22 und 28 zu sperren, wenn an den Eingangsanschlüs­ sen A und B des Bipolartreibers 14 ein solcher unzulässiger Signalkode festgestellt wird.As already mentioned at the beginning, it cannot be ruled out that the processor 10 supplying the input signals incorrectly generates an illegal code. In the above embodiment of the bipolar driver 14 , such illegal code would be a combination of a high logic level on the input terminal A , effectively turning on the power transistor 22 for the plus potential, and a low logic level on the input terminal B , which turns out to be turning on the lei Stung transistor 28 would affect the negative power. If these signals are applied to the input terminals A and B at the same time, the bipolar driver 14 and the power sources 18, 20 may be damaged. Therefore, in the bipolar driver 14, a blocking device for illegal signal codes is provided, the mode of operation of which is to block the power transistors 22 and 28 when such an illegal signal code is detected at the input terminals A and B of the bipolar driver 14 .

Die Sperreinrichtung umfaßt eine zur Kodeüberwachung dienende logische Überwachungseinrichtung, die allgemein mit der Bezugszahl 34 be­ zeichnet ist. Die Überwachungseinrichtung 34 zapft die beiden Eingangslei­ tungen des Bipolartreibers 14 an und erzeugt ein WARN-Signal, wenn ein unzulässiger Kode festgestellt wird. Das Erscheinen des WARN- Signals bewirkt, daß der Transistor 26 in den Zustand der Rückwärts­ vorspannung geschaltet wird, wodurch die Leistungstransistoren 22 und 28 gesperrt werden.The locking device comprises a code monitoring logical monitoring device, which is generally designated by the reference number 34 be. The monitoring device 34 taps the two input lines of the bipolar driver 14 and generates a WARN signal if an illegal code is found. The appearance of the WARN signal causes transistor 26 to be reverse biased, thereby blocking power transistors 22 and 28 .

Eine Verknüpfungseinrichtung der Überwachungseinrichtung 34 umfaßt ein NICHT-UND-Glied 36, dem an beiden Eingängen das auf dem Eingangsanschluß A des Bipolartrei­ bers erscheinende Signal zugeht. Das NICHT-UND-Glied 36 dient somit als Inverter und liefert ein Ausgangssignal, das hoch ist, wenn seine beiden Eingänge niedrig sind, d. h. wenn der Logikpegel an dem Eingangsanschluß A niedrig ist. Der Ausgang des NICHT-UND-Gliedes 36 wird zusammen mit dem an dem Eingangsanschluß B des Bipolartreibers 14 erscheinenden Signal auf ein NICHT-ODER-Glied 38 der Verknüpfungseinrichtung gegeben. Das NICHT- ODER-Glied 38 liefert ein das WARN-Signal darstellendes hohes Ausgangssignal, wenn seine beiden Eingänge niedrig sind. Dieser Fall tritt nur dann ein, wenn das auf den Eingangsanschluß A gegebene Signal hoch und das auf den Eingangsanschluß B gegebene Signal niedrig ist. Diese Kombination aber stellt einen unzulässigen Kode dar. Die Überwachungseinrichtung erzeugt somit ein hohes WARN-Signal nur dann, wenn dem Bipolartreiber 14 eine unzulässige Kodekombination zu­ geht. A logic device of the monitoring device 34 comprises a NAND element 36 which receives the signal appearing at the input connection A of the bipolar driver at both inputs. The NAND gate 36 thus serves as an inverter and provides an output signal which is high when its two inputs are low, ie when the logic level at the input terminal A is low. The output of the NAND gate 36 is passed, together with the signal appearing at the input terminal B of the bipolar driver 14 , to a NOR gate 38 of the logic device. The NOR gate 38 provides a high output signal representing the WARN signal when its two inputs are low. This occurs only when the signal given to input port A is high and the signal given to input port B is low. This combination, however, represents an illegal code. The monitoring device thus generates a high WARN signal only when the bipolar driver 14 receives an illegal code combination.

Die Erzeugung des hohen WARN-Signals durch das NICHT- ODER-Glied 38 verursacht das Schalten eines als npn-Transistors ausgebildeten Transistors 40 der Unterbrechungseinrichtung, da sich hierbei das Potential an der Basis des Transistors 40 erhöht. Der Kollektor des Transistors 40 ist mit der Basis des Transistors 26 verbunden, der normalerweise durch die positive Konstantpotentialquelle in Vorwärtsrichtung vorgespannt ist. Beim Erscheinen des hohen WARN-Signals wird der Transistor 40 in Vorwärtsrichtung vorgespannt, wodurch die Basis des als npn-Transi­ stor ausgebildeten Transistors 26 effektiv geerdet wird, so daß der Transistor 26 in Sperrichtung vorgespannt und sein Emitter-Kollektor­ kreis nichtleitend wird.The generation of the high WARN signal by the NOR gate 38 causes the switching of a transistor 40 in the form of an NPN transistor of the interruption device, since this increases the potential at the base of the transistor 40 . The collector of transistor 40 is connected to the base of transistor 26 , which is normally forward biased by the positive constant potential source. When the high WARN signal appears, the transistor 40 is biased in the forward direction, whereby the base of the transistor 26 designed as an npn transistor is effectively grounded, so that the transistor 26 is biased in the reverse direction and its emitter collector becomes non-conductive.

Wenn dies geschieht, wird der Emitter-Kollektorkreis des Vorverstärkertreibertransistors 24 unterbrochen und der Vorverstär­ kertreibertransistor 24 kann nun den Leistungstransistor 22 nicht mehr in der Vorwärtsrichtung vorspannen. Gleichzeitig erhöht sich das Potential an der Basis des als npn-Transistor ausgebildeten Tran­ sistors 32 wegen der Unterbrechung des Erdschlusses durch den Emitter- Kollektorkreis des Transistors 26, der als pnp-Transistor ausge­ bildete Transistor 32 wird dadurch in einen nichtleitenden Zustand geschaltet. In diesem Zustand ist der Emitter-Kollektorkreis des Vor­ verstärkertreibertransistors 30 nun nicht mehr mit einer Pluspoten­ tialquelle verbunden und der Vorverstärkertreibertransistor 30 kann nicht mehr im Sinne einer Vorspannung des Leistungstransistors 28 in der Vorwärtsrichtung wirken. Beim Erscheinen eines unzulässigen Kodes werden also sowohl der Leistungstransistor 22 als auch der Lei­ stungstransistor 28 daran gehindert, den Anschluß 16 der Last 12 an die betreffende Leistungsquelle 18, 20 anzuschalten, da der Emitterkreis eines jeden der beiden Vorverstärkertreibertransistoren 24 und 30 unterbro­ chen ist.If this happens, the emitter-collector circuit of the preamplifier driver transistor 24 is interrupted and the preamplifier driver transistor 24 can now no longer bias the power transistor 22 in the forward direction. At the same time, the potential at the base of the transistor 32 designed as an npn transistor increases because of the interruption of the earth fault by the emitter-collector circuit of the transistor 26 , and the transistor 32 formed as a pnp transistor is thereby switched to a non-conductive state. In this state, the emitter-collector circuit of the pre-amplifier driver transistor 30 is no longer connected to a positive potential source and the pre-amplifier driver transistor 30 can no longer act in the sense of biasing the power transistor 28 in the forward direction. When an illegal code appears, both the power transistor 22 and the power transistor 28 are prevented from turning on the terminal 16 of the load 12 to the power source 18, 20 in question , since the emitter circuit of each of the two preamplifier driver transistors 24 and 30 is interrupted.

Eine weitere Ausführungsform der Erfindung ist in Fig. 4 dargestellt, in der diejenigen Bauteile, die den im Zusammenhang der obigen Ausführungsform beschriebenen entsprechen, jeweils auch mit den betreffenden Bezugszahlen versehen sind wie zuvor, wobei diesen Bezugszahlen jedoch ein "a" beigefügt ist. Die in Fig. 4 gezeigte Ausführungsform ist der zuvor beschriebenen Ausführungsform ähnlich, doch ist bei dieser Ausführungsform der Bipolartreiber 14 a so aufge­ baut, daß gleichzeitig der Betrieb mehrerer polungsumkehrbarer Lasten 12 a, 112 a gesteuert werden kann, indem jeweils ein und derselbe Anschluß 16 a bzw. 116 a der betreffenden Last 12 a bzw. 112 a entweder mit der Pluspoten­ tialquelle 18 a oder aber mit der Minuspotentialquelle 20 a selektiv verbunden wird.A further embodiment of the invention is shown in FIG. 4, in which those components which correspond to those described in connection with the above embodiment are also provided with the relevant reference numbers as before, but with an " a " added to these reference numbers. The embodiment shown in Fig. 4 is similar to the embodiment described above, but in this embodiment, the bipolar driver 14 a is built up so that the operation of several polarity reversible loads 12 a , 112 a can be controlled by one and the same connection 16 a or 116 a of the relevant load 12 a or 112 a is either selectively connected to the positive potential source 18 a or to the negative potential source 20 a .

Der Bipolartreiber 14 a umfaßt hier beispielhaft zwei Ein­ gangsleitungspaare, wobei die Eingangsanschlüsse des einen Leitungs­ paares mit den Bezugszeichen A und B versehen sind und die des ande­ ren Leitungspaares mit den Bezugszeichen C und D.The bipolar driver 14 a here comprises, for example, two pairs of input lines, the input connections of a line pair being provided with the reference symbols A and B and those of the other line pair with the reference symbols C and D.

Für jedes Eingangsleitungspaar ist eine eigene logische Überwachungs­ einrichtung 34 a bzw. 134 a vorgesehen, die das Erscheinen eines von dem Prozessor 10 erzeugten unzulässigen Kodes festzustellen ver­ mag. Die Überwachungseinrichtung 34 a bzw. 134 a ist ähnlich der in Verbindung mit der vor­ herigen Ausführungsform beschriebenen aufgebaut, wobei für jedes Leitungspaar ein NICHT-UND-Glied 36 a bzw. 136 a und ein NICHT-ODER-Glied 38 a bzw. 138 a vorgesehen sind. Die Überwachungseinrichtung 34 a bzw. 134 a liefert beim Feststellen ei­ nes unzulässigen Kodes ein WARN-Signal mit hohem Pegel.For each pair of input lines, a separate logical monitoring device 34 a or 134 a is provided, which may determine the appearance of an illegal code generated by processor 10 . The monitoring device 34 a and 134 a is constructed similarly to that described in connection with the previous embodiment, with a NAND element 36 a and 136 a and a NAND element 38 a and 138 a for each line pair are provided. The monitoring device 34 a or 134 a delivers a WARN signal with a high level when determining an inadmissible code.

Das von der einen oder anderen Überwachungseinrichtung 34 a, 134 a er­ zeugte WARN-Signal wird auf ein und denselben Transistor 40 a in Form eines npn-Transistors gegeben, der beim Erscheinen eines solchen hohen WARN-Signals in den leitenden Zustand schaltet, wodurch das Basispotential eines ebenfalls als npn-Transistor ausgebildeten Tran­ sistors 26 a herabgesetzt wird, dessen Funktion die gleiche ist wie die des weiter oben beschriebenen Transistors 26.The WARN signal generated by one or the other monitoring device 34 a , 134 a is given to one and the same transistor 40 a in the form of an npn transistor, which switches to the conductive state when such a high WARN signal appears, which means that Base potential of a transistor 26 a also formed as an npn transistor is reduced, the function of which is the same as that of the transistor 26 described above.

Von dem jeweiligen Eingangsanschluß A, B, C und D der ein­ zelnen Eingangsleitungen wird das Eingangssignal auf die Basis des betreffenden der Vorverstärkertreibertransistoren 24 a, 30 a, 124 a und 130 a gegeben, wobei die Vorverstärkertreibertransistoren so arbeiten, daß der betreffende der Leistungstransistoren 22 a, 28 a, 122 a und 128 a geschaltet wird. Die Vorverstärkertreibertransistoren 30 a, 130 a, deren Funktion im Vorspannen der als npn-Transistoren ausgebildeten Leistungstransistoren 28 a, 128 a für das Minuspotential besteht, sind jeweils mit dem Emitterkreis über einen Transistor 32 a in Form eines pnp-Transistors, der in seiner Funktion dem in Verbindung mit der voraufgegangenen Ausführungsform beschriebenen Transistors 32 gleicht, an eine Pluspotentialquelle gelegt.From the respective input connection A, B, C and D of the individual input lines, the input signal is given on the basis of the relevant preamplifier driver transistors 24 a , 30 a , 124 a and 130 a , the preamplifier driver transistors working in such a way that the respective one of the power transistors 22nd a , 28 a , 122 a and 128 a is switched. The preamplifier driver transistors 30 a , 130 a , whose function consists in biasing the power transistors 28 a , 128 a designed as npn transistors for the negative potential, are each connected to the emitter circuit via a transistor 32 a in the form of a pnp transistor, which functions is similar to the transistor 32 described in connection with the previous embodiment, applied to a plus potential source.

Es ist demnach klar, daß die Überwachungseinrichtung 34 a, 134 a beim Feststellen eines unzulässigen Kodes auf einem der Eingangslei­ tungspaare ein hohes WARN-Signal erzeugt, das den als npn-Transistor ausgebildeten Transistor 40 a in den leitenden Zustand schaltet, wo­ durch das Basispotential des als npn-Transistor ausgebildeten Transi­ stors 26 a effektiv verringert wird. Ist der Transistor 26 a abgeschal­ tet, so sind die Emitter-Kollektorkreise der beiden Vorverstärker­ treibertransistoren 24 a, 124 a geöffnet, wodurch ein Vorspannen der Leistungstransistoren 22 a, 122 a für das Pluspotential in der Vor­ wärtsrichtung verhindert wird.It is therefore clear that the monitoring device 34 a , 134 a generates a high warning signal when an illegal code is detected on one of the input line pairs, which switches the transistor 40 a , which is designed as an npn transistor , into the conductive state, where through the base potential of the transistor 26 a designed as an npn transistor is effectively reduced. If the transistor 26 a is switched off, the emitter-collector circuits of the two preamplifier driver transistors 24 a , 124 a are open, thereby preventing a biasing of the power transistors 22 a , 122 a for the plus potential in the forward direction.

Die Rückwärtsvorspannung des Transistors 26 a dient darüber hinaus zum Erhöhen des Potentials der Basis des als pnp-Transistor ausgebildeten Transistors 32 a, so daß dieser Transistor in der Sperrich­ tung vorgespannt wird. Ist der Emitter-Kollektorkreis des Transi­ stors 32 a offen, so sind die Emitter-Kollektorkreise der Vorverstär­ kertreibertransistoren 30 a, 130 a nun nicht mehr an die Pluspotential­ quelle angeschlossen und arbeiten jetzt nicht mehr im Sinne der Vor­ wärtspolung des betreffenden der Leistungstransistoren 28 a, 128 a für das Minuspotential.The reverse bias of the transistor 26 a also serves to increase the potential of the base of the transistor 32 a designed as a pnp transistor, so that this transistor is biased in the reverse direction. If the emitter collector circuit of the transistor 32 a is open, the emitter collector circuits of the preamplifier driver transistors 30 a , 130 a are no longer connected to the plus potential source and no longer work in the sense of the forward polarity of the relevant power transistors 28 a , 128 a for the negative potential.

Aus dem oben Gesagten ist zu entnehmen, daß die Sperreinrichtung beim Feststellen eines unzulässigen Kodes auf einem be­ liebigen Eingangsleitungspaar im Sinne einer simultanen Sperrung aller Leistungstransistoren arbeitet. Es sei aber auch bemerkt, daß weitere Eingangsleitungspaare, Leistungstransistoren und Lasten vor­ gesehen sein können, wiewohl bei der Ausführungsform der Fig. 4 nur zwei Eingangsleitungspaare dargestellt sind. Dabei kann jedes Ein­ gangsleitungspaar eigens mit einer Überwachungseinrichtung zur Erzeugung eines WARN-Signals zum Ansteuern des Transistors 40 a ausgestattet sein.From what has been said above, it can be seen that the blocking device works upon detection of an impermissible code on an arbitrary input line pair in the sense of a simultaneous blocking of all power transistors. However, it should also be noted that further input line pairs, power transistors and loads can be seen before, although only two input line pairs are shown in the embodiment of FIG. 4. Each pair of input lines can be specially equipped with a monitoring device for generating a WARN signal for driving the transistor 40 a .

Die Emitterkreise der Vorverstärkertreibertransistoren für die Leistungstransistoren für das Pluspotential sind sämtlich über den Transistor 26 a an Erde gelegt und die Emitter der zu den Lei­ stungstransistoren für das Minuspotential gehörenden Vorverstärker­ treibertransistoren sind sämtlich über den Transistor 32 a an eine Pluspotentialquelle gelegt.The emitter circuits of the preamplifier driver transistors for the power transistors for the plus potential are all connected to ground via the transistor 26 a and the emitters of the preamplifier transistors belonging to the power transistors for the minus potential are all connected to a plus potential source via the transistor 32 a .

Claims (9)

1. Schnittstelle zum selektiven Anschluß einer polungs­ umkehrbaren Last an ein Paar von Leistungsquellen entgegen­ gesetzter Polarität in Übereinstimmung mit von einem Prozessor selektiv übertragenen, vorbestimmten Befehlssignalkodes, ge­ kennzeichnet durch:
eine erste Leistungsschaltereinrichtung (22; 22 a; 122 a) zum selektiven Verbinden eines Anschlusses (16; 16 a; 116 a) der Last (12; 12 a; 112 a) und der Leistungsquelle (18; 18 a) der einen Polarität,
eine zweite Leistungsschaltereinrichtung (28; 28 a; 128 a) zum selektiven Verbinden des einen Anschlusses (16; 16 a; 116 a) und der Leistungsquelle (20; 20 a) entgegengesetzter Polarität,
eine jeden Signalkode empfangende Einrichtung (24, 30; 24 a, 30 a; 124 a, 130 a), die

• (a) ansprechend auf einen ersten Signalkode die erste Lei­ stungsschaltereinrichtung (22; 22 a; 122 a) zur Verbindung des einen Anschlusses (16; 16 a) mit der Leistungsquelle (18; 18 a) der einen Polarität in Vorwärtsrichtung vor­ spannt und die zweite Leistungsschaltereinrichtung (28; 28 a; 128 a) in Rückwärtsrichtung vorspannt, damit der eine Anschluß (16; 16 a) nicht mit der Leistungsquelle (20; 20 a) entgegengesetzter Polarität in Verbindung steht,
• (b) ansprechend auf einen zweiten Signalkode die erste Lei­ stungsschaltereinrichtung (22; 22 a; 122 a) umpolt, damit der eine Anschluß (16; 16 a) nicht mit der Leistungs­ quelle (18; 18 a) der einen Polarität in Verbindung steht, und die zweite Leistungsschaltereinrichtung (28; 28 a, 128 a) in Vorwärtsrichtung vorspannt, um den einen Anschluß (16; 16 a) und die Leistungsquelle (20; 20 a) der entgegengesetzten Polarität miteinander zu verbinden, und
• (c) ansprechend auf einen dritten Signalkode beide Lei­ stungsschaltereinrichtungen (22, 28; 22 a, 122 a, 28 a, 128 a) derart umgekehrt vorspannt, daß der eine Anschluß (16; 16 a) mit keiner der beiden Leistungsquellen (18, 20; 18 a, 20a) verbunden ist,

1. Interface for the selective connection of a polarity reversible load to a pair of power sources of opposite polarity in accordance with predetermined command signal codes selectively transmitted by a processor, characterized by:
a first circuit breaker device ( 22; 22 a ; 122 a) for selectively connecting a connection ( 16; 16 a ; 116 a) of the load ( 12; 12 a ; 112 a) and the power source ( 18; 18 a) of one polarity,
a second circuit breaker device ( 28; 28 a ; 128 a) for selectively connecting one connector ( 16; 16 a ; 116 a) and the power source ( 20; 20 a) of opposite polarity,
a device receiving each signal code ( 24, 30; 24 a , 30 a ; 124 a , 130 a) , the

• (a) in response to a first signal code, the first circuit breaker device ( 22; 22 a ; 122 a) for connecting the one connection ( 16; 16 a) to the power source ( 18; 18 a) which biases the forward polarity and which second circuit breaker device ( 28; 28 a ; 128 a) biased in the reverse direction so that one connection ( 16; 16 a) is not connected to the power source ( 20; 20 a) of opposite polarity,
• (b) in response to a second signal code, the first Lei power switch device ( 22; 22 a ; 122 a) , so that the one connection ( 16; 16 a) is not connected to the power source ( 18; 18 a) of one polarity , and the second circuit breaker means ( 28; 28 a , 128 a) in the forward direction to connect the one terminal ( 16; 16 a) and the power source ( 20; 20 a) of the opposite polarity to each other, and
• (c) in response to a third signal code, the two circuit breaker devices ( 22, 28; 22 a , 122 a , 28 a , 128 a) are reverse-biased such that the one connection ( 16; 16 a) with neither of the two power sources ( 18, 20; 18 a, 20 a) is connected,

und
eine Sperreinrichtung für unzulässige Signalkodes, die eine die Signalkodes empfangende Überwachungseinrichtung (34; 34 a, 134 a) aufweist und ansprechend auf einen unzulässigen Signalkode, der zu einer Vorwärtsvorspannung beider Leistungs­ schaltereinrichtungen (22, 28; 22 a, 122 a, 28 a, 128 a) führen würde, den Betrieb von mindestens einer der Leistungsschaltereinrich­ tungen unterbricht.and
a blocking device for impermissible signal codes, which has a monitoring device receiving the signal codes ( 34; 34 a , 134 a) and in response to an impermissible signal code which leads to forward biasing of both power switch devices ( 22, 28; 22 a , 122 a , 28 a , 128 a) would interrupt the operation of at least one of the circuit breaker devices. 2. Schnittstelle nach Anspruch 1, dadurch gekennzeich­ net, daß die Sperreinrichtung ansprechend auf einen unzulässi­ gen Signalkode alle Leistungsschaltereinrichtungen (22; 28; 22 a, 122 a, 28 a, 128 a) sperrt. 2. Interface according to claim 1, characterized in that the locking device in response to an inadmissible signal code all circuit breaker devices ( 22; 28; 22 a , 122 a , 28 a , 128 a) blocks. 3. Schnittstelle nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß jede Leistungsschaltereinrichtung einen Lei­ stungstransistor (22, 22 a, 122 a, 28, 28 a, 128 a) und die jeden Si­ gnalkode empfangende Einrichtung einen diesem zugeordneten Treibertransistor (24, 24 a, 124 a, 30, 30 a, 130 a) aufweist, wobei der Emitter-Kollektorschaltkreis jedes Treibertransistors an die Basis des jeweiligen Leistungstransistors angekoppelt ist.3. Interface according to claim 1 or 2, characterized in that each circuit breaker device a Lei stung transistor ( 22, 22 a , 122 a , 28, 28 a , 128 a) and each Si gnalkode receiving device associated with a driver transistor ( 24, 24 a , 124 a , 30, 30 a , 130 a) , the emitter-collector circuit of each driver transistor being coupled to the base of the respective power transistor. 4. Schnittstelle nach Anspruch 3, dadurch gekennzeichnet, daß die Sperreinrichtung eine Einrichtung (26, 32, 40; 26 a, 32 a, 40 a) zur Unterbrechung des Emitter-Kollektorschaltkreises je­ des Treibertransistors (24, 24 a, 124 a, 30, 30 a, 130 a) ansprechend auf einen unzulässigen Signalkode aufweist.4. Interface according to claim 3, characterized in that the locking device means ( 26, 32, 40; 26 a , 32 a , 40 a) for interrupting the emitter-collector circuit each of the driver transistor ( 24, 24 a , 124 a , 30 , 30 a , 130 a) in response to an impermissible signal code. 5. Schnittstelle nach Anspruch 3 oder 4, dadurch gekenn­ zeichnet, daß jeder Signalkode ein Paar von an ein Paar von Eingangsleitungen (A, B; C, D) angelegten, parallel geladenen Signalen aufweist, wobei eine der Eingangsleitungen (A; C) eines der Signale und die andere Eingangsleitung (B; D) das andere Signal empfängt und die Basis des einen Treibertran­ sistors (24; 24 a; 124 a) betätigungsmäßig mit der einen Eingangs­ leitung (A; C) und die Basis des anderen Treibertransistors (30; 30 A, 130 a) betätigungsmäßig mit der anderen Eingangsleitung (B; D) verbunden ist.5. Interface according to claim 3 or 4, characterized in that each signal code has a pair of applied to a pair of input lines (A, B; C, D) , parallel-loaded signals, one of the input lines (A; C) one the signals and the other input line (B; D) receives the other signal and the base of a driver transistor ( 24; 24 a ; 124 a) actuatively with the one input line (A; C) and the base of the other driver transistor ( 30 ; 30 A , 130 a) is operatively connected to the other input line (B; D) . 6. Schnittstelle nach Anspruch 5, dadurch gekennzeich­ net, daß die Überwachungseinrichtung eine betätigungsmäßig zwischen die Eingangsleitungen (A, B; C, D) geschaltete Ver­ knüpfungseinrichtung (36, 38; 36 a, 38 a; 136 a, 138 a) aufweist, die den Signalkode empfängt und ansprechend auf das Vorhandensein eines unzulässigen Signalkodes ein Alarmsignal erzeugt, wobei die Einrichtung (26, 32, 40; 32 a, 40 a) zur Unterbrechung des Emitter-Kollektorschaltkreises jedes Treibertransistors das Alarmsignal empfängt und ansprechend auf dieses Alarmsignal den Emitter-Kollektorschaltkreis jedes Treibertransistors un­ terbricht.6. Interface according to claim 5, characterized in that the monitoring device has an actuating connection between the input lines (A, B; C, D) Ver linking device ( 36, 38; 36 a , 38 a ; 136 a , 138 a) , which receives the signal code and generates an alarm signal in response to the presence of an impermissible signal code, the device ( 26, 32, 40; 32 a , 40 a) for interrupting the emitter collector circuit of each driver transistor receiving the alarm signal and in response to this alarm signal the emitter -Collector circuit of each driver transistor interrupts. 7. Schnittstelle nach Anspruch 6, dadurch gekennzeichnet, daß die Unterbrechungseinrichtung eine Schalteinrichtung (26, 32; 26 a, 32 a) zur Vervollständigung des Emitter-Kollektor­ schaltkreises jedes Treibertransistors und eine Einrichtung (40; 40 a) zur Vorspannung der Schaltereinrichtung in Rückwärts­ richtung aufweist.7. Interface according to claim 6, characterized in that the interruption means a switching device ( 26, 32; 26 a , 32 a) to complete the emitter-collector circuit of each driver transistor and a device ( 40; 40 a) for biasing the switch device in reverse has direction. 8. Schnittstelle nach einem der Ansprüche 1 bis 7, ge­ kennzeichnet durch
eine Anzahl von mehr als einer polungsumkehrbaren Last (12 a, 112 a), wobei der Prozessor (10) gleichzeitig eine gleiche Anzahl von Befehlssignalkodes an die Schnittstelle überträgt, von denen jeder übertragene Signalkode einer der Lasten (12 a; 112 a) zugeordnet ist,
eine gleiche Anzahl erster Leistungsschaltereinrich­ tungen (22 a, 122 a) zur selektiven Verbindung eines Anschlusses (16 a, 116 a) der jeweiligen Last (12 a, 112 a) mit der Leistungs­ versorgung (18 a) der einen Polarität,
eine gleiche Anzahl zweiter Leistungschaltereinrich­ tungen (28 a, 128 a) zur selektiven Verbindung des einen An­ schlusses (16 a, 116 a) der jeweiligen Last (12 a, 112 a) mit der Leistungsquelle (20 a) entgegengesetzter Polarität,
eine gleiche Anzahl von Einrichtungen (24 a, 124 a, 30 a, 130 a) zum Empfang jedes Signalkodes und zur Verbindung des einen Anschlusses (16 a, 116 a) der jeweiligen Last (12 a, 112 a) mit einer der Leistungsquellen (18 a; 20 a) in Übereinstimmung mit dem Signalkode,
wobei die Sperreinrichtung für unzulässige Signalkodes eine gleiche Anzahl von Überwachungseinrichtungen (34 a, 134 a) aufweist, welche die jeweiligen Signalkodes empfangen und ansprechend auf einen unzulässigen Signalkode den Betrieb min­ destens einer der der jeweiligen Last zugeordneten Leistungs­ schaltereinrichtungen sperren.8. Interface according to one of claims 1 to 7, characterized by
a number of more than one polarity reversible load ( 12 a , 112 a) , the processor ( 10 ) simultaneously transmitting an equal number of command signal codes to the interface, of which each transmitted signal code is assigned to one of the loads ( 12 a ; 112 a) ,
an equal number of first circuit breaker devices ( 22 a , 122 a) for the selective connection of a connection ( 16 a , 116 a) of the respective load ( 12 a , 112 a) with the power supply ( 18 a) of one polarity,
an equal number of second circuit breaker devices ( 28 a , 128 a) for the selective connection of one connection ( 16 a , 116 a) of the respective load ( 12 a , 112 a) to the power source ( 20 a) of opposite polarity,
an equal number of devices ( 24 a , 124 a , 30 a , 130 a) for receiving each signal code and for connecting one connection ( 16 a , 116 a) of the respective load ( 12 a , 112 a) with one of the power sources ( 18 a ; 20 a) in accordance with the signal code,
wherein the blocking device for impermissible signal codes has an equal number of monitoring devices ( 34 a, 134 a) which receive the respective signal codes and, in response to an impermissible signal code, block the operation of at least one of the power switch devices assigned to the respective load.