DE3012075C2

DE3012075C2 -

Info

Publication number: DE3012075C2
Application number: DE19803012075
Authority: DE
Inventors: Heinz Ing.(Grad.) 7530 Pforzheim De Winkelmann
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1979-11-20
Filing date: 1980-03-28
Publication date: 1988-04-28
Also published as: DE3012075A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1. Eine derartige Schaltungsanordnung ist aus dem Hauptpatent DE 29 46 701 bekannt. Sie enthält eine Schaltung zur Ermittlung der Phasenlage des Bittaktes der Daten, die aus einer PLL-Anordnung besteht.

Aus der DE-AS 23 01 315 ist eine digitale Synchronisieranordnung bekannt, die mittels einer Vergleichsschaltung die Phase eines Oszillatorsignals mit der Phase eines Eingangssignals vergleicht und mittels einer Korrekturschaltung, die eine Verzögerungsanordnung enthält, Synchronismus zwischen beiden Signalen erzeugt.

Es ist Aufgabe der Erfindung, die Schaltungsanordnung gemäß dem Hauptpatent mit einer leistungsfähigeren Schaltung zur Ermittlung der Phasenlage auszustatten.

Die Lösung dieser Aufgabe erfolgt mit den im Anspruch 1 angegebenen Mitteln. Im Unteranspruch ist eine vorteilhafte Ausgestaltung angegeben.

Die erfindungsgemäße Schaltung kann auch mit Flanken jitter behaftete Datenbits verarbeiten. Das heißt, auch bei einem schlechten Signal/Rauschleistungsver hältnis ist eine Auswertung noch möglich. Insbeson dere bei auf dem Funkwege übertragenen Daten kommen geringere Signal/Rauschleistungsverhältnisse und daher Flankenjitter vor. Hier kann die erfindungs gemäße Schaltung vorteilhaft eingesetzt werden, so daß auch noch Funkverbindungen mit einem Signal/Rausch leistungsverhältnis von einigen dB ausgenutzt werden können.

Die Erfindung wird nun nachstehend anhand von Zeichnungen eines Ausführungsbeispiels näher erläutert. Es zeigt

Fig. 1 ein Blockschaltbild der Schaltungsanordnung gemäß dem Hauptpatent,

Fig. 2 ein Blockschaltbild einer Schaltung zur Er mittlung der Phasenlage des Bittaktes.

In Fig. 1 ist von einem Datenempfänger der hochfrequente Teil nicht dargestellt. An einer Eingangsklemme E liegt das zwischenfrequente Signal (ZF) an und gelangt an einen Diskriminator 2, der bei einer FKS-Datenüber tragung die binäre Zeichenfolge erzeugt.

Das demodulierte Basisbandsignal gelangt an einen Tiefpaß zur Basisbandbegrenzung was gleichbedeu tend mit einer Rauschbandbegrenzung ist, und nach folgend an einen Amplitudenbegrenzer 3, so daß an dessen Ausgang ein binärer Datenstrom zur Verfügung steht. Je nach dem Signal/Rauschverhältnis im hoch frequenten Übertragungskanal werden die Flanken der Daten-Bits mit einem mehr oder weniger großen Jitter behaftet sein.

An den Amplitudenbegrenzer 3 ist ein Eingang 1 eines Verzögerungsgliedes 4 und eine Schaltung 5 zur Er mittlung der Phasenlage des Bittaktes der Daten an geschlossen. Das Verzögerungsglied 4 weist die Ver zögerungszeit τ auf. Die Verzögerungszeit τ entspricht z. B. der Länge eines Datenblocks der vorgesehenen blockweisen Übertragung.

Die Daten im Schieberegister werden z. B. mit dem 16 fachen Bittakt B _T verschoben, damit der vorhandene Jitter an den Flanken der Datenbits erhalten bleibt. An das Verzögerungsglied 4 ist eine Abtastschaltung 6 angeschlossen, in der die Datenbits des Datenstroms jeweils in ihrer Mitte abgetastet werden. Hierdurch werden die Datenbits in ihrer Phase regeneriert und der vorhandene Jitter wird weitgehend beseitigt. An einer Ausgangsklemme 7 der Abtastschaltung 6 können dann die regenerierten Datenbits zur weiteren Verar beitung (nicht dargestellt) entnommen werden.

Die Schaltung 5 zur Ermittlung der Phasenlage des Bittaktes der Daten liefert den empfangsseitigen Bittakt, der synchron zum Datenstrom ist. Dieser Takt wird dann an den Steuereingang der Abtast schaltung 6 angelegt. Eine geeignete Schaltung wird nachstehend anhand der Fig. 2 beschrieben.

Vom Eingang 1 gelangt der binäre Datenstrom an eine Differenzierschaltung 8, die jede Flanke in einen zur Bitlänge kurzen Impuls umwandelt. Diese Impulse gelangen vom Ausgang der Differenzierschaltung 8 an den jeweils ersten Eingang von bspw. acht UND-Schal tungen 9 a bis 9 h, von denen nur drei dargestellt sind. Der jeweils zweite Eingang der UND-Schaltungen 9 ist mit je einem Ausgang einer Teilerschaltung 10 verbun den. Die Teilerschaltung 10 erzeugt aus dem achtfachen Bittakt B _T acht um je ¹/₈ Bit phasenverschobene Im pulsfolgen. Der 1-Zustand dieser Impulsfolgen ist je weils ¹/₈ Bit lang. Damit stellen die acht UND-Schal tungen 9 für die Impulse am Ausgang der Differenzier schaltung 8 Phasenfenster dar, die alle die gleiche Breite haben und durch ihre Phasenverschiebung lücken los die Länge eines Bits abdecken.

Acht Phasenfenster sind nur als Beispiel angegeben. Die Anzahl der Phasenfenster wird durch die gewünschte Auf lösung bei der Ermittlung der Phase des Datenstromes bestimmt.

Jeder Ausgang der UND-Schaltungen 9 ist über je einen Umschalter 10 a bis 10 h, von denen nur drei dargestellt sind, mit je einem Zähler 11 a bis 11 h verbunden, von denen nur drei dargestellt sind. Für eine bestimmte Meßzeit zählt jeder Zähler 11 die Anzahl der Flanken des Datenstromes, die in das jeweils zugehörige Phasenfenster gefallen sind.

Betrachtet man die zwei Grenzfälle

- großes Signal/Rauschleistungs-Verhältnis
- sehr kleines Signal/Rauschleistungs- Verhältnis

so ergeben sich folgende Zustände:

Bei großem Signal/Rauschleistungsverhältnis fallen alle Flanken in ein bestimmtes Phasenfenster. Es wird also am Ende der Meßzeit ein Zähler je nach ge wählter Meßzeit, Bitrate und Flankengehalt des Daten stromes einen gewissen Zählerstand erreicht haben, hingegen haben die restlichen Zähler den Stand Null.

Bei sehr kleinem Signal/Rauschleistungsverhältnis, d. h. speziell bei fehlendem Nutzsignal, wird die Anzahl der Flanken je Phasenfenster innerhalb der Meßzeit unge fähr gleich sein. Damit sind auch die Zählerstände un gefähr gleich, jedoch etwa ¹/₈ - in dem hier gewählten Beispiel mit acht Phasenfenstern - des Zählerstandes bei sehr großem Signal/Rauschleistungsverhältnis.

Für Signal/Rauschleistungsverhältnisse, die zwischen diesen Grenzfällen liegen, ergeben sich für die Zäh lerstände entsprechende Zwischenzustände. Dabei hat ein Zähler einen maximalen Stand und die benachbar ten Zähler liegen mit ihren Ständen mit wachsendem Abstand von dem Zähler mit maximalem Stand zunehmend darunter.

Damit ist also bei vorhandenem Nutzsignal der Mittel wert der Phase zwischen Datenstrom und Empfänger-Bit takt durch den maximalen Zählerstand eines Phasenfen sters gekennzeichnet.

Zur Auswertung der Zählerstände werden nach Ablauf der Meßzeit die Umschalter 10 a bis 10 h umgeschaltet. Da durch ist eine weitere Teilerschaltung 12 mit ihren Aus gängen an die Zähler 11 a bis 11 h angeschaltet. Die Teilerschaltung 12 arbeitet wie die schon beschriebene Teilerschaltung 10, sie gibt also auch acht phasen verschobene Impulsfolgen ab. Die Zähler 11 zählen da durch bis zu einem vorgegebenen Höchststand weiter. Bei dem Erreichen des Höchststandes gibt der jeweilige Zähler eine logische Eins an seinen Ausgang. Der Höchst stand der Zähler kann bspw. durch die Zählerauslegung oder z. B. durch eine Voreinstellung gegeben sein und er muß über dem maximal in einer Meßzeit erreichbaren Stand liegen.

Durch die phasenverschobenen Impulsfolgen wird immer nur ein Zähler zur gleichen Zeit den Höchststand er reichen; auch für den Fall, daß zwei benachbarte Zähler am Ende der Meßzeit zufällig den gleichen Stand haben sollten. Die gewünschte Auswertezeit be stimmt die Frequenz des Bittaktes B _T am Eingang der Teilerschaltung. Da in den meisten Fällen die Auswerte zeit klein gegen die Meßzeit sein soll, ist der Bit takt am Eingang um ein entsprechendes Vielfaches zu er höhen.

Eine an die Ausgänge der Zähler 11 a bis 11 h angeschal tete ODER-Schaltung 13 erkennt, ob an einem Ausgang eine logische Eins vorhanden ist und veranlaßt über eine Steuerlogik 14 die Abschaltung des Bittaktes B _T am Eingang der Teilerschaltung 12. Das kann durch Be tätigen eines Schalters 15 geschehen. Jetzt ist auf nur einer der Ausgangsleitungen der Zähler 11 eine logische Eins vorhanden. Diese Information wird in einer ange schlossenen Umkodierschaltung 16 in eine entsprechende Binärzahl umgewandelt. Hat z. B. der Zähler 11 f zuerst den Höchststand erreicht, dann erscheint am Ausgang der Umkodierschaltung 16 die Binärzahl 101, was der Dezimalzahl 5 entspricht und womit der Zähler 11 f ge kennzeichnet ist. Die Binärzahlen können seriell oder parallel ausgegeben werden. Diese Binärinformation wird in einen Speicher 17 eingegeben und dort solange gespeichert, bis ein neues Meßergebnis vorliegt.

Der Ausgang des Speichers 17 ist mit einer Schaltung 18 zur Auswahl des Empfänger-Bittaktes verbunden. Mit der gespeicherten Binärzahl wählt diese Schaltung 18 aus einem Vorrat von Empfänger-Bittakten mit verschiedenen Phasen - wie sie bspw. am Ausgang der Teilerschaltung 10 zur Verfügung stehen - den Bittakt mit der optimal sten Phase aus und gibt ihn auf den Steuereingang der Abtastschaltung 6.

Die erwähnte Steuerlogik 14 ist eine einfache Hilfs schaltung zur Steuerung des Ablaufs wie Messen bzw. Zählen, Auswerten bzw. Hochzählen und Abspeichern und bedarf keiner näheren Erläuterung. Die Schaltung 5 wurde beim Einsatz in der Schaltungsanordnung zur Bit synchronisation beschrieben, was ihren Einsatz auf diese Schaltungsanordnung nicht einschränkt. Die Schal tung 5 kann auch mit anderen geeigneten Schaltungsan ordnungen zur Bitsynchronisation zusammen arbeiten.

Claims

1. Schaltungsanordnung zur Regeneration von blockweise übertragenen Daten, die aus einem zwischen ihrem Eingang und ihrer Ausgangsklemme geschalteten Verzögerungsglied mit einer nachgeschalteten Abtastschaltung und einer mit dem Eingang verbundenen Schaltung zur Ermittlung der Phasenlage des Bittaktes der Daten besteht, deren Ausgang mit dem Steuereingang der Abtastschaltung verbunden ist, nach Patent DE 29 46 701, dadurch gekennzeichnet, daß die Schaltung (5) zur Ermittlung der Phasenlage des Bittaktes der Daten n UND-Schaltungen (9) aufweist, deren erste Eingänge mit dem Ausgang einer Differenzierschaltung (8) verbunden sind, die an den Eingang (1) angeschaltet ist, und deren zweite Eingänge jeweils mit einem von n Ausgängen einer Teilerschaltung (10) verbunden sind, die mit dem n-fachen Bittakt (B _T) beaufschlagt wird und an ihren n Ausgängen um ¹/_n Bit verschobene Impulsfolgen liefert, daß n Zähler (11) den n UND-Schaltungen (9) nachgeschaltet sind und daß eine Auswerteschaltung zur Auswahl des Zählers (11) mit dem höchsten Stand vorhanden ist, die zur Ablage des Ergebnisses mit einem Speicher (17) verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Steuerlogik (14) vorhanden ist, die am Ende der Meßzeit die Eingänge der Zähler (11) an die n Ausgänge einer weiteren Teilerschaltung (12) anschaltet, die mit einem n-fachen Bittakt (B _T) beaufschlagt wird und an ihren n Ausgängen um ¹/_n verschobene Impulsfolgen liefert, daß die Zähler (11) bei Erreichen eines vorbestimmten Standes eine logische Eins abgeben, daß die Auswerteschaltung eine Umcodierschaltung (16) ist, die entsprechend der logischen Eins auf einem ihrer Eingänge eine den abgebenden Zähler (11) kennzeichnende Zahl in den Speicher (17) gibt und daß die Ausgänge der Zähler (11) über eine ODER-Schaltung (13) zur Abschaltung der Impulsfolgen beim Erscheinen der ersten logischen Eins mit der Steuerlogik (14) verbunden sind.