DE2921243A1 - Selbstpruefendes, dynamisches speichersystem - Google Patents

Selbstpruefendes, dynamisches speichersystem

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DE2921243A1
DE2921243A1 DE19792921243 DE2921243A DE2921243A1 DE 2921243 A1 DE2921243 A1 DE 2921243A1 DE 19792921243 DE19792921243 DE 19792921243 DE 2921243 A DE2921243 A DE 2921243A DE 2921243 A1 DE2921243 A1 DE 2921243A1
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Description

BLUMBACH . WESER . BE-RGSTsJ '--KRAMSR>'
PATENTANWÄLTE. IN MÜNCHEN UND WIESBADEN
-5-
Patentconsult Radeckeslroße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patentconsult Palentconsult Sonnenberger Slrafle 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Palenlconsull
Cenker, R.P. 1-1-1
Western Electric Company Incorporated 222 Broadway, New York, N.Y. 10038, XlSA
Selbstprüfendes, dynamisches Speichersystem ■'.
Die Erfindung betrifft eine Fehlerdetektoranordnung für ein dynamisches Speichersystem mit einem dynamischen Speicher zur Aufnahme einer Vielzahl von Digitalwörtern, die je eine besondere Speicherstelle im Speicher einnehmen und je einen Informationsteil und einen zugeordneten Fehlerprüfteil aufweisen , und einer Auffrischschaltung für den dynamischen Speicher, die wiederholt Auffrischoperationen durchführen, wobei während jeder Auffrischoperation eine vorbestimmte Anzahl von Digitalwörtern aufgefrischt wird.
Die Speicherung von Digitalinformationen ist von wesentlicher Bedeutung für die richtige Arbeitsweise von Digitalrechnern. Dem Konstrukteur stehen viele Speicherarten zur Verfügung, die auf Grund ihrer jeweiligen Kennwerte gewählt
München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Phys. Dr. rer. nal. · H.P.Brehm Dipl.-Chem. Dr. phil. nat. Wiesbaden: P. G. Bfumbach Dipl.-Ing. . P. Bergen Dipl.-Ing. Dr. jur. . G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.
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werden können oder auch nicht. Dynamische Speicher mit wahlfreiem Zugriff (RAM-Speicher) werden in vielen Anlagen benutzt, bei denen ein schneller Zugriff zu den gespeicherten Informationen erwünscht ist. Ein dynamischer Speicher macht es erforderlich, daß die in den einzelnen Speicherzellen abgelegten Informationen periodisch aufgefrischt werden, um einen Verlust von Informationen zu vermeiden. Dadurch werden in kleinem Umfang Schaltungen zusätzlich erforderlich, aber wenn die Speicherauffrischanordnung richtig ausgelegt ist, verursacht sie keine wesentliche Vergrößerung der Zugriffszeit. Für dynamische Speichersysteme hat es sich als wünschenswert erwiesen, eine dauernde Anzeige für die Unversehrtheit der gespeicherten Informationen zur Verfügung zu haben. Das gilt insbesondere für Systeme, bei denen eine Duplizierung der gespeicherten Informationen vorhanden ist, da eine frühe Feststellung fehlerhafter Informationen dazu benutzt werden kann, den fehlerhaften Speicher außer Betrieb zu nehmen und durch sein Duplikat zu ersetzen. Wenn ein Speicher außer Betrieb genommen" wird, so kann die gespeicherte Information aus einer Hauptaufzeichnung, beispielsweise einem Plattenspeicher, auf den neuesten Stand gebracht werden, oder es können , falls erforderlich, Diagnoseprüfungen durchgeführt werden, um Fehler zu isolieren und zu korrigieren.
Der Erfindung liegt die Aufgabe zugrunde, eine solche dauernde Anzeige für die Integrität der gespeicherten Informationen
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bereitzustellen. Zur Lösung der Aufgabe geht die Erfindung aus von einer Fehlerdetektoranordnung der eingangs genannten Art und ist gekennzeichnet durch Leseschaltungen, die während jeder Auffrischoperation in Tätigkeit treten und aus dem dynamischen Speicher ein Digitalwort aus jeweils der vorbestimmten Anzahl von aufgefrischten Digitalwörtern auslesen, und Fehlerprüfschaltungen, die auf die durch die Leseschaltungen gelesenen Digitalwörter ansprechen, um festzustellen, ob der Informationsteil jedes gelesenen Digitalwortes dem zugeordneten Fehlerprüfteil richtig entspricht, und ein Fehlersignal zu erzeugen, wenn die richtige Entsprechung nicht vorhanden ist.
Erfindungsgemäß wird eine kontinuierliche Anzeige für die Unversehrtheit der in einem dynamischen Speichersystem gespeicherten Informationen geliefert, die bei richtiger Zuordnung zu den Auffrischoperationen des Speiehersystems nur in sehr geringem Umfang zusätzliche Schaltungen erforderlich macht und praktisch keine Vergrößerung der Zugriffszeit bewirkt . ■
Die Fehlerdetektoranordnung nach der Erfindung beinhaltet demgemäß einen dynamischen Speicher zur Aufnahme einer Vielzahl von Digitalwörtern, die jeweils eine besondere Speicherstelle einnehmen, und eine Auffrischanordnung, die nacheinander Auffrischoperationen für den Speicher durchführt. Während jeder Auffrischoperation wird eine Gruppe von Digitalwörtern aufgefrischt. Eine Digitalwort-Leseanordnung arbei-tet in Verbindung mit der Auffrischanordnung und liest
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aus dem Speicher ein Wort jeder aufgefrischten Gruppe. Jedes gelesene Digitalwort wird an eine Fehlerprüfschaltung gegeben, die feststellt, ob Fehler in dem zugeführten Wort vorhanden sind,und Fehlersignale erzeugt, wenn das geprüfte Digitalwort einen Fehler enthält.
In einem dynamischen Speichersystem mit m-Gruppen von Digitalwörtern , von denen jede Gruppe n-Digitalwörter enthält, frischt die Auffrischanordnung nacheinander alle m-Gruppen von Digitalwörtern auf, und die Leseanordnung liest jeweils das gleiche Digitalwort aus jeder aufgefrischten Gruppe. Wenn alle m-Gruppen aufgefrischt worden sind, wird das je~ weils von der Leseanordnung aus dem Speicher gelesene Wort geändert, so daß ein neues Wort während der nächsten m-Auffrischoperationen gelesen wird. Demgemäß sind nach n-Gruppen von m-Auffrischoperationen alle Digitalwörter hinsichtlich ihrer Richtigkeit geprüft worden. Als weiteres Merkmal der Erfindung sind Schaltungen vorgesehen, um die Speicherstelle eines als fehlerhaft festgestellten Digitalwortes zu speichern.
Entsprechend eine mAus führung sb ei spiel der Erfindung besteht der Speicher aus 416 Schaltungen, die je 4096 Speicherstellen mit je 1 Bit aufweisen, so daß sich insgesamt ein Speicherraum für 65 536 Wörter mit 26 Bits ergibt. Hinsichtlich der Auffrischung wird der Speicherraum als aufgeteilt in 512 Gruppen von Digitalwörtern mit 26 Bits angesehen, wobei jede Gruppe 128 solcher Wörter enthält. Das Auffrischen des
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Speichers wird durch sequenzielles Auffrischen der Gruppen von Digitalwörtern mit einer Geschwindigkeit von jeweils einer Gruppe alle 2,8 us verwirklicht, wobei sich eine erwartete Gesamtauffrischzeit von etwa 1,43 ms (512 χ 2,8 us) ergibt. Der Zeitabschnitt für eine vollständige Auffrischung des Speichers wird hier als Auffrisch-Zyklus bezeichnet, und die 2ur Auffrischung einer Gruppe von 128 Wörtern erforderliche Zeit (etwa 2,8 ms) als Auffrischoperation. Aus noch zu erläuternden Gründen kann die tatsächlich sowohl für einen Auffrisch-Zyklus als auch für eine Auffrischoperation erforderliche Zeit geringfügig schwanken. Während jeder Auffrischoperation wird jeweils ein bestimmtes Wort der aufgefrischten Wörter aus dem Speicher gelesen und zu einer Paritätsprüfschaltung übertragen. Am Ende jedes der Auffrischzyklen von etwa 1,43 ms wird das nächste Wort während der nächsten Auffrischoperation aus dem Speicher gelesen, so daß am Ende von 128 vollständigen Auffrisch-Zyklen (etwa 184 ms) die Parität jedes Digitalwortes im Speicher geprüft worden ist. Zusätzliche Schaltungen sind vorgesehen, um die Speicherstelle des ersten fehlerhaften Digitalwortes in einem Auffang-Register auf Grund einer Anzeige einer fehlerhaften Parität zu speichern. Diese Information läßt sich als sehr brauchbares Mittel für die Fehlerlokalisierung bei der Durchführung von Diagnoseprüfungen verwenden.
Nachfolgend wird die Erfindung anhand der Zeichnungen beschrieben. Es zeigen:
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Fig. 1, 2 und 3 in der Anordnung nach Fig. 6 das Blockschaltbild eines Ausführungsbeispiels der Erfindung;
Fig. 4 und 5 Zeitdiagramme, die das Verständnis der Fig. 1, 2 und 3 erleichtern.
Das Ausführungsbeispiel gemäß Fig. 1, 2 und 3 beinhaltet einen Speicher 201, der 65 536 (64 K) Digitalwörter mit je 26 Bits aufnehmen kann. Jedes Digitalwort mit 26 Bits besteht aus 24 Informationsbits und 2 Fehlerprüfbits. Bei dem vorliegenden Ausführungsbeispiel ist jedes Fehlerprüfbit ein Paritätsbit über einen Teil der. 24 Informationsbits. Der Speicher 201 besteht aus 26 Speichereinheiten, von denen nur die Einheiten 201, 203 und 204 in Fig. 2 dargestellt sind. Wenn ein Wort aus dem Speicher 201 gelesen wird, so wird jeweils eines seiner Bits aus jedem der 26 Speichereinheiten übertragen. Jede der Speiehereinheiten 202 bis 204 besteht aus 16 Speicherschaltungen entsprechend der genaueren Darstellung für die Speiehereinheit 202, Die obersten beiden Speicherschaltungen der Speichereinheit 202 sind als Spei-.eherschaltungen 205 und 206 bezeichnet. Die Speicherschaltungen des Ausführungsbeispiels sind dynamische RAM-Speicher für 4096 Bits, deren Speicherraum so aufgefaßt werden kann, daß er aus 64 Zeilen mit je 64 Bits besteht. Ein einzelnes Bit wird aus einer gegebenen Speicherschaltung gelesen oder in diese eingeschrieben, wenn der Speicherschaltung eine Adresse mit 12 Bits zugeführt wird, ferner eine Angabe, ob eine Lese- oder eine Schreiboperation stattfin-
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den soll, und ein Betütigungssignal für die Schaltung (chip enable). Es können 64 Speicherzellen jeder Speicher schaltung gleichzeitig dadurch aufgefrischt werden, daß der Speicherschaltung eine Leseangabe, eine Zeilenadresse mit 6 Bits und ein Betätigungssignal zugeführt werden. Speicherschaltungen mit den oben angegebenen Eigenschaften sind bekannt.
Der gesamte Zugriff zum Speicher 201 erfolgt durch Adressen- und Steuerinformatione, die in ein Speicheradressenregister 207 (Fig. 2) mit 17 Bits eingegeben werden. Eine der Bitpositionen des Speicheradressenregisters 207» nämlich die mit R bezeichnete Position, ist eine logische 1, wenn eine Leseoperation durchzuführen ist, und eine logische 0 , wenn eine Schreiboperation erfolgen soll. Die Bit-Positionen 0 bis 2 des Speicheradressenregisters 207 definieren zwei der 16 Speicherschaltungen innerhalb Jeder Speichereinheit, zu denen ein Zugriff erfolgen soll. Die Bit-Positionen 3 bis 8 definieren, welche Zeile der gewählten Speicherschaltungen das interessierende Bit enthält. Die Bit-Positionen 9 bis definieren, welche Spalte der gewählten Speicherschaltungen das interessierende Bit enthält , und die Bitposition 15 definiert, welche der beiden gewählten Speicherschaltungen je Speichereinheit das Informationsbit liefern (oder speichern) soll. Die Adresseninformation in den Speicherstellen 3 bis 14 wird direkt über einen Bus 208 zu den entsprechenden Eingangsanschlüssen der Speicherschaltungen jeder der Speichereinheiten 202 bis 204 entsprechend bekannten Prin-
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zipien geführt.
In der nachfolgenden Erläuterung werden die innerhalb der Speichereinheit 202 ablaufenden Operationen im einzelnen beschrieben. Identische Operationen laufen jedoch in allen Speichereinheiten 202 bis 204 auf Grund der gleichen Information ab, von denen jede Einheit entsprechend der obigen Angabe ein Bit des sich ergebenden Digitalv/ortes mit 26 Bits liefert. Die Information in den Bit-Positionen 0 bis 2 des Speicheradressenregisters 207 wird über einen Bus 208 einem Betätigungsdecodierer 209 in jeder Speiehereinheit zugeführt. Der Betätigungsdecodierer 209 nimmt außerdem die Ausgangssignale eines ODER-Gatters 210 auf. Wie nachfolgend noch genauer erläutert werden soll, werden dem ODER-Gatter 210 als Eingangssignale alle von den Steuerschaltungen des vorliegenden Speichersystems erzeugten Betätigungssignale (chip enable) zugeführt, unabhängig davon , ob sie als Teil einer Auffrischoperation oder als Teil eines normalen Speicherzugriffs erzeugt werden. Die Betätigungssignale werden über das ODER-Gatter 210 dem Betätigungsdecoder 209 jeder Speichereinheit zugeführt. Der Betätigungsdecoder 209 spricht auf den Inhalt der Bit-Positionen 0 bis 2 des Speicheradressenregisters 207 an und führt das empfangene Betätigungssignal zu denjenigen beiden Speicherschaltungen, die durch diese drei Bit-Positionen definiert werden. Wenn beispielsweise die Bit-Positionen 0,1 und 2 alle logisch 0 sind, so überträgt der Betätigungsdecoder 209 die Betätigungsimpulse zu den Speicherschaltungen 205 und 206 über eine Leitung 211, die diesen
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"beiden Speicher schaltungen besonders zugeordnet ist. Bei Empfang des Betätigungssignals wird die durch die Bit-Position R des Speicheradressenregisters 207 definierte Funktion für das spezielle Bit ausgeführt, das durch die 'Speicherpositionen 3 bis 14 des Speicheradressenregisters 207 definiert ist. Bei Durchführung einer Leseoperation wird die Information aus einer einzigen, definierten Speicherposition in beiden betätigten Speicherschaltungen 205 und 206 zu jeweils einem der UND-Gatter 212 und 213 übertragen. Der Binärzustand der Bit-Position 15 des Speieheradressenregisters 207 gelangt direkt zum UND-Gatter 212 sowie über einen Inverter zum UND-Gatter 213. Wenn demgemäß die Bit-Position 15 des Speicheradressenregisters 209 eine logische 1 enthält, wird das zugegriffene Bit aus der Speicherschaltung 205 durch das UND-Gatter 212 zu einem ODER-Gatter 214 geführt. Yvm andererseits die Bit-Position 15 des Speicheradressenregisters 207 eine logische 0 ist, so wird das zugegriffene Bit aus der Speicherschaltung 206 vom UND-Gatter zum ODER-Gatter 211 übertragen. Der Ausgang des ODER-Gatters 214 der Speichereinheit 202 ist direkt mit einer gesondert zugeordneten Bit-Position in einem Ausgangsregister 215 verbunden. Jede der Speichereinheiten 202 bis 204 ist einer der 26 Bit-Positionen des Ausgangsregisters 215 gesondert zugeordnet und überträgt gleichzeitig unter Ansprechen auf den .Inhalt des Speicheradressenregisters 207 ein einzelnes Bit an dieses Register.
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Es stehen zwei Adressenquellen zur Verfügung, die den Inhalt des Speicheradressenregisters 207 liefern. Eine Quelle ist ein Register 102, das dann benutzt wird, wenn der Zentralprozessor einen Speicherzugriff wünscht. Die zweite Quelle, die unmittelbar folgend genauer beschrieben werden soll, ist eine Zählerschaltung 216. Diese weist einen Binärzähler mit 16 Bit-Positionen auf, der vom Anfangswert 0 ausgeht und bei jedem Eingangssignal INCR um 1 weiterzählt. Trifft ein Signal INCR ein, wenn die Zählschaltung 216 im Zustand mit nur 1-Werten ist, so geht sie in den Zustand mit nur O-Werten, und der Zyklus wiederholt sich. Die Bit-Positionen 0 bis 8 der Zählschaltung 216 definieren eine der Gruppen von 128 aufzufrischenden Digitalwörtern, und die Bit-Positionen 9 bis 15 geben an, welches Wort dieser aufzufrischenden Gruppe aus dem Speicher gelesen werden soll. Der Zählschaltung 216 ist eine Lese-Bezeichnungseinrichtung 229 zugeordnet, die dauernd logisch 1 ist und zur Bit-Position R des Speicheradressenregisters 207 immer dann gegeben wird, wenn der Inhalt der Zählerschaltung 216 übertragen wird.
Es sind drei grundsätzliche Anordnungen zur Einleitung von Auffrischzyklen vorgesehen. Das Speichersystem nach der Erfindung arbeitet normalerweise in Abhängigkeit von Synchronisierimpulsen, die von einem Zentralprozessor (nicht gezeigt) auf einer Leitung 101 geliefert werden. Wenn der Zentralprozessor keinen Speicherzugriff verlangt, starten Auffrischzyklen in Abhängigkeit von den Synchronisierimpulsen des Zenträlprozessors. Wenn eine Speicherzugriffsanforderung
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des Zentralprozessors vorliegt, sind Vorkehrungen getroffen, damit die Auffrischoperation nicht in Konflikt mit den Funktionen des Zentralprozessors kommt, d.h. das Auffrischen verzögert den Zugriff des Zentralprozessors nicht. Außerdem wird für den Fall, daß die Verbindungen mit dem Zentralprozessor aufhören, ein System von Zeitgebern benutzt, um die Auffrischzyklen unabhängig von den Synchronisiersignalen des Zentralprozessors einzuleiten. Die folgende Erläuterung bezieht sich auf die Operationen während eines gegebenen Auffrischzyklus. Eine genauere Erläuterung für d§n Beginn eines Auffrischzyklus folgt später.
Eine Auffrischoperation fängt an, wenn eine logische 1 über die Leitung 218 als Eingangssignal an das Flip-Flop 217 gelangt. Das Flip-Flop 217 spricht auf dieses Eingangssignal an und überträgt eine logische 1 über die Leitung 219 zum Auffrisch-Steuergerät 220. Fig. 4 ist ein Zeitdiagramm für die Zeitsteuerungs- und Steuersignale, die zur Einleitung einer Auffrischoperation erzeugt werden, einschließlich bestimmter Signale, die das Auffrisch-Steuergerät 220 liefert. ,Man beachte, daß jede Auffrischoperation innerhalb eines Zeitabschnittes von 700 ns ausgeführt v/ird. Dieser Zeitabschnitt ist, wie später beschrieben wird, ein funktioneller Grundzeitabschnitt des Speichersystems. Die logische 1 am Ausgang des Flip-Flops 217 gelangt außerdem an ein UND-Gatter 221. Dieses Gatter ist als einzelnes UND-Gatter dargestellt, umfaßt aber in der Praxis 17 UND-Gatter, von denen
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je eins einer "bestimmten Bit-Position der ZählerschaXtung 16 oder der Lese-Bezeichnungs-einrichtung 229 eindeutig zugeordnet ist. Der Inhalt der Zählerschaltung 216 und der Lese-Bezeichnungseinrichtung 229 werden über das UND-Gatter 221 und das ODER-Gatter 222 dem Speicheradressenregister 207 zugeführt. Das Auffrisch-Steuergerät 220 spricht auf die logische 1 vom Flip-Flop 217 an und erzeugt das Betäti-gungssignal PiFCE (Fig. 4), das über das ODER-Gatter 210 weitergeleitet wird, um den Decoder 209 in jeder der Speichereinheiten 202 bis 204 zu betätigen. Wie oben beschrieben, wird dieses Betätigungssignal zu denjenigen beiden Speicherschaltungen gegeben, die durch den Betätigungsdecoder in jeder Speichereinheit gewählt sind.
Das Auffrisch- Steuergerät 220 erzeugt außerdem ein Auffangsignal TP, das einem UND-Gatter 223 zugeführt wird. Dieses UND-Gatter nimmt außerdem als Eingangssignal beide Teile der im Augenblick von der Zählerschaltung 216 gespeicherten Adresse und das O-Ausgangssignal eines Flip-Flops 224 auf. Auf die oben beschriebene Weise wird jeweils ein Bit aus jeder Speichereinheit zu einer · zugeordneten Bit-Position des Ausgangsregisters 215 übertragen. Dessen Inhalt wird direkt einer Paritätsprüfschaltung 225 zugeführt. Diese Prüfschaltung berechnet die Parität der 24 Informationsbits im .Ausgangsregister 215 und vergleicht sie mit dem 2-Bit-Fehlerprüfcode aus dem Speicher. Wenn die beiden Werte identisch and, leitet die Fehlerprüfschaltung 225 keine weiteren Vor-
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gänge ein. ¥enn die beiden Werte nicht übereinstimmen, wird eine logische 1 über eine Leitung 226 an ein UND-Gatter 227 gegeben. Die UND-Gatter 223 , 227 und das Flip-Flop 224 haben die Aufgabe, auf Grund eines Paritätsfehlers während einer Auffrischoperation eine Fehleranzeige zu erzeugen und die Adresse in der Zählerschaltung 21 & im Auffang-Register 228 abhängig davon festzuhalten, daß der erste Paritätsfehler von der Paritätsprüfschaltung 225 festgestellt wird.
Das Flip-Flop 224 befindet sich normalerweise im Zustand logisch 0 , in welchem eine logische 1 über die Leitung 230 zum UND-Gatter 223 übertragen wird. Demgemäß wird immer dann, wenn das Auffrisch-Steuergerät 220 ein Auffangsignal TP erzeugt, der augenblickliche Inhalt der Zählerschaltung 216 in das Auffang-Register 228 gegeben. Es sei erwähnt, daß die Eingangssignale des Auffang-Registers 228 zweigleisiger Art sind, was bedeutet, daß kein Rückstellimpuls erforderlich ist, um den Inhalt des Registers zu löschen. Sb lange das Flip-Flop 224 eine logische 0 speichert, wird der Inhalt der Zählerschaltung 216 während jeder Auffrischoperation zum Auffang-Register 228 übertragen. Wenn die Paritätsprüfschaltung 225 einen Paritätsfehler feststellt, wird eine logische 1 als eines der Eingangssignale an das UND-Gatter 227 übertragen. Wenn das Flip-Flop 224 im Zustand 0 ist, führt die Leitung 230 eine weitere logische 1 als Eingangssignal dem UND-Gatter 227 zu. Wenn das Auffrisch-Steuergerät 220 das Signal STROBE (Fig. 4) erzeugt, gelangt dieses Signal
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ebenfalls als Eingangssignal an das UHD-Gatter 227. Auf Grund dieser Eingangssignale gibt das UND-Gatter 227 ein Ausgangssignal logisch 1 an den Kippeingang des Flip-Flops 224 . Dadurch kippt das Flip-Flop 224 in seinen Zustand logisch 1 . Das Ausgangssignal logisch 1 des Flip-Flops ist ein Paritätsfehlersignal. Der logische Zustand 1 des Flip-Flops 224 bewirkt, daß eine logische 0 über die Leitung 230 übertragen wird, die verhindert, daß das UND-Gatter eine weitere Information von der Z ähl er schaltung 2:16 zum Auffang-Register 228 gibt. Das heißt, der Inhalt der Zählerschaltung 216 zum Zeitpunkt der Feststellung des Paritätsfehlers wird im Auffang-Register 228 gespeichert und nicht verändert, bis der Zustand des Flip-Flops 224 sich ändert. Die logische 0 auf der Leitung 230 sperrt außerdem das UND-Gatter 227 und verhindert, daß weitere logische 1-Werte an den Kippeingang des Flip-Flops 224 gelangen. Demgemäß ändert sich der Zustand des Flip-Flops 224 nicht, bis ein Löschsignal an seinen Löscheingang angelegt wird. Dieses Löschsignal wird entweder vom Zentralprozessor im Verlaufe von Diagnose- und Fehlerbeseitigungs-Unterprogrammen oder durch eine Wartungsperson zugeführt, die die fehlerhafte Funktion .im Speichersystem festzustellen versucht. Man beachte, daß jede von der Zählerschaltung 216 erzeugte Adresse kurzzeitig in das Auffang-Register 228 gegeben wird. Hierbei handelt es sich jedoch prinzipiell um einen rein vorübergehenden Zustand, und man geht davon aus, daß keine Adresse im Auffang-Register 228 gespeichert wird, bis das Flip-Flop 224 auf Grund einer Paritätsfehleranzeige von der Paritäts-
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prüfschaltung 225 seinen Zustand ändert. Nahe dem' Auffrischoperation erzeugt das Auffrisch-Steuergerät 220 das Signal INCR (Fig. 4) , das zur Zählerschaltung 216 übertragen wird. In Abhängigkeit von diesem Signal erhöht die Zählerschaltung 216 ihren Inhalt als Vorbereitung auf die nächste Auffrischoxjoration. Das Auffrisch-Steuergerät 220 erzeugt außerdem ein Löschsignal, das zum Loseheingang des Flip-Flops 217 übertragen wird. Unter Ansprechen darauf speichert das Flip-Flop eine logische 0, wodurch die Auffrischoperation be-.endet wird.
Die obige Erläuterung einer einzelnen Auffrischoperation bildet die Basis für den gesamten Auffrischzyklus. Während jeder Auffrischoperation .wird eine Gruppe von 128 Digitalwörtern aufgefrischt. Die spezielle, jeweils aufgefrischte Gruppe wird durch den ersten Adressenteil mit den Bits 0 bis 8 der Zählerschaltung °.16 definiert. Durch die zweckmäßige Arbeitsweise der Zählerschaltung- 216 und ihre Verbindung mit dem Speicheradressenregister 207 wird der gesamte Speicher nach 512 Auffrischoperationen aufgefrischt. Wenn jede Auffrischoperation etwa 2,8 ps benötigt, kann, ein vollständiger Auffrischzyklus in etwa 1,43 ms durchgeführt werden. Während jeder Auffrischoperation wird ein gegebenes Speicherwort, das durch den zweiten Adressenteil mit den Bit-Positionen 9 bis 15 der Zählerschaltung 216 definiert wird, aus dem Speicher gelesen und an die Paritätsprüfschaltung 225 übertragen. Nach jedem Auffrischzyklus mit 512 Auffrischoperationen addiert die Zählerschaltung 216 eine 1 zu ihrem zweiten Adressen-
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teil, wodurch die Paritätsprüfschaltung während der nächsten 512 Auffrischoperationen eine neue Gruppe von Digitalwörtem aus dem Speicher empfängt. Demgemäß wird während jedes Auffrischzyklus mit 512 Auffrischoperationen eine neue Gruppe von Digitalwörtern aus dem Speicher gelesen. Nach 128 vollständigen Auffrischzyklen ist jedes vom Speichersystem gespeicherte Digitalwort an die Paritätsprüfschaltung 225 angelegt worden. Falls irgendein Paritätsfehler aufgetreten ist, befindet sich die Adresse des ersten fehlerhaften Digitalwortes im Auffang-Register 228. Wenn keine Paritätsfehler aufgetreten sind, weiß man, daß das System nur fehlerfreie Daten enthält.
Wie oben angegeben, wird eine Auffrischoperation auf drei unterschiedliche Arten eingeleitet. Eine davon sieht die Durchführung einer Auffrischoperation in Verbindung mit einer Speicheranforderung durch den Zentralprozessor derart vor, daß die Anforderung des Zentralprozessors nicht durch die Auffrischoperation verzögert wird. Immer dann, wenn der Zentralprozessor einen Zugriff zum Speicher verlangt, überträgt er die gewünschte Adresse (sowie Daten ,wenn ein Schreibvorgang auszuführen ist) zum Speichersystem kurz vor einem Speicher-Synchronisationsimpuls auf der Leitung 101. Die vom Zentralprozessor zum Speichersystem gegebene Information beinhaltet einen Steuerabschnitt, der angibt, ob eine Lese- oder eine Schreiboperation stattfinden soll, sowie einen Gatterimpuls, der den Adressen-, Daten- und
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Steuerabschnitt in das Register 102 führt. Beim vorliegenden Ausführungsbeispiel umfaßt der Steuerabschnitt zwei sich gegenseitig ausschließende Bits, die in Fig. 1 mit R und ¥ bezeichnet sind. Für eine Leseoperation ist R = 1 und ¥ = 0, Umgekehrt ist für eine Schreiboperation ¥ = 1 und R=O. Die Bits R und ¥ werden vom Register 102 als 'Eingangssignale zu einem ODBR-Gatter 103 geführt, dessen Ausgangssignal ein Eingangssignal für ein UND-Gatter 104 ist. Demgemäß gibt immer dann, wenn der Zentralprozessor einen Speicherzugriff verlangt, das ODER-Gatter 103 eine logische 1 an einen Eingang des UND-Gatters 104. Der andere Eingang des UND-Gatters 104 liegt an der Leitung 101, die die Synchronisationsimpulse vom Zentralprozessor aufnimmt. Beim nächsten Synchronisationsimpuls nach Empfang eines Speicherzugriffs durch das Register 102 erzeugt das UND-Gatter 104 ein Ausgangssignal 1, das zum Einstelleingang eines Flip-Flops 105 übertragen wird. Das Flip-Flop geht dann in den Zustand 1 und überträgt eine logische 1 auf der Ausgangsleitung 106 zu einer Speicherzugriffssteuerschaltung 107, die daraufhin bestimmte Gattersignale gemäß Fig. 5 erzeugt.
Der Inhalt des Registers 102 mit Ausnahme des Bits ¥ werden als Eingangssignale an ein UND-Gatter 108 gegeben. Hierbei handelt es sich in der Praxis um eine Vielzahl von UND-Gattern, von denen jeweils eins jeder Speicherposition des Registers 102 mit Ausnahme der Position ¥ entspricht! Lediglich zur Vereinfachung ist das UND-Gatter 108 in Fig.1 als
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einzelnes Gatter gezeigt. Bei Betätigung erzeugt die Speicherzugriff s-Steuer schaltung 107 ein Speicheradressen-Gattersignal logisch 1 (MAG in Fig. 5), das zum UND-Gatter 108 übertragen wird. Das Signal MAG veranlaßt das UND-Gatter 108 , den Adressenabschnitt und das Bit R vom Register 102 über das ODER-Gatter 222 zum Speicheradressenr^gister 207 zu übertragen. Durch die Einschaltung des UND-Gatters 108 wird außerdem der Datenabschnitt des Registers 102 zu einem Datenregister 231 geführt. Nach Ablauf einer Zeitspanne, die ausreicht, um sicherzustellen, daß die zum Speicheradressenregister 204 und zum Datenregister 231 übertragenen Informationen stabil sind, überträgt die Speicherzugriffs-Steuerschaltung 107 ein Speicher schal tungs-Betätigungs signal (MCE in Fig.5) auf der Leitung 109. Das Signal MCE gelangt über das ODER-Gatter 210 zu allen Speichereinheiten 202 bis 204 . Die Speichereinheiten 202 bis 204 sprechen auf die Eingangsadresse und das Betätigungssignal aus der Speicherzugriffs-Steuerschaltung 107 durch Ausführung der durch das Bit R definierten Lese- oder Schreiboperation an.
Sowohl Lese- als auch Schreiboperationen sind innerhalb von 700 ns nach dem Synchronisationsimpuls vom Zentralprozessor beendet. Konstruktionsbedingt v/erden Speicherzugriffsanforderungen vom Zentralprozessor jedoch nur einmal alle 14OO ns übertragen. Alle Speicherzellen des Speichers 201 können innerhalb der erforderlichen Zeitperiode aufgefrischt werden,
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wenn Auffricchzyklen "bei etwa jedem vierten Synchronisationsimpuls vom 2entralprozessor (2,8 us) begonnen werden. Ein Zustandszählcr 110 zählt die vom Zentralprozessor auf der Leitung 101 ankommenden Synchronisationsirapulse, um anzugeben, wann eine Auffrischoperation wünschenswert ist. Der Zustande— zähler 110 hat vier Zustände, die mit V),0 bis 1,1 numeriert sind. Sie ändern sich in einer wiederkehrenden Binärfolge unter Ansprechen auf die Synchronisationsimpulse vom Zentralprozessor. Wenn demgemäß der Zustandszähler 110 zu einem gegebenen Zeitpunkt im Zustand 0,0 ist, dann befindet er sich drei Synchronisationsimpulse später im Zustand 1,1. Der Zustandszähler 110 ist also in einem gegebenen Zustand alle vier Synchronimpulse, die etwa alle 2,8 ps auftreten. Der Zustandszähler 110 bewirkt eine Steuerung dadurch, daß er eine logische 1 auf der Ausgangsleitung 11 erzeugt, wenn er sich im Zustand 1,1 befindet, und eine logische 1 auf der Leitung 00, wenn er sich im Zustand 0,0 befindet. Unter normalen Bedingungen beginnt eine Auffrischoperation im Zustand 1,1 , Alls nicht eine Speicherzugriffsanforderung vom Zentralprozessor während dieses Zustandes begonnen hat. In diesem Fall wird die Auffrischoperation bis zum Zustand 0,0 verschoben. Dann steht der Speicher für das Auffrischen zur Verfügung. Das ist deswegen sichergestellt, weil alle Speieheranforderungen in weniger als 700 ns beendet sind und die nächste Anforderung nicht während weiterer 700 ns eintrifft.
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Immer dann, wenn der Zustandszähler 110 im Zustand 1,1 ist, wird eine logische 1 als ein Eingangssignal an ein UND-Gatter 111 gegeben. Als weiteres Eingangssignal gelangt eine verzögerte Darstellung der Synchronisationsimpulse vom Zentralprozessor (verzögerte Synchronisationsiinpulse in Fig.5) an das UND-Gatter 111. Das dritte Eingangssignal des UND-Gatters 111 ist das Ausgangssignal eines ODER-Gatters 112, dem als Eingangssignale eine invertierte Darstellung der Signale auf der Leitung 106 sowie ein Signal von der .Speicherzugriff s-Steuerschaltung 107 zugeführt werden, das mit "700. Plus" (Fig. 5) bezeichnet ist. Das Signal "700 Plus" wird logisch 1 , während des zweiten Speicherzyklus von 700 ns nach Betätigung des Flip-Flops 105. Demgemäß steht der Speicher für einen Zugriff während jedes Zyklus zur Verfügung, in welchem das Signal "700 Plus" eine logische..1 ist. Wenn im Zustand 1,1 das Flip-Flop 105 eine logische 0 speichert und damit angibt, daß während dieses oder des vorhergehenden Zyklus kein Speicherzugriff angefordert worden ist, so wird auf Grund des invertierten Ausgangssignals des Flip-Flops eine logische 1 vom ODER-Gatter 112 zum UND-Gatter 111 übertragen. Diese logische 1 bewirkt zusammen mit der logischen 1, die den Zustand 1,1 angibt, und der logischen 1 für das verzögerte Synchronisationssignal, daß das UND-Gatter 111 ein Ausgangssignal logisch 1 überträgt, welches zu einem ODER-Gatter 113 gegeben wird. Das ODER-Gatter 113 gibt darm eine logische 1 auf die Leitung 218, wodurch auf die oben
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beschriebene Weise ein Auffrischzyklus eingeleitet wird. Fenn andererseits das Flip-Flop 105 im Zustand 1,1 eine logische 1 erzeugt, gelangt eine logische 0 als Eingangssignal an das ODER-Gatter 112 als invertiertes Ausgangssignal des Flip-Flops 105. Wenn es sich um den ersten Zeitabschnitt von 700 ns einer Speicherzugriffsanforderung handelt, ist das Signal "700 Plus" ebenfalls logisch 0. Demgemäß wird das UND-Gatter 111 nicht zur Einleitung eines Auffrischzyklus betätigt. Während des folgenden Zustandes 0,0 ist das Signal "700 Plus" logisch 1. Die Ausgangssignale des·Zustandszählers 110 auf der Leitung 00 und das Signal "700 Plus" vom Speicherzugriff s-Steuergerät 107 werden als Eingangssignale einem UND-Gatter 114 zugeführt. Die Kombination des Zustandes 0,0 und die logische 1 des Signals "700 Plus" veranlaßt das UND-Gatter 114 , eine logische 1 zum ODER-Gatter 113 zu übertragen, wodurch eine Auffrischoperation im Zustand 0,0 ermöglicht wird. Yerm. das Eingangssignal logisch 0 des ODER-Gatters 112 vom Flip-Flop 105 im Zustand 1,1 empfangen wird, der mehr als 700 ns nach Betätigung des Flip-Flops 105 auftritt, wird ein logisch 1-Signal "700 Plus" über das ODER-Gatter 112 zum UND-Gatter 111 gegeben. Durch die Kombination des verzögerten Synchronisationssignals, des Zustandes 1,1 und der logischen 1 vom ODER-Gatter 112 wird das UND-Gatter 111 betätigt, das dann wiederum die Auffrischschaltungen im Zustand· 1,1 star-.tet.
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Bei einem Betrieb auf die oben erläuterte Weise beginnt eine Auffrischoperation in jedem Zustand 1,1 , wenn keine Speicherzugriffsanforderungen vom Zentralprozessor auftreten. Falls solche Anforderungen aber auftreten, beginnt eine Auffrischoperation im Zustand 1,1 oder 0,0 y abhängig von dem Zeitpunkt, zu dem diese Anforderungen eintreffen.
Es ist außerdem wichtig, ein System zu schaffen, das arbeitsfähig ist, wenn die Synchronisationsimpulse vom Zentralprozessor nicht mehr auftreten. Zu diesem Zweck ist bei dem vorliegenden Ausführungsbeispiel ein Zwei-Mikrosekunden-Zeitgeber 115 vorgesehen, der die Zeitintervalle zwischen den Synchronisationsimpulsen vom Zentralprozessor zählt. Wenn kein Synchronisationsimpuls für 2 με eintrifft, betätigt der Zeitgeber 115 eine Impulsschaltung 116, die alle 2,8 ^s einen Impuls logisch 1 erzeugt, von denen jede über ein ODBR~ patter 113 zum Flip-Flop 217 übertragen wird, um die Auffrischfunktion dauernd zu betätigen. Wenn die Synchronisationssignale des Zentralprozessors wiederkehren, schaltet der Zeitgeber 115 die Impuls schaltung 116 ab, und die Auffrischoperationen v/erden wieder durch die Synchronisationssignale des Zentralprozessors gesteuert.
Die obige Erläuterung betrifft ein System mit bestimmten Eigenschaften. Die Grundgedanken der Erfindung lassen sich jedoch auf jedes dynamische Speichersystem anwenden, bei dem die gespeicherten Digitalwörter in Gruppen von
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η Digitalwörtern aufgefrischt werden und das Speichersystem m solcher Gruppen speichert. Ein erster Adressengenerator zur Definition von Gruppen mit m möglichen Ausgangszuständen steuert das sequenzielle Auffrischen aller Gruppen von Digitalwörtern. Ein zweiter Adressengenerator mit η möglichen Ausgangszuständen wählt ein Wort aus rjeder aufgefrischten Gruppe zur Prüfung seiner Parität. Der Stand des zweiten Zählers sollte nach jedem vollständigen Zyklus von m Gruppenauffrischvorgängen weitergeschaltet werden, um eine neue Gruppe von Digitalwörtern während jeder nachfplgenden Auffrischung des gesamten Speichers zur Paritätsprüfung zur Verfügung zu stellen. Bei einem Betrieb nach der vorgehenden Erläuterung wird der gesamte Speicher nach m Auffrischoperationen aufgefrischt und die Parität der gespeicherten Digitalwörter wird nach m χ η Auffrischoperationen geprüft.
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Claims (6)

  1. BLUFviBÄCH - WESE-R--B&RG1EN-· KFiAiVIER ZVVIRNER · BREHfVI
    PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN 2921243
    Patenlconsul! Radeckestraße 43 8000 München 60 Telefon (089) 833603/883ά04 Telex 05-212313 Telegramme Patentconsult Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Palentconsult
    Cenker, R.P. 1-1-1
    Western Electric Company Incorporated 222 Broadway, New York, N.Y. 10038, UßA
    Selbstprüfendes, dynamisches Speichersystem
    Patentansprüche:
    Fehlerdetektoranordnung für ein dynamisches Speichersystem mit
    einem dynamischen Speicher (201) zur Aufnahme einer Vielzahl von Digitalwörtern, die je eine "besondere Speicherstelle im Speicher einnehmen und je einen Informationsteil und einen zugeordneten Fehlerprüfteil aufweisen, und einer Auffrischschaltung für den dynamischen Speicher, die wiederholt Auffrischoperationen durchführt, wobei während jeder Auffrischoperation eine vorbestimmte Anzahl von Digitalwörtern aufgefrischt wird,
    gekennzeichnet durch Leseschaltungen (209, 212, 213, 214), die während jeder
    München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Phys. Dr. rer. nat. . H. P. Brehm Dipl.-Chem. Dr. phil. nat. Wiesbaden: P. G. Blumbacii Dipj.-Ing. · P. Bergen Dipl.-Ing. Dr. jur. . G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.
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    Auffrischoperation in Tätigkeit treten und aus dem dynamischen Speicher (201) ein Digitalwort aus jeweils der vorbestimmten Anzahl von aufgefrischten Digitalwörtern auslesen, und Fehlerprüfschaltungen (225), die auf die durch die Leseschaltungen gelesenen Digitalwörter ansprechen, um festzustellen, ob der Informationsteil jedes gelesenen Digital» wortes dem zugeordneten Fehlerprüfteil richtig entspricht, und ein Fehlersignal zu erzeugen, wenn die richtige Entsprechung nicht vorhanden ist.
  2. 2. Fehlerdetektoranordnung nach Anspruch 1,
    dadurch gekennzeichnet, daß eine Registerschaltung (223,228) vorgesehen ist, die unter Ansprechen auf die Fehlersignale die besondere Speicherstelle desjenigen Digitalwortes speichert, für das die Fehlersignale erzeugt werden.'
  3. 3. Fehlerdetektoranordnung nach Anspruch 1,
    dadurch gekennzeichnet, daß die Auffrischschaltung eine Auffrischadressen-Generatoreinrichtung (229> 216, Bits R, ΟΥ) zur periodischen Erzeugung von Auffrischadressensignalen aufweist, die eine Gruppe von aufzufrischenden Digitalwörtern definieren;
    daß die Auffrischschaltung unter Ansprechen auf die Auffrischadressensignale Auffrischoperationen der durch die Auffrischadressensignale definierten Gruppe von Digitalwörtern durchführt;
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    daß die Leseschaltungen eine Fehleranzeige-Adressengeneratoreinrichtung (216, Bits 8-15) zur Erzeugung von Fehleranzeige-Adressensignalen aufweist, die ein Digitalwort der durch die Auffrischadressen-Generatorsignale definierten Gruppe von Digitalwörtern angeben;
    daß die Leseschaltungen unter Ansprechen auf die Fehleranzeige-Adressensignale während jeder Auffrischoperation das durch diese Signale definierte Digitalwort aus dem dynamischen Speicher lesen.
  4. 4. Fehlerdetektoranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Auffrischadresse-Generatoreinrichtung Schaltungen zur Erzeugung einer Folge von Auffrischadressensignalen aufweist, daß die Folge von Auffrischadressensignalen alle Gruppen der von dem dynamischen Speicher gespeicherten Digitalwörter innerhalb eines Auffrischzyklus definiert, der aus einer Anzahl von Auffrischoperationen gebildet ist, die gleich der Anzahl von Gruppen von Digitalwörtern ist,
    daß die Fehleranzeige-Adressengeneratoreinrichtung Schaltun-, gen zur Erzeugung einer vorbestimmten Folge von Fehleranzeige-Adressensignalen aufweist und daß die Folge von Fehleranzeige-Adressensignalen alle von dem dynamischen Speicher gespeicherten Digitalwörter innerhalb einer Anzahl von Auffrischzyklen definiert, die gleich der Anzahl von Digitalwörtern in jeder der Gruppen von Digitalwörtern ist.
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  5. 5. Fehlerdetektoranordnung nach Anspruch 3t
    dadurch gekennzeichnet, daß Fehlerstellenschaltungen vorgesehen sind, die unter Ansprechen auf die Fehlersignale die Auffrischadressensignale und die Fehleranzeige-Adressensignale (223, 228) speichern. v
  6. 6. Fehlerdetektor-anordnung nach Anspruch 5,
    dadurch gekennzeichnet, daß die Felilerstellenschaltungen Schaltungen (224, 227) aufweisen, die unter Ansprechen auf die Fehlersignale verhindern, daß die Fehlerstellenschaltungen zusätzliche Auffrischadressensignale und Fehleranzeige-Adressensignale speichern.
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