DE2919994C2 - Digitaler Frequenz-Synthetisierer - Google Patents

Description

Beschreibung

Die Erfindung betrifft einen digitalen Frequenz-Synthetisierer gemäß dem Oberbegriff des Patentanspruchs 1.

In Fig. 1 ist ein derartiger Frequenz-Synthetisierer dargestellt, dessen programmierbarer Frequenzteiler die Frequenz eines Normalfrequenzsignals in Abhängigkeit von einem seinen Eingängen A bis D zugeführten und zum Beispiel von einem nicht dargestellten Analog-Digital-Umsetzer gebildeten digitalen Programmsteuersignal teilt. Ein ähnlicher Frequenz-Synthetisierer ist aus der US-PS 31 30 376 bekannt, der einen ohne Rückkopplungsschleife arbeitenden einstellbaren Frequenzteiler in Form eines fünfziffrigen Einstellzählers aufweist. Der Frequenzteiler empfängt seine Eingangssignale von einer Bezugssignalquelle über einen Vier-Dekadenzähler, einen Phasendetektor, ein Verzögerungskompensationsnetzwerk und einen spannungsgesteuerten Oszillator und umfaßt mehrere Programmsteuereingänge bzw. Einstelleingänge. Über diese Eingänge lassen sich Einstellungen von binärkodierten Digitalsignalen ("1" oder "0") zur Änderung des Frequenzteilverhältnisses des Einstellzählers vornehmen. Dies begründet allerdings relativ hohen Aufwand und erlaubt nur eine verhältnismäßig grobstufige Einstellung des Teilungsverhältnisses. Andererseits tritt bei einem ana-

logen Steuersignal zur Einstellung des Teilungsverhältnisses der Nachteil auf, daß sich die synthetisierte Ausgangsfrequenz schon bei geringfügigen unerwünschten Schwankungen des eingegebenen analogen Steuersignals ändert

Weiterhin ist aus "IEEE Transactions on Consumer Electronics", Vol. CE-23, No. 4, Nov. 1977, S. 440 bis 446, ein Frequenz-Synthetisierer mit geschlossener Rückkopplungsschleife bekannt, der einen spannungsgesieuerten Oszillator, einen Frequenzzähler zur Zählung der Schwingungen des Oszillatorausgangssignals und eine frequenzangebende Verknüpfungsschaltung aufweist, die mit der ZiffernsteOe geringster Wertigkeit des Frequenzzählers verbunden ist und das dort abgegebene Signal in eine einem Analog-Integrator zugeführte Impulsfolge umsetzt Das Ausgangssignal des Analog-Integrators wird dem negativen Eingang einer Summierschaltung zugeführt, an deren positivem Eingang eine Abstimmspannung anliegt Der Analog-Integrator wird hierbei in Abhängigkeit von der Berührung bzw. Nichtberührung eines Sensors am Abstimmknopf aufgesteuert Die Summierschaltung gibt dann ein die Differenz zwischen der Abstimmspannung und dem Integratorsignal bezeichnendes Ausgangssignal ab, durch das die Frequenz des spannungsgesteuerten Oszillators geregelt wird. Die synthetisierte Ausgangsfrequenz des Systems wird sodann aus dem Ausgangssignal des spannungsgesteuerten Oszillators abgeleitet. Aufgrund der Rückkopplungssteuerung treten bei einem solchen Frequenz-Synthetisierer jedoch leicht Frequenzsch\s- ankungen und Zählfehler auf, deren Vermeidung mit Schwierigkeiten verbunden ist, zumindest jedoch einen relativ hohen Aufwand erfordert (siehe z. B. Abschnitt 25). Darüber hinaus offenbart die GB-OS 20 04 392 einen Frequenzwandler für Motorsteuerungen, bei dem eine Festfrequenz durch einen einstellbaren Teilungsfaktor geteilt wird.

Ferner zeigt die DE-OS 27 48 321 eine Abstimmeinrichtung für Hochfrequenzempfänger, bei der über Potentiometer ein gewünschtes analoges Steuersignal zur Auswahl einer geeigneten Frequenz eingebbar ist. Das analoge Steuersignal wird allerdings nicht in ein digitales Programmsteuersignal, sondern über einen monostabilen Multivibrator in einen Impuls entsprechender zeitlicher Dauer umgesetzt, während dessen Auftreten in einem Zweirichtungszähler eine entsprechende Anzahl von Taktimpulsen gezählt wird. Die jeweils gezählte Taktimpulsanzahl bstimmt unmittelbar die Frequenz des den monostabilen Multivibrator und den Zweirichtungszähler enthaltenden programmierbaren Frequenzteilers und damit dessen jeweiliges Frequenzteilungsverhältnis. Dabei wird der programmierbare Frequenzteiler nicht mit einem Normalfrequenzsignal, d. h. mit einem Signal konstanter Frequenz, sondern mit dem Überlagerungsfrequenzsignal gespeist, dessen Frequenz direkt vom jeweils eingestellten Sender abhängt. Zur Frequenzstabilisierung arbeitet das bekannte System mit einer unter anderem einen Phasenvergleicher und ein Tiefpaßfilter aufweisenden und somit relativ erheblichen Aufwand begründenden Rückkopplungsschleife.

Der Erfindung liegt die Aufgabe zugrunde, einen digitalen Frequenz-Synthetisierer gemäß dem Oberbegriff des Patentanspruchs 1 derart auszugestalten, daß Änderungen der Ausgangsfrequenz aufgrund geringfügiger unerwünschter Schwankungen des analogen Steuersignals zur Erhöhung der Genauigkeit der Frequenzsynthetisierung zuverlässig unterdrückbar sind.

Diese Aufgabe wird mit den im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmalen gelöst

Mit den erfindungsgemäßen Maßnahmen wird erreicht, daß der in der Speichereinrichtung gespeicherte. das digitale Programmsteuersignal darstellende Wert lediglich dann erneuert wird, wenn das Zeitintervall zwischen der Übereinstimmung des jeweiligen Momentanwerts des erfindungsgemäß eingesetzten Sägezahnsignals mit dem gerade in der Speichereinrichtung gespei-

lo' cherten Wert einerseits und der Übereinstimmung des Momentanwerts des Sägezahnsignals mit dem analogen Steuersignal andererseits einen vorgegebenen Wert überschreitet Damit ist sichergestellt, daß selbst bei geringfügigen Schwankungen des analogen Steuersignals, die -andernfalls eine entsprechende Veränderung des jeweiligen Frequenzteilungsverhältnisses und damit entsprechende Frequenzschwankungen zur Folge hätten, eine konstante Ausgangsfrequenz abgegeben wird.
Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Die Erfindung wird nachstehend an Hand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen näher beschrieben.
Es zeigt

Rg. 1 ein Blockschaltbild eines bereits vorgeschlagenen Frequenz-Synthetisierers,

Rg. 2 ein Blockschaltbild einer Ausführungsform des erfindungsgemäßen Frequenz-Synthetisierers,
Rg. 3a bis 3m Signalverläufe zur Veranschaulichung der Wirkungsweise des Frequenz-Synthetisierers gemäß Fig. 2 beim Auftreten von geringfügigen Änderungen des analogen Steuersignals,

Rg. 4a bis 4m Signalverläufe zur Veranschaulichung der Wirkungsweise des Frequenz-Synthetisierers ge-

maß Rg. 2 bei manueller Änderung des analogen Steuersignals zur Änderung des Frequenzteilverhältnisses,

Rg. 5 Einzelheiten des bei dem Frequenz-Synthetisierer gemäß Rg. 2 verwendeten Digital-Analog-Umsetzers und

Rg. 6 Einzelheiten einer bei dem Frequenz-Synthetisierer gemäß Rg. 2 verwendeten digitalen Detektorschaltung.

Bevor näher auf die Erfindung eingegangen wird, wird zunächst ein bereits vorgeschlagener Frequenz-Synthetisierer unter Bezugnahme auf Fig. 1 näher erläutert. In Rg. 1 bezeichnet die Bezugszahl 1 einen Inverter, der zusammen mit einem Quarzschwinger 2, einem Widerstand 3 und Kondensatoren 4 und 5 einen Oszillator bildet. Der Ausgang eines als Pufferverstärker dienenden weiteren Inverters 6 ist mit einem Takteingang 7a eines Flip-Flops 7 verbunden. Mit einem nichtinvertierenden Ausgang Tb des Flip-Flops 7 ist ein ANTIVALENZ-Glied 8 verbunden, während mit dem invertierenden Ausgang 7c des Flip-Flops 7 ein Takteingang 9a eines Flip-Flops 9 verbunden ist. Der nichtinvertierende Ausgang 96 des Flip-Flops 9 ist wiederum mit dem Eingang eines ANTIVALENZ-Gliedes 10 verbunden, während der invertierende Ausgang 9c des Flip-Flops 9 mit dem Takteingang 11a eines Flip-Flops 11 verbunden ist. Der nichtinvertierende Ausgang lift des Flip-Flops 11 ist wiederum mit dem Eingang eines ANTIVALENZ-Gliedes 12 verbunden, während der invertierende Ausgang Hc des Flip-Flops 11 mit dem Takteingang 13a eines weiteren Flip-Flops 13 verbunden ist. Der nichtinvertierende Ausgang 136 des Flip-Flops 13 ist wiederum mit dem Eingang eines ANTIVALENZ-Gliedes 14 verbunden, während der invertierende Ausgang 13c des Flip-Flops 13 mit dem Takteingang

15a eines Flip-Flops 15 verbunden ist. Mit dem invertierenden Ausgang 15c des Flip-Flops 15 ist wiederum der Takteingang 16a eines Flip-Flops 16 verbunden, dessen invertierender Ausgang 16c mit dem Takteingang 17a eines weiteren Flip-Flops 17 verbunden ist.

Die anderen Eingangsanschlüsse der ANTIVALENZ-Glieder 8, 10, 12 und 14 sind jeweils mit einem Programmeingangsanschluß A, B, C bzw. D verbunden. Die Ausgangsanschlüsse der ANTIVALENZ-Glieder sowie die nichtinvertierenden Ausgänge 156,166 und 17f> der Flip-Flops 15,16 und 17 sind mit jeweiligen Eingangsanschlüssen eines UND-Gliedes 18 verbunden, dessen Ausgangsanschluß mit den Setzeingängen der Flip-Flops 7,9,13 und 15 sowie mit den Rückstelleingängen der Flip-Flops 11, 16 und 17 und außerdem mit dem Ausgangsanschluß £des Frequenzteilers verbunden ist.

Die Flip-Flops 7, 9, 11, 13, 15, 16 und 17 schalten jeweils auf den an dem jeweiligen nichtinvertierenden Ausgang in Form eines hohen Spannungswertes auftretenden logischen Wert "1" in Abhängigkeit von dem Auftreten der Anstiegsflanke oder positiven Flanke eines Eingangstaktimpulses um, wenn die an dem Setzeingang und dem Rückstelleingang anstehenden Signale beide den logischen Wert "0", d. h. niedrigen Spannungswert aufweisen, wobei außerdem unabhängig von dem Binärzustand der jeweiligen Takteingänge der Flip-Flops eine Umschaltung auf den logischen Wert "Γ erfolgt, wenn an dem Setzeingang eines Flip-Flops ein Signal des logischen Wertes "Γ ansteht. Die Umschaltung auf den logischen Wert "0" erfolgt hingegen jeweils bei Anliegen des logischen Signals "0" an den jeweiligen Rückstelleingängen, und zwar unabhängig von dem Binärzustand des jeweiligen Takteinganges.

Wenn nun angenommen wird, daß die Binärsignale "0000" an den Programmeingängen D, C, B und A anliegen, erzeugt jedes Flip-Flop ein logisches Signal "1", so daß das am Ausgang des UND-Gliedes 18 anstehende Signal auf den logischen Wert "1" übergeht, wodurch die Flip-Flops 17, 16, 15, 13, 11, 9 und 7 jeweils auf die logischen Werte "0", "0", "Γ, "Γ, "0", "Γ bzw. "Γ zurückgestellt werden. Das heißt, der Ausgang E ist auf die dem Dezimalwert "27" entsprechenden Binärwerte "001101Γ voreingestellt, wenn sämtliche Flip-Flops den dem Dezimalwert "127" entsprechenden gemeinsamen logischen Signalzustand "1 1 1 1 1 1 Γ aufweisen, wodurch der Frequenzteiler seinen Binärzustand in 100 diskreten Schritten, beginnend bei dem Dezimalwert "27" bis zu dem Dezimalwert "127" ändert Die Ausgangsfrequenz des Frequenz-Synthetisierers beträgt daher 1 /100 der Eingangsfrequenz.

Wenn sodann angenommen wird, daß das Programmsteuersignal geändert wird und nun den Wert "ΟΟ0Γ aufweist, werden die Flip-Flops in der Zählreihenfolge von dem Flip-Flop 17 abwärts bis zu dem Flip-Flop 7 bei Einnahme der jeweiligen logischen Signalzustände "1 1 1 1 1 1 0" auf den Binärzustand "00 1 1 0 1 Γ zurückgestellt In diesem Falle ist der Frequenzteiler auf ein Teilverhältnis von 1/99 voreingestellt In der gleichen Weise bewirkt das Programmsteuersignal "1111" die Bildung der logischen Werte "1 1 1 0 0 0 0" zur Herbeiführung des Signalzustands "0 0 1 1 0 1 Γ der Flip-Flops, wodurch der Frequenzteiler auf das Teilverhältnis 1/85 eingestellt wird. Wie der nachstehend aufgeführten Tabelle I zu entnehmen ist ändert sich die Ausgangsfrequenz von 1000 Hertz auf 1111 Hertz mit einer Toleranz im Bereich von +0,000 bis +11,111%, wenn das Programmsteuersignal in binärer Abstufung z. B. von dem Dezimalwert "0" bis zu dem Dezimalwert "10" verändert wird und die Eingangsfrequenz bei entsprechenden Frequenzteilverhältnissen von 1/100 bis 1/90 auf 100 kHz eingestellt ist.

Tabelle I

Programmsteuersignal	"DCBA"	Teilungs	Ausgangs	Änderung	I
Dezimal Binär	0000	verhältnis	frequenz	(%)	I
	0001		(Hz)
0	0010	1/100	1000	+ 0,000	■(■'■'
1	0011	1/99	1010	+ 1,010
2	0100	1/98	1020	+ 2,041
3	0101	1/97	1031	+ 3,093
4	0110	1/96	1042	+ 4,167
5	Olli	1/95	1053	+ 5,263
6	1000	1/94	1064	+ 6,383
7	1001	1/93	1075	+ 7,527
8	1010	1/92	1087	+ 8,696
9	1/91	1099	+ 9,890
10	1/90	1111	+ 11,111

Wenn der digitale Frequenz-Synthetisierer gemäß Fig. 1 als variable Normalfrequenzquelle in der Abstimmeinheit eines Rundfunk- bzw. Fernsehgerätes oder dergleichen oder im Steuersystem eines Motors verwendet wird, soll die Änderung der Ausgangsfrequenz in Abhängigkeit von dem Steuersignal augenblicklich, d. h. verzögerungsfrei, erfolgen und ein Verlust der Steuerdaten auch bei Abschaltung der Stromversorgung vermieden werden.

Zu diesem Zweck kann die Verwendung eines Analog-Digital-Umsetzers in Betracht gezogen werden, der eine an einem variablen Stellwiderstand abfallende Spannung in einen Digitalwert umsetzt, der als Steuersignal zur Änderung des Frequenzteilverhältnisses dient. Die an dem variablen Stellwiderstand abfallende Spannung neigt jedoch in Abhängigkeit von Störungen oder dem Alterungszustand des Stellwiderstandes zu Schwankungen. Hierdurch wird ein Fehler in den analogen Steuerwert eingeführt, der einen Fehler von zumindest einem digitalen Zählwert zur Folge hat

Wenn z. B. die Bedienungsperson die Einstellung des analogen Steuersignals derart vornimmt, daß die Ausgangsfrequenz des Frequenz-Synthetisierers gemäß Fig. 1 einer Frequenzverschiebung von 2% unterliegt kann der entsprechende digitale Steuerwert zwischen "00 0 Γ und "0 0 10" oder zwischen "0 0 10" und "0 0 1 1" schwanken, was zur Folge hat, daß die Ausgangsfrequenz diskret zwischen Werten von 1% und 2% oder zwischen Werten von 2% und 3% schwankt, wie dies aus Tabelle I ersichtlich ist Das heißt, auf Grund der an der Schnittstelle zwischen dem analogen und dem digitalen System vorliegenden Schwankungsfaktoren weist der Frequenz-Synthetisierer in seiner Gesamtheit einen geringen Genauigkeitsgrad auf, obwohl als Normalfrequenzquelle ein hochpräziser Frequenzoszillator, wie z. B. ein quarzgesteuerter Oszillator, Verwendung findet

Nachstehend wird ein Ausführungsbeispiel des erfindungsgemäßen Frequenz-Synthetisierers unter Bezugnahme auf Fig. 2 näher beschrieben. Der Frequenz-Synthetisierer gemäß Fig. 2 weist einen programmierbaren Frequenzteiler 20 auf, der Eingangstaktimpulse von einer Taktquelle 19 oder einer beliebigen externen Normalfrequenz-Signalquelle erhält und frequenzgeteilte Ausgangssignale über einen Anschluß 20a abgibt die von an seinen in der Reihenfolge des Bits geringster

Wertigkeit bis zu dem Bit höchster Wertigkeit angeordneten Eingangsanschiüssen A, B, C und D anstehenden Binärsignalen abhängen. Ferner ist ein weiterer Frequenzteiler 21 vorgesehen, der die Frequenz des von der Eingangssignalquelle 19 abgegebenen Signals mit einem festen Teilungsverhältnis teilt und sein Ausgangssignal einem Eingangsanschluß 22a eines durch einen 6-Bit-Abwärtszähler gebildeten Binärzähler 22 sowie einem EingangsanschluB 23a einer eine Rückstelleinrichtung 23 bildenden Steuerschaltung zuführt. Das von dem Frequenzteiler 21 abgegebene Signal dient als Taktsignal für das System gemäß Fig. 2, wobei der 6-Bit-Abwärtszähler, d. h. der Binärzähler 22, seinen Zählerstand in Abhängigkeit von diesem frequenzgeteilten Taktimpuls erhöht und eine Gruppe von 64 verschiedenen Kombinationen binärer Signalzustände über seine Ausgangsanschlüsse 22b, 22c, 22d, 22e, 22/ und 22g abgibt, die in der Reihenfolge von dem Bit geringster Wertigkeit bis zu dem Bit höchster Wertigkeit angeordnet sind. Die Eingangssignalquelle 19, der Frequenzteiler 21 und der Binärzähler 22 bilden somit einen digitalen Sägezahngenerator. Das Signal an dem Ausgangsanschluß 22g, der den Ausgangsanschluß für das Bit höchster Wertigkeit darstellt, verbleibt dabei während der ersten Hälfte des Zählzyklus auf hohem Spaunungswert und weist während des zweiten Halbzyklus niedrigen Spannungswert auf. Die Ausgangsanschlür.se 22b bis 22/ des Binärzählers 22 sind jeweils mit Dateneingangsanschlüssen D1 bis D 5 einer Speichereinrichtung 24 in Form einer Zwischenspeicherschaltung verbunden, deren invertierende Ausgangsanschlüsse QX bis Q 5 mit jeweiligen Anschlüssen eines als digitale Detektorschaltung 26 dienenden digitalen Vergleichers verbunden sind, während die Ausgangsanschlüsse Q 2 bis Q 5 außerdem mit den jeweiligen Anschlüssen A bis D des programmierbaren Frequenzteilers 20 verbunden sind. Die digitale Detektorschaltung 26 erhält weitere Eingangssignale von dem Binärzähler 22 über dessen Anschlüsse 22f> bis 22/zum Vergleich der binären Eingangsdaten und Ausgangsdaten der Speichereinrichtung 24 und führt bei Vorliegen einer Koinzidenz zwischen diesen Daten ein Signal des logischen Wertes "1" einem Eingangsanschluß 23c der Rückstelleinrichtung 23 zu.

Die Ausgangsanschiüsse 226 bis 22/des Binärzählers 22 sind außerdem mit einem Digital-Analog-Umsetzer 25 verbunden, so daß die zwischengespeicherten binären Eingangsdaten in eine Analogspannung umgesetzt werden, die dem nichtinvertierenden Eingang eines als analoge Detektorschaltung 29 dienenden Spannungsvergleichers zugeführt wird. Die analoge Detektorschaltung 29 vergleicht diese Analogspannung mit einer Sollspannung, die über den Abgriff 2%b eines zwischen eine spannungsstabilisierte Spannungsquelle 27 und Masse geschalteten Potentiometers 28 erhalten wird. Der Digital-Analog-Umsetzer 25 wird auch von der Spannungsquelle 27 mit Strom versorgt, damit die Auswirkungen von Quellenspannungsschwankungen durch Unterdrückung in der analogen Detektorschaltung 29 minimal gehalten werden. Das Ausgangssignal der analogen Detektorschaltung 29 weist einen niedrigen Spannungswert auf, wenn die ihrem nichtinvertierenden Eingang zugeführte Analogspannung des Digital-Analog-Umsetzers 25 unter dem Sollwert liegt, und schaltet in Abhängigkeit von dem Überschreiten des Sollwertes durch die Analogspannung auf einen hohen Spannungszustand um, wobei ihr Ausgangssigna] einem Eingangsanschluß 2Zd der Rückstelleinrichtung 23 zugeführt wird.

Die Rückstelleinrichtung 23 weist allgemein einen Binärzähler 70 in Form eines Zwei-Bit-Zählers auf, der Flip-Flops 47 und 48 sowie ein NAND-Glied 49 umfaßt, dessen einer Eingang mit dem Ausgang Qdes Flip-Flops 48 verbunden ist, während sein anderer Eingang mit dem Ausgang Q des Flip-Flops 47 verbunden ist, wodurch ein Ausgangssignal niedrigen Wertes erzeugt wird, wenn der Binärzähler 70 zwei über den Eingangsanschluß 23a und ein NAND-Glied 46 zugeführte Eingangsimpulse erhalten hat, wobei dieses Ausgangssignal niedrigen Wertes die Sperrung des NAND-Gliedes 46 bewirkt. Außerdem ist ein Signalflankendetektor 71 vorgesehen, der drei NAND-Glieder 52,53 und 58 aufweist und einen Impuls niedrigen Wertes in Abhängigkeit von dem Übergang der an dem Anschluß 23c/anliegenden Spannung von einem niedrigen auf einen hohen Spannungswert erzeugt, das heißt, ein Signal abgibt, wenn die Analogspannung des Digital-Analog-Umsetzers 25 den Sollwert überschreitet. Ein weiterer Flankendetektor 72 mit ähnlicher Funktion wie der Flankendetektor 71 weist drei NAND-Glieder 56,57 und 60 auf und erhält sein Eingangssignal über den Eingangsanschluß 236 von dem Anschluß 22g des Binärzählers 22, wobei er über einen Inverter 61 einen Ausgangsimpuls niedrigen Wertes zur Rückstellung der Flip-Flops 47 und 48 des Binärzählers 70 abgibt. Die Rückstelleinrichtung 23 umfaßt ferner ein Flip-Flop 73, das aus zwei NAND-Gliedern 54 und 59 besteht, deren jeweilige Ausgangsanschlüsse mit einem Eingangsanschluß des jeweils anderen NAND-Gliedes verbunden sind. Das NAND-Glied 54 erhält über den Eingangsanschluß 23c ein weiteres Signal von der digitalen Detektorschaltung 26 und führt ein Ausgangssignal hohen Spannungswertes einem Eingang eines ANTIVALENZ-Gliedes 51 zu, dessen anderer Eingang über den Eingangsanschluß 23c/ mit dem Ausgang der analogen Detektorschaltung 29 verbunden ist. Das NAND-Glied 59 erhält als weiteres Eingangssignal das Ausgangssignal des NAND-Gliedes 56 des Signalflankendetektors 72 zur Rückstellung des Flip-Flops 73, das heißt, zur Rückstellung des Ausgangssignals des NAND-Gliedes 54.

Wie nachstehend noch näher beschrieben ist, erzeugt der Binärzähler 22 eingangs sämtliche binären Datenwerte "1" und verringert diesen Zählwert in Abhängigkeit von jedem über den Anschluß 22a erhaltenen Eingangstaktimpuls, bis an seinen Anschlüssen 22b bis 22/ sämtliche Signalwerte "0" auftreten, wobei der Digital-Analog-Umsetzer 25 die sich in binärer Abstufung verringernden Eingangsdaten invertiert und eine Analogspannung erzeugt, die zeitabhängig ansteigt, bis der Zählwert des Binärzählers 22 in sämtlichen Binärstellen den Wert "0" angenommen hat Wenn somit die Spannungseinstellung an dem Potentiometer 28 von dem anfänglichen Sollwert, dem der binäre Speicherinhalt der Speichereinrichtung 24 entspricht, abweicht tritt eine Differenz in bezug auf den Spannungswert zwischen dem Ausgangssignal der analogen Detektorschaltung 29 und dem Ausgangssignal des Flip-Flops 73 auf, wodurch an dem Ausgang des ANTIVALENZ-Gliedes 51 ein Spannungssignal hohen Wertes zur Aktivierung eines UND-Gliedes 55 auftritt wenn dieses bei Anliegen eines Spannungssignals hohen Wertes über den Anschluß 22^-des Binärzählers 22 freigegeben ist Während der Aktivierungszeit des UND-Gliedes 55 sind die Flip-Flops 47 und 48 des Binärzählers 70 zur Einleitung des Zählvorganges freigegeben.

Die Rückstelleinrichtung 23 umfaßt ferner ein durch ein ODER-Glied gebildetes Steuerverknüpfungsglied

50, das seine Eingangssignale über den Anschluß 22#des Binärzählers 22, den Ausgang des NAND-Gliedes 49 des Binärzählers 70 und den Ausgang des Signalflankendetektors 71 erhält und einen Impuls niedrigen Wertes erzeugt, wenn sämtliche Eingangssignale den logischen Wert "0" aufweisen, wodurch die Speichereinrichtung 24 über einen Anschluß 23e zur Speicherung der Binärzählung des Binärzählers 22 zurückgestellt wird. Da das Ausgangssignal des Binärzählers 70 auf einem hohen Wert verbleibt, wenn der Zähler lediglich einen Taktimpuls erhält, erfolgt keine Änderung des Speicherinhalts der Speichereinrichtung 24, wenn die Schwankung der an dem Anschluß 28b des analogen Potentiometers 28 anliegenden Spannung innerhalb eines Bereiches bleibt, der einem Bereich von ± 1 Taktimpuls oder einer diskreten Änderung von ± 1 Binärziffer in dem Binärzähler 22 entspricht. Die Speichereinrichtung 24 wird nur dann zurückgestellt, wenn die Spannungsabweichung einen Betrag überschreitet, der einem Bereich von ±2 Taktimpulsen entspricht.

Diese Zusammenhänge werden nachstehend unter Bezugnahme auf Fig. 3 näher erläutert. Es sei davon ausgegangen, daß die die digitale Darstellung der von dem Potentiometer 28 vorgegebenen Spannung bildenden logischen Signalzustände der Speichereinrichtung 24 "11 1 00" bzw. die jeweils an den Ausgangsanschlüssen Q 5, Q 4, Q 3, Q 2 und Q1 auftretenden invertierten logischen Signalzustände "0001 1" sind, so daß die logischen Signalzustände an den Programmanschlüssen D, C, B und A des Frequenzteilers 20 jeweils "0", "0", "0" bzw. "1" sind, was einem Frequenzteilverhältnis von 1 /99 entspricht (siehe Tabelle I). In Fig. 3a ist der Digitalwert des Binärzählers 22 in analoger Form dargestellt Eine Verringerung des Zählerstandes des Binärzählers auf den nun in der Speichereinrichtung 24 abgespeicherten Wert "1110 0" hat zur Folge, daß die digitale Detektorschaltung 26 einen Impuls des logischen Wertes "0" abgibt (Fig. 3b), der dem Anschluß 23c zugeführt wird, so daß das NAND-Glied 54 dem ANTIVALENZ-Glied 51 ein logisches Signal "1" zuführt. Wenn keine Spannungsdrift an dem Potentiometerabgriff 28Z) vorliegt, gibt die analoge Detektorschaltung 29 fast gleichzeitig mit dem Ausgangssignal der digitalen Detektorschaltung 26 ein logisches Signal "Γ ab, so daß sich das Ausgangssignal des ANTIVALENZ-Gliedes 51 nicht ändert. Wenn an dem Potentiometer 28 eine Spannungsdrift "e" (Fig. 3c) auftritt, die einer Taktimpulszählung entspricht, gibt die analoge Detektorschaltung 29 eine Taktperiode nach dem Zeitpunkt der Abgabe des Ausgangssignals der digitalen Detektorschaltung 26 ein Ausgangssignal 29-1 hohen Wertes ab (Fig. 3d und 3e), so daß das ANTIVALENZ-Glied 51 bei Vorliegen eines hohen Spannungssignalzustandes an dem dem Bit höchster Wertigkeit zugeordneten Anschluß 22g des Binärzählers 22 (Fig. 3f) einen Ausgangsimpuls 51-1 (Fig. 3g) abgibt. Hierdurch wird das UND-Glied 55 aktiviert (Fig. 3h) und gibt den Binärzähler 70 frei, der einen Taktimpuls über das NAND-Glied 46 erhält (Fig. 31). Der logische Ausgangssignalzustand "0" des Binärzählers 70 bleibt daher unverändert (Fig. 3rn), so daß auch das Steuerverknüpfungsglied 50 gesperrt bleibt (Fig. 3k) und die Zuführung eines Rückstellimpulses 52-2 zu der Speichereinrichtung 24 verhindert wird, der von dem NAND-Glied 52 des Signalflankendetektors 71 in Abhängigkeit von dem Auftreten der Anstiegsflanke des Ausgangssignals 29-2 der analogen Detektorschaltung 29 (Fig. 3i) erzeugt wird, wenn der dem Bit höchster Wertigkeit zugeordnete Anschluß 22g des Binärzählers 22 während der zweiten Halbperiode des Zählzyklus auf den logischen Signalzustand "0" übergeht. Der logische Signalzustand der Speichereinrichtung 24 bleibt daher unabhängig von Sollspannungsschwankungen unverändert, wenn diese innerhalb des Bereiches der analogen Äquivalente von ± 1 Taktimpulszählung liegen.

Es sei nun angenommen, daß das Potentiometer 28 auf einen neuen Wert eingestellt wird, der dem Digitalwert "110 1 0" entspricht. Wie in Fig. 4d veranschau- licht, gibt die analoge Detektorschaltung 29 ein Ausgangssignal 29-3 in Abhängigkeit von dem analogen Äquivalent des mit der Spannung an dem Abgriff 2%b übereinstimmenden digitalen Ausgangssignals des Binärzählers 22 ab, wenn sich der Zählerstand des Binär-Zählers 22 zu einem Zeitpunkt, der in bezug auf den Zeitpunkt der Abgabe eines Ausgangssignals 26-1 der digitalen Detektorschaltung 26 (Fig. 4b) um die Periode von zwei Taktimpulsen verzögert ist, auf den logischen Signalzustand "1101 0" verringert hat, so daß das AN-TIVALENZ-Glied 51 einen Spannungsimpuls 51-2 hohen Wertes mit einer der Periode von zwei Taktimpulsen entsprechenden Dauer erzeugt, damit der Binärzähler 70 zwei Taktimpulse zählen kann, was dazu führt, daß am Ausgang des Binärzählers 70 eine niedrige Ausgangsspannung auftritt (Fig. 41 und 4m). Ein von der analogen Detektorschaltung 29 während der zweiten Halbperiode des Abwärtszählzyklus erzeugter Ausgangsimpuls 29-4 bewirkt das Auftreten eines Ausgangssignals 52-4 des logischen Wertes "0" an dem Ausgang des NAND-Gliedes 52 des Signalflankendetektors 71. Da das Steuerverknüpfungsglied 50 durch das Ausgangssignal niedrigen Wertes des Binärzählers 70 freigegeben ist, wird in Abhängigkeit von dem Impuls 52-4 ein Rückstellimpuls 50-1 zur Rückstellung der Speichereinrichtung 24 auf den logischen Signalzustand "110 1 0" abgegeben, wodurch das Frequenzteilverhältnis auf 1/98 verschoben wird.

In Fig. 4 sind Einzelheiten des Digital-Analog-Umsetzers 25 veranschaulicht, der mehrere CMOS-Inverter 30-34 aufweist, die über die Anschlüsse 22b bis 22/des Binärzählers 22 jeweils Binärsignale erhalten und mit ihren positiven Stromversorgungsanschlüssen gemeinsam an einem Anschluß 25a liegen, der mit der stabilisierten Spannungsqueile 27 verbunden ist. Die jeweiligen Ausgangsanschlüsse der Inverter 30 bis 34 sind mit einem Widerstandsnetzwerk für die Digital-Analog-Umsetzung verbunden, das allgemein als R-2i?-Netzwerk bekannt ist. Die zwischen einer Leitung 25x und Masse gebildete Ausgangsspannung weist annähernd den Wert 2£s/3 auf, wenn sämtliche Eingangsspannungen der Inverter 30 bis 34 den logischen Wert "0" aufweisen, wobei Es die an dem Anschluß 25a anliegende Spannung bezeichnet, und hat den Wert 0, wenn sämtliche Eingangsspannungen den logischen Wert T aufweisen. Die Spannung an der Leitung 25* ändert sich somit in 32 diskreten Schritten bzw. Quantisierungen in einem Bereich zwischen 0 und 2 Es/3 in Abhängigkeit von den jeweiligen Taktimpulsen. Die Transistoren 35 bis 39 umfassende Schaltungsanordnung dient zur MuI-tiplikation der Spannung an der Leitung 25* mit dem Faktor 3/2, so daß sich die an einem Verbindungspunkt 25^· auftretende Spannung diskret zwischen 0 und Es ändert Im einzelnen bildet der Transistor 35 eine Konstantspannungsquelle, die zusammen mit den Transistoren 36,37 und dem Verstärkertransistor 38 einen Spannungsvergleicher bildet, dessen Ausgangssignal dem die Versorgungsspannung steuernden Transistor 39 zugeführt wird, so daß sich die Spannung an einem Verbin-

11

I dungspunkt 25/ stufenweise bzw. schrittweise in einem

I Bereich zwischen O und 2 Es/3 ändert, was zur Folge hat,

■ä daß sich die Spannung an dem Verbindungspunkt 25g

Ί entsprechend in dem Bereich von 0 bis Es ändert.

ji In Fig. 6 sind Einzelheiten der digitalen Detektor-

;.* Schaltung 26 veranschaulicht, die in der dargestellten

I Weise mehrere ANTIVALENZ-Glieder 40 bis 44 auf-

J- weist, die jeweils mit einem Eingangsanschluß mit den

t '; Anschlüssen Q der Speichereinrichtung 24 und mit ihren

j anderen Eingangsanschlüssen jeweils mit den Ausgän-

% gen des Binärzählers 22 verbunden sind. Die Ausgangs-

: anschlüsse dieser ANTIVALENZ-Glieder sind mit ei-

■ nem NAND-Glied 45 verbunden, dessen Ausgang wie-

* derum mit dem Eingangsanschluß 23c der Rückstellein-

ύ richtung 23 verbunden ist. Das NAND-Glied 45 gibt

_t· somit ein Ausgangssignal des logischen Wertes "0" ab,

f. wenn Koinzidenz zwischen den logischen Signalzustän-

I den der Speichereinrichtung 24 und den logischen Si-

:' gnalzuständen des Binärzählers 22 auftritt.

1! Das zur Steuerung der Programmeingangssignale für

'■'; den programmierbaren Frequenzteiler 20 dienende

;^; Taktsignal kann auch unabhängig von der Taktquelle 19

',·'; von einer anderen geeigneten Signalquelle erhalten

;'"' werden. Die Arbeitsfrequenz der Speichereinrichtung

■■■·■ 24 und der ihr zugeordneten Schaltungsanordnung ist

'!?; wesentlich niedriger als die Frequenz der Taktquelle 19

:j gewählt. Hierdurch kann der Frequenzteiler 21 vorteil-

i'j hafterweise zur Verringerung der Normalfrequenz auf

".;: den gewählten Wert verwendet werden. Bei Aufbau des

Frequenz-Synthetisierers in Form einer Schaltungsan-1 ~ Ordnung mit hohem Integrationsgrad wird zur Minima- j'} lisierung des Stromverbrauchs die Arbeitsfrequenz vor-¹ zugsweise so niedrig wie möglich gehalten, da der , Stromverbrauch proportional mit dem oberen Grenzwert der Arbeitsfrequenz ansteigt. j Die Verwendung der Speichereinrichtung 24 als Zwi-J₁; schenspeichereinheit ermöglicht eine Sichtanzeige des |·, Ausgangsfrequenzwertes durch Betreiben des Digitalis Analog-Umsetzers 25, des Binärzählers 22, der Rückst stelleinrichtung 23 und der analogen Detektorschaltung In! 29 auf zeitlich verzahnter Basis, wobei ein solcher soge-Ii nannter Time-Sharing-Betrieb die Verwendung des Bifi närzählers 22 auch für andere Zwecke ermöglicht, was p- zu einer Verringerung der Anzahl von Komponenten 'Η des Systems und einer Senkung des Stromverbrauches

sowie der Herstellungskosten führt

i§ Ein weiteres Merkmal des beschriebenen Frequenz-

• ■:'.'" synthetisierers besteht in der Verwendung der stabilisierten Spannungsquelle 27, die dem Digital-Analog-

; Umsetzer 25 und dem Potentiometer 28 eine Konstant-

spannung zuführt Jede in der stabilisierten Spannungs-

i quelle 27 auftretende Spannungsänderung bewirkt daß

^j sich die Spannungen an den Eingangsanschlüssen der

E: analogen Detektorschaltung 29 um gleiche Beträge än-

jif: dem, so daß solche Änderungen bzw. Schwankungen

|f am Ausgang der analogen Detektorschaltung 29 unter-

ff drückt bzw. gelöscht werden.

f| Bei einer abgeänderten Ausführungsform des Fre-

pä quenzsynthetisierers kann z. B. auch ein Frequenzmulti-

i'f plizierer in Form eines den programmierbaren Fre-

is quenzteiler und einen spannungsgesteuerten Oszillator

I umfassenden PLL-Schaltkreises aufgebaut werden, so || daß sich die Ausgangsfrequenz des spannungsgesteuer-B ten Oszillators proportional zu der Einstellung eines

II Potentiometers zur Ableitung eines frequenzmultipli-Jf zierten Ausgangssignals ändert

Hierzu 5 Blatt Zeichnungen

Claims (7)

1 Patentansprüche

1. Digitaler Frequenz-Synthetisierer mit einem programmierbaren Frequenzteiler zur Teilung der Frequenz eines Normalfrequenzsignals durch ein ganzzahliges Vielfaches und einer Signalerzeugungseinrichtung, die in Abhängigkeit von einem manuell einstellbaren analogen Steuersignal ein das variable ganzzahlige Vielfache repräsentierendes digitales Programmsteuersignal zur Steuerung des Teilungsverhältnisses des Frequenzteilers erzeugt, dadurch gekennzeichnet, daß die Signalerzeugungseinrichtung einen digitalen Sägezahngenerator (19, 21, 22) zur Erzeugung eines digitalen Sägezahnsignals, eine Speichereinrichtung (24), die in Abhängigkeit von der Zuführung eines Rückstellsignals einen bestimmter. Momentanwert des Sägezahnsignals speichert sowie mit dem programmierbaren Frequenzteiler (20) verbunden ist, welchem über diese Verbindung das digitale Programmsteuersignal zugeführt ist, eine digitale Detektorschaltung (26), die eine Übereinstimmung zwischen dem Momentanwert des Sägezahnsignals und dem in der Speichereinrichtung (24) gespeicherten Wert ermittelt, eine analoge Detektorschaltung (29), die eine Übereinstimmung zwischen dem Momentanwert des Sägezahnsignals und dem analogen Steuersignal ermittelt, und eine Rückstelleinrichtung (23) aufweist, die das Rückstellsignal erzeugt, wenn das jeweilige Zeitintervall zwischen dem Auftreten der von der digitalen Detektorschaltung (26) und der analogen Detektorschaltung (29) ermittelten Übereinstimmungen einen vorgegebenen Wert übersteigt.

2. Digitaler Frequenz-Synthetisierer nach Anspruch 1, dadurch gekennzeichnet, daß die Signalerzeugungseinrichtung eine Taktquelle (19) zur Erzeugung von Taktimpulsen, einen die Taktimpulse erhaltenden und bei jedem Taktimpuls ein sich stufenweise änderndes digitales Signal erzeugenden ersten Binärzähler (22), dessen Ausgang mit dem Eingang der digitalen Speichereinrichtung (24) verbunden ist, und einen mit dem Ausgang des Binärzählers zur Umsetzung des digitalen Signals in ein entsprechendes analoges Signal verbundenen Digital-Analog-Umsetzer (25) aufweist, und daß die analoge und die digitale Detektorschaltung durch einen analogen bzw. einen digitalen Vergleicher gebildet sind.

3. Digitaler Frequenz-Synthetisierer nach Anspruch 2, dadurch gekennzeichnet, daß die Rückstelleinrichtung (23) einen zweiten Binärzähler (70), der bei Freigabe ein Ausgangssignal in Abhängigkeit von der Zuführung einer vorgegebenen Anzahl von Taktimpulsen erzeugt, ein ANTIVALENZ-Glied (51), dessen erster Eingang auf das Ausgangssignal des analogen Vergleichers und dessen zweiter Eingang auf das Ausgangssignal des digitalen Vergleichers zur Erzeugung eines Ausgangssignals für dis Freigäbe des zweiten Binärzähiers 3nsⁿr?- chen, und ein Steuerverknüpfungsglied (50) aufweist, über das ein Ausgangssignal des analogen Vergleichers der Speichereinrichtung zur Rückstellung bei Anliegen des Ausgangssignals des zweiten Binärzählers zuführbar ist.

4. Digitaler Frequenz-Synthetisierer nach Anspruch 2 oder 3. dadurch gekennzeichnet, daß die Taktauelle als eine das Normalfrequenzsignal erzeugende Normalfrequenz-Signalquelle (19) ausgebildet ist

5. Digitaler Frequenz-Synthetisierer nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Spannungsquelle (27) und ein Digital-Analog-Umsetzer (25) vorgesehen sind, dessen Analogsignal sich in Abhängigkeit von Änderungen der ihm von der Spannungsquelle zugeführten Spannung ändert, daß zur Erzeugung des analogen Steuersignals eine manuell einstellbare analoge Steuersignalgeneratoreinrichtung vorhanden ist, die ein mit der Spannungsquelle (27) verbundenes Potentiometer {28b, 29) aufweist, an dessen Abgriff (286) eine ebenfalls in Abhängigkeit von Spannungsänderungen der Spannungsquelle variable Spannung abgreifbar ist, und daß ein erster Eingang der analogen Detektorschaltung (29) zur Aufnahme des von dem Digital-Analog-Umsetzer (25) abgegebenen Analogsignals geschaltet und ein zweiter Eingang der analogen Detektorschaltung mit dem Abgriff des Potentiometers verbunden ist, wodurch die Spannungsänderung in der analogen Detektorschaltung kompensiert wird.

6. Digitaler Frequenz-Synthetisierer nach Anspruch 5, dadurch gekennzeichnet, daß die Spannungsquelle (27) eine spannungsstabüisierte Quelle ist.

7. Digitaler Frequenz-Synthetisierer nach Anspruch 5 in Verbindung mit Anspruch 2, dadurch gekennzeichnet, daß der Digital-Analog-Umsetzer (25) ein Widerstandsleiternetzwerk mit einer Vielzahl von Schaltungsknotenpunkten für die Zuführung des von dem ersten Binärzähler (22) abgegebenen digitalen Signals sowie eine Einrichtung zum Abgleich des Maximalwertes einer von dem Leiternetzwerk gebildeten Spannung auf die von der Spannungsquelle zugeführte Spannung aufweist, wobei die abgeglichene Ausgangsspannung des Leiternetzwerks dem ersten Eingangsanschluß des analogen Vergleichers zuführbar ist.