DE2851825A1 - Integrated semiconductor switching circuit - has sixth MISFET with source terminal connected between second and third MISFETs and to common reference potential via capacitor - Google Patents

Abstract

An integrated semiconductor circuit has MISFETs of enhancement type and a switching section. The latter extends the signal input to the gate electrodes of two MISFETs. The source electrodes of the latter are connected to a common reference potential. The drain terminal of the first MISFET (T1) is connected to a common supply potential via the source-to-drain region of a third MISFET (T3). The drain terminal of the second MISFET (T2) is connected to this supply via the source-to-drain region of a fourth MISFET (T4). The fourth MISFET (T4) is switched in parallel to a sixth MISFET (T6) serving as a resistor. The fifth (T5) and sixth (T6) MISFETs are formed as depletion type transistors serving as a switching section in opposition to the first two MISFETs (T1, T2).

Description

Integrierte Halbleiterschaltung mit MIS-Feldeffekttransi-Integrated semiconductor circuit with MIS field effect transistor

storen Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltung mit MIS-Feldeffekttransistoren vom Anreicherungstyp und einem Schaltungsteil, bei dem ein Signaleingang auf die Gateelektrode eines ersten und eines zweiten MIS-Feldeffekttransistors geschaltet und die Sourceelektroden dieser beiden Feldeffekttransistoren an ein gemeinsames Bezugspotential gelegt sind, bei dem außerdem der Drainanschluß des ersten MIS-Feldeffekttransistors über die Source-Drainstrecke eines dritten MIS-Feldeffekttransistors und der Drainanschluß des zweiten MIS-Feldeffekttransistors über die Source-Drainstrecke eines vierten MIS-Feldeffekttransistors an ein gemeinsames Versorgungspotential gelegt sind, bei dem ferner ein Schaltungspunkt zwischen dem ersten und dem dritten MIS-Feldeffekttransistor mit dem Gate des vierten MIS-Feldeffekttransistors und außerdem über einen Kondensator einerseits mit dem Gate- des dritten MIS-Feldeffekttransistors und andererseits mit einem Lastwiderstand verbunden und über diesen Lastwiderstand an das gemeinsame Versorgungspotential geschaltet ist, bei dem weiterhin der Lastwiderstand durch die Source-Drainstrecke eines fünften MIS-Feldeffekttransistors gegeben ist 8 dessen Gate am gemeinsamen Versorgiingspotential liegt und bei dem schließlich ein zwischen dem zweiten und dem vierten MIS-Feldeffekttransistor liegender Anschluß vorgesehen ist.storen The invention relates to a semiconductor integrated circuit with MIS field effect transistors of the enhancement type and a circuit part, at which has a signal input to the gate electrode of a first and a second MIS field effect transistor switched and the source electrodes of these two field effect transistors on common reference potential are laid, in which also the drain terminal of the first MIS field effect transistor via the source-drain path of a third MIS field effect transistor and the drain connection of the second MIS field effect transistor via the source-drain path a fourth MIS field effect transistor to a common supply potential are laid, in which also a node between the first and the third MIS field effect transistor with the gate of the fourth MIS field effect transistor and also via a capacitor on the one hand with the gate of the third MIS field effect transistor and on the other hand connected to a load resistor and across this load resistor is connected to the common supply potential, at which the load resistance continues by the source-drain path of a fifth MIS field effect transistor is given 8 of the Gate is at the common supply potential and which ultimately has a between the second and the fourth MIS field effect transistor lying connection is provided is.

Solche als Bootstrap-Stufen bekannten Schaltungsteile werden z.B. dann angewendet, wenn eine große kapazitive Last schnell auf den logischen Pegel "1" aufgeladen werden soll. Deshalb erden solche Schaltungen auch als Ausgang für interne Taktgeber in monolithisch integrierten MOS-Digitalschalt-ungen verwendet. Die Stufe ist z.B. in dem Buch von Becker und Mäder t'Hochintegrierte MOS-Schaltungen " (1972) S. 75 beschrieben.Such circuit parts known as bootstrap stages are used e.g. then applied when a large capacitive load quickly to the logic level "1" should be charged. Therefore, such circuits also ground as an output for internal clock generator used in monolithically integrated MOS digital circuits. The stage is e.g. in the book by Becker and Mäder t'Highintegrierte MOS-Schaltungen "(1972) p. 75.

Der Schaltungsteil ist in Fig. 1 dargestellt. Wie bei Bootstrap-Stufen allgemein üblich, sind sämtliche Feldeffekttransistoren vom Anreicherungstyp, was auch für den als Lastwiderstand dienenden fünften Transistor gilt.The circuit part is shown in FIG. As with bootstrap levels In general, all field effect transistors are of the enhancement type, what also applies to the fifth transistor serving as a load resistor.

Gewöhnlich sind die Transistoren als MOS-Transistoren ausgebildet, obwohl die Verwendung einer aus einem anderen Material als SiO2 bestehenden Gateisolation durchaus denkbar ist. Die monolithische Herstellung bedingt dann in der Regel, daß die Feldeffekttransistoren auch vomselben Typ hinsichtlich ihrer Dotierungsverhältnisse sind.Usually the transistors are designed as MOS transistors, although the use of a gate insulation made of a material other than SiO2 is quite conceivable. The monolithic production then usually requires that the field effect transistors are also of the same type with regard to their doping ratios are.

Der Signaleingang E des Schaltungsteils ist mit den Gateelektroden des ersten MIS-Transistors T1 und des zweiten MIS-Transistors T2 verbunden, deren Sourceanschlüsse über die Source-Drainstrecke äe eines weiteren MIS-Transistors an das gemeinsame Versorgungspotential VDD geschaltet sind. Dabei ist dem ersten MIS-Transistor T1 der dritte MIS-Transistor T3 und dem zweiten MIS-Transistor T2 der vierte MIS-T-ansistor T4 zugeordnet.The signal input E of the circuit part is connected to the gate electrodes of the first MIS transistor T1 and the second MIS transistor T2 connected, their Source connections via the source-drain path ae of a further MIS transistor are connected to the common supply potential VDD. Here is the first MIS transistor T1, the third MIS transistor T3 and the second MIS transistor T2 assigned to the fourth MIS-T-ansistor T4.

Ein zwischen dem ersten Transistor T1 und dem dritten Transistor T3 liegender Knoten a ist einerseits mit dem Gate des vierten Transistors T4 und andererseits mit der einen Elektrode eines Kondensators Cl verbunden, dessen zweiter Anschluß einerseits am Gate des dritten Transistors T3 und andererseits über die Source-Drainstrecke des als Widerstand geschalteten fünften MIS-Transistors T5 am gemeinsamen Versorgungspotential VDD liegt. Der Gateanschluß des fünften MIS-Transistors T5 ist deshalb mit dem Drain dieses Transistors T5 verbunden uns somit an das gemeinsame Versorgungspotential VDD gelegt.One between the first transistor T1 and the third transistor T3 lying node a is on the one hand with the gate of the fourth transistor T4 and on the other hand connected to one electrode of a capacitor Cl, the second terminal of which on the one hand at the gate of the third transistor T3 and on the other hand via the source-drain path of the fifth MIS transistor T5 connected as a resistor at the common supply potential VDD lies. The gate connection of the fifth MIS transistor T5 is therefore connected to the drain this transistor T5 is thus connected to the common supply potential VDD placed.

Liegt der Signaleingang E der in Fig. 1 dargestellten Bootstrap-Stufe am logischen Pegel "1t', so sind die beiden Transistoren T1 und T2 durchgesteuert, so daß die Spannung an dem zwischen dem zweiten Transistor T2 und dem vierten Transistor T4 liegenden und den Ausgang der in Fig. 1 dargestellten Stufe bildenden Anschluß b O Volt beträgt. Damit wird der Kondensator Cl auf die Spannung VDD abzüglich des durch den fünften MIS-Transistor T5 bedingten Spannungsabfalls aufgeladen. Wechselt der Eingang E auf den logischen Pegel "O", so werden die beiden Transistoren T1 und T2 gesperrt, wodurch das Gate des vierten Transistors T4 über den dritten Transistor T3 aufgeladen wird. Über den Kondensator C1 wird der Spannungsanstieg an das Gate des dritten Transistors T3 rückgekoppelt, wodurch der Transistor T3 niederohmiger und der Aufladevorgang begünstigt wird. Die Gatespannung des Transistors T3 wird über das Versorgungspotential VDD angehoben, so dai3 das Gate des Transistors T4 bis auf das Versorgungspotential VDD aufgeladen wird. Mit dieser Schaltung kann man somit maximale Taktspannungen von VDD - UT (UT =Spannungabfall am Lastelement T5) ) und kurze Übergangszeiten zwischen den beiden Zuständen der Schaltung erreichen.If the signal input E of the bootstrap stage shown in FIG. 1 is present at the logic level "1t", the two transistors T1 and T2 are turned on, so that the voltage across the between the second transistor T2 and the fourth transistor T4 lying and the output of the stage shown in Fig. 1 forming the connection b is 0 volts. This means that the capacitor Cl is reduced to the voltage VDD minus the charged by the fifth MIS transistor T5 caused voltage drop. Changes the input E to the logic level "O", so the two transistors T1 and T2 blocked, whereby the gate of the fourth transistor T4 via the third transistor T3 is charging. The voltage rise is applied to the gate via the capacitor C1 of the third transistor T3 is fed back, whereby the transistor T3 has a lower resistance and the charging process is favored. The gate voltage of the transistor T3 becomes raised above the supply potential VDD, so that the gate of the transistor T4 until the supply potential VDD is charged. With this circuit can one thus maximum clock voltages of VDD - UT (UT = voltage drop at the load element T5)) and achieve short transition times between the two states of the circuit.

Nun besteht die Möglichkeit, die Schaltung hinsichtlich der Stabilisierung ihrer Signale und hinsichtlich ihrer Schaltgeschwindigkeit weiter zu verbessern. So kann man z.B. einen RC-Snannungsteiler vorsehen, dessen Lastelement am gemeinsamen Betriebspotential VDD, dessen zweites Element - ein Kondensator - am gemeinsamen Bezugspotential Vb und ein zwischen den beiden Elementen liegender Knoten einerseits den Ausgang c der so verbesserten Stufe bildet und andererseits an dem zwischen dem zweiten und dem vierten MIS-Transistor, also den Transistoren T2 und m4 vorgesehenen Anschluß b liegt. Dann hat man das aus Fig. .3 ersichtliche schaltungsmäßige Verhalten der Anordnung.Now there is the possibility of stabilizing the circuit to further improve their signals and their switching speed. For example, an RC voltage divider can be provided whose load element is connected to the common Operating potential VDD, whose second element - a capacitor - at the common Reference potential Vb and a node lying between the two elements on the one hand forms the output c of the stage improved in this way and, on the other hand, at that between the second and the fourth MIS transistor, that is to say the transistors T2 and m4, are provided Connection b is located. Then you have the circuit behavior shown in Fig. 3 the arrangement.

Wie jedoch gemäß der Erfindung erkannt lfurde, läßt sich eine wesentlich weitere Verbesserung im elektrischen Verhalten der Bootstrap-Stufe erreichen, wenn man noch zusätzlich den fünften Transistor T5 und das Lastelement des Spannungsteilers, also eines sechsten MIS-Feldeffekttransistors T6 als Verarmungstyp-Transistoren und wenigstens den ersten und den zweiten MIS-Feldeffekttransistor als Anreicherungstyp-Transistoren ausbildet, wobei bevorzugt die Source- und Drainzonen sämtlicher Transistoren des Schaltungsteile denselben Leitungstyp aufweisen. Ferner stimmen die Anreicherungstyp-Transistoren einerseits und die Verarmungstyp-Transistoren andererseits jeweils bevorzugt in ihren Dotienrngsverhältnissen überein.However, as recognized according to the invention, an essential achieve further improvement in the electrical behavior of the bootstrap stage, if add the fifth transistor T5 and the load element of the voltage divider, thus a sixth MIS field effect transistor T6 as depletion type transistors and at least the first and second MIS field effect transistors as enhancement type transistors forms, preferably the source and drain zones of all transistors of the Circuit parts have the same line type. Furthermore, the enhancement type transistors are correct on the one hand and the depletion type transistors on the other hand each preferably in their funding ratios.

Eine entsprechend der eingangs gegebenen Deçinition und entsprechend der Erfindung ausgestaltete integrierte Halbleiterschaltung ist demgemäß dadurch gekennzeichnet, daß dem vierten MIS-Feldeffekttransistor T4 ein als Widerstand geschalteter sechster MIS-Feldeffekttransistor T6 parallel geschaltet ist, der mit seinem Sourceanschluß einerseits mit einem zwischen dem zweiten und dem vierten MIS-Feldeffekttransistor T2 und T4 lie- genden Anschlußpunkt b verbunden und andererseits über einen zweiten Kondensator C2 am gemeinsamen Bezugspotential Vb liegt und daß außerdem der fünfte und der sechste MIS-Feldeffekttransistor T5 und T6 des Schaltungsteils wenigstens im Gegensatz zum ersten und zweiten MIS-Feldeffekttransistor T1 und T2 als Verarmungstyp-Transistoren ausgestaltet sind.One according to the deçinition given at the beginning and accordingly The semiconductor integrated circuit configured according to the invention is accordingly characterized characterized in that the fourth MIS field effect transistor T4 is connected as a resistor sixth MIS field effect transistor T6 is connected in parallel, with its source terminal on the one hand with one between the second and the fourth MIS field effect transistor T2 and T4 are connected to the connecting point b and on the other hand is connected to the common reference potential Vb via a second capacitor C2 and that also the fifth and sixth MIS field effect transistors T5 and T6 of the circuit part at least in contrast to the first and second MIS field effect transistors T1 and T2 are designed as depletion type transistors.

Bei der in Fig. 2 dargestellten und der Erfindung entsprechenden Anordnung ist außerdem ähnlich der in Fig.In the arrangement shown in FIG. 2 and corresponding to the invention is also similar to that in Fig.

1 dargestellten Anordnung auch der dritte und der vierte MIS-Feldeffekttransistor als Anreicherungstyp-Transistor ausgestaltet. Das auch gegenüber einer lediglich mit einem Spannungsteiler T6 C2 im Ausgang ausgestatteten Bootstrap-Stufe unterschiedliche Verhalten ist in Fig. 4 im Diagramm dargestelit.The arrangement shown in FIG. 1 also includes the third and fourth MIS field effect transistors designed as an enhancement type transistor. That also to just one with a voltage divider T6 C2 in the output, different bootstrap stage Behavior is shown in Fig. 4 in the diagram.

Hinsichtlich der Realisierung der beiden Kondensatoren C1 und r2 ist dabei zu sagen, daß diese in üblicher Weise als MIS-Kondensatoren, also bevorzugt als MOS-Kon densatoren ., ausgebildet sind. Sie bestehen dann aus einer die Dotierung der Source-und Draingebiete der beteiligten Feldeffekttransistoren aufweisenden Zone im Halbleiterkristall als erste Kondensatorelektrode, einer der Gateisolation der Transistoren entsprechenden und die erste Kondensatorelektrode abdeckenden Isolierschicht als Dielektrikum und einer auf der Isolierschicht aufgebrachten Metallisierung oder dotierten Halbleiterschicht als zweite Kondensatorelektrode.With regard to the realization of the two capacitors C1 and r2 is while saying that these are usually preferred as MIS capacitors as MOS capacitors., Are formed. They then consist of a doping the source and drain regions of the field effect transistors involved Zone in the semiconductor crystal as the first capacitor electrode, one of the gate insulation the insulating layer corresponding to the transistors and covering the first capacitor electrode as a dielectric and a metallization applied to the insulating layer or doped semiconductor layer as a second capacitor electrode.

Stellt man unter sonst gleichen Verhältnissen eine in Fig. 2 dargestellte Schaltung her, bei der auch die Transistoren T5 und T6 als Transistoren vom Anreicherungstyp hergestellt sind'und eine Schaltung, bei der als einziger Unterschied gegenüber der zuerst genannten Schaltung der Umstand zu verzeichnen ist, daß die beiden Transistoren T5 und T6 vom Verarmungstyp sind, so wird man den aus den Fig. 3 und 4 ersichtlichen Unterschied selbst ohneweiteres feststellen können. Insbesondere wird man feststellen, daß trotz der identischen Bemessung und Dotierung die Schaltzeit der der Erfindung entsprechenden Anordnung auch gegenüber einer mit einem Spannungsteilerausgang ausgestatteten Bootstrap-Stufe etwa um die Hälfte und gegenüber einer lediglich der in Fig. 1 dargestellten Stufe um ein noch größeres Ausmaß gesunken ist. Durch den Signaleingang E, an dem das Signal E mit dem aus den Fig. 3 und 4 ersichtlichen gleichen Spannungsverlauf anhängig ist, wird der Knoten d zwischen dem fünften Transistor T5 und dem ersten Kondensator C1 auf VDD vorgeladen und kann somit schneller auf höhere Spannungewerte angehoben werden, was bei einem Vergleich der Diagramme gemäß Fig. 3 und Fig. 4 ersichtlich ist.If one sets one shown in FIG. 2 under otherwise identical conditions A circuit in which the transistors T5 and T6 are also used as transistors of the enhancement type are made 'and a circuit in which the only difference compared to the first mentioned circuit the fact that the two transistors T5 and T6 are of the depletion type, so one becomes the one from the Fig. 3 and 4 can easily determine the visible difference. In particular it will be found that, despite the identical dimensioning and doping, the switching time the arrangement corresponding to the invention also compared to one with a voltage divider output equipped bootstrap level by about half and only compared to one the stage shown in Fig. 1 has decreased to an even greater extent. By the signal input E, at which the signal E with that shown in FIGS. 3 and 4 can be seen the same voltage curve is pending, the node d between the fifth transistor T5 and the first capacitor C1 are precharged to VDD and can therefore open more quickly higher voltage values can be increased, which is evident when comparing the diagrams according to Fig. 3 and Fig. 4 can be seen.

Um den angestrebten Effekt noch stärker herauszuarbeiten, empfiehlt es sich, wenn man die sich aufgrund des fünften MIS-Feldeffekttransistors T5 und des ersten Kondensators C1 ergebende RC-Zeit größer, insbesondere wesentlich größer (d.h. auf mindestens das fünfache) als die sich aufgrund der Schaltung ergebende Aufladezeit für den Kondensator C2 einstellt. Damit wird erreicht, daß der Eintritt der am Knoten d liegenden Spannung in die Sättigung bzw. in das Maximum vor dem Eintritt der Spannung am Ausgang c der Stufe in die Sättigung erreicht wird.In order to work out the desired effect even more strongly, recommends it is when you are due to the fifth MIS field effect transistor T5 and of the first capacitor C1 resulting RC time is greater, in particular significantly greater (i.e. at least five times) than that resulting from the circuit Set the charging time for the capacitor C2. This ensures that the entry the voltage lying at the node d into saturation or into the maximum before the Entry of the voltage at the output c of the stage in the saturation is reached.

Zu bemerken ist noch, daß auch die Transistoren T3 und T4 ggf. als Transistoren vom Verarmungstyp ausgestaltet sein können, wodurch man u.U. eine noch höhere Ausgangsspannung erhält.It should also be noted that the transistors T3 and T4 may also be used as Transistors of the depletion type can be designed, whereby one possibly even more receives higher output voltage.

4 Figuren 4 Patentansprüche4 figures 4 claims

Claims (4)

Patentansprüche Integrierte Halbleiterschaltung mit MIS-Feldeffekttransistoren vom Anreicherungstyp und einem Schaltungsteil, bei dem ein Signaleingang auf die Gateelektrode eines ersten und eines zweiten MIS-Feldeff ekttransi stors geschaltet und die- Sourceelektroden dieser beiden Feldeffekttransistoren an ein gemeinsames Bezugspotential gelegt sind, bei dem außerdem der Drainanschluß des ersten MIS-Feldeffekttransistors über die Source-Drainstrecke eines dritten MIS-Feldeffekttransistors und der Drainanschluß des zweiten MIS-Feldetiekttransistors über die Source-Drainstrecke eines vierten MIS-Feldeffekttransistors an ein gemeinsames Versorgungspotential gelegt sind, bei dem ferner ein Schaltungspunkt zwischen dem erstenund dem dritten MIS-Feldeffekttransistor mit dem Gate des vierten MIS-Feldeffekttransistors und außerdem über einen Kondensator einerseits mit dem Gate des dritten MIS-Feldeffekttransistors und andererseits mit einem Lastwiderstand verbunden und über diesen Lastwiderstand an das gemeinsame Versorgungspotential geschaltet ist, bei dem weiterhin der Lastwiderstand durch die Source-Drainstrecke eines fünften MIS-Feldeffekttransistors gegeben ist, dessen Gate am gemeinsamen Versorgungspotential liegt und bei dem schließlich ein zwischen dem zweiten und dem vierten MIS-Feldeffekttransistor liegender anschlup vorgesehen ist, dadurch gekennzeichnet, daß dem vierten MIS-Feldeffekttransistor T4 ein als Widerstand geschalteter sechster MIS-Feldeffekttransistor (T>) parallel geschaltet ist, der mit seinem Sourceanschluß einerseits mit einem zwischen dem zweiten und dem vierten MIS-Feldeffekttransistor (T2 und T4) liegenden Anschlußpunkt (b) verbunden und andererseits über einen zweiten Kondensator (c2) am gemeinsamen Bezugspotential (Vb) liegt und daß außerdem der fünfte und der sechste MIS-Feldeffekttransistor (T5 und T6) des Schaltungsteils wenigstens im Gegen- satz zum ersten und zweiten MIS-Feldeffekttransistor (T1 und T2) als Verarmungstyp-Transistoren ausgestaltet sind.Claims Integrated semiconductor circuit with MIS field effect transistors of the enrichment type and a circuit part in which a signal input to the Gate electrode of a first and a second MIS field effect transistor switched and the source electrodes of these two field effect transistors to a common one Reference potential are applied, at which also the drain connection of the first MIS field effect transistor via the source-drain path of a third MIS field effect transistor and the drain connection of the second MIS field transistor via the source-drain path of a fourth MIS field effect transistor are connected to a common supply potential and a node between the first and third MIS field effect transistors to the gate of the fourth MIS field effect transistor and also via a capacitor on the one hand with the gate of the third MIS field effect transistor and on the other hand with connected to a load resistor and via this load resistor to the common Supply potential is switched at which the load resistance continues the source-drain path of a fifth MIS field effect transistor is given, whose Gate is at the common supply potential and which ultimately has a between the second and the fourth MIS field effect transistor lying connection is provided is, characterized in that the fourth MIS field effect transistor T4 as Resistance-connected sixth MIS field effect transistor (T>) connected in parallel is, which with its source connection on the one hand with one between the second and the fourth MIS field effect transistor (T2 and T4) lying connection point (b) connected and on the other hand via a second capacitor (c2) at the common reference potential (Vb) and that also the fifth and the sixth MIS field effect transistor (T5 and T6) of the circuit part at least in the opposite sentence to the first and second MIS field effect transistors (T1 and T2) as depletion type transistors are designed. 2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß neben dem ersten und dem zweiten MIS-Feldeffekttransistor (T1 und T2) auch der dritte und der vierte MIS-Feldeffekttransistor (T3 und T4) als Anreicherungstyp-Feldeffekttransistor ausgestaltet ist.2. Apparatus according to claim 1, characterized in that in addition to the first and the second MIS field effect transistor (T1 and T2) also the third and the fourth MIS field effect transistor (T3 and T4) as an enhancement type field effect transistor is designed. 3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die durch den fünften MIS-Feldeffekttransistor (T5) und dem ersten Kondensator (c1) bedingte RC-Zeit größer als die Aufladezeit des zweiten Kondensators (c2) eingestellt ist.3. Apparatus according to claim 1 or 2, characterized in that through the fifth MIS field effect transistor (T5) and the first capacitor (c1) conditional RC time set greater than the charging time of the second capacitor (c2) is. 4. Vorrichtung nach-den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß bei den beiden als Widerstand geschalteten Transistoren (T5 und T6) vom Verarmungstyp das Gate mit dem Drain des betreffenden Transistors verbunden ist.4. Device according to claims 1 to 3, characterized in that that in the case of the two transistors connected as a resistor (T5 and T6) of the depletion type the gate is connected to the drain of the transistor in question.