DE2848803A1

DE2848803A1 - Schaltungsanordnung zur uebertragung eines digitalen datensignals

Info

Publication number: DE2848803A1
Application number: DE19782848803
Authority: DE
Inventors: Hans-Peter Dipl Ing Maly
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1978-11-10
Filing date: 1978-11-10
Publication date: 1980-05-22
Also published as: US4289976A; GB2043405B; GB2043405A

Description

Rl.-Nr. 1876/78
2.11.1978 FE/PLI/S z/Kn

ROBERT BOSCH GMBH, 7OOO Stuttgart 1

Schaltungsanordnung zur übertragung eines digitalen Datensignals

Stand der Technik

Die Erfindung geht aus von einer Schaltungsanordnung nach der Gattung des Hauptanspruchs. Die Schaltungsanordnung soll gemäß der Fig. 1 als asynchrone Schnittstelle in eine Datenübertragungsstrecke eingefügt werden, um Datensysteme unterschiedlicher Taktfrequenz miteinander zu verbinden. Dabei sollen Daten in ein System 2 übernommen werden, dessen Taktfrequenz f hoher ist als die Taktfrequenz f eines Systems 1, welches die Daten D liefert. An einem Datenausgang der asynchronen Schnittstelle können Daten D synchron zu der Taktfrequenz fp des Systems 2 abgenommen werden.

Bekannte asynchrone Schnittstellen (USART: Universal Synchronous/Asynchronoues Receiver/Transmitter) dienen zur Kommunikation zwischen Mikroprozessor und serieller Ein/Ausgabeeinheit. Hierbei müssen parallele Daten in serielle Daten und serielle Daten in parallele Daten umgewandelt werden. Für

030021/0253

2948803

- >- Rl.-Nr. 1876/78

4-

die asynchrone übertragung serieller Daten werden zusätzlich zu den Datenbits einer Nachricht synchronisierende Start-

und Stop-Bits übertragen. Die übertragungsgeschwindigkeit von USART's in digitalen Datenverarbeitungssystemen ist relativ gering. Daten schnellerer Systeme, z.B. Daten eines pulscodemodulierten Videosignals, können von einem USART nicht verarbeitet und übertragen werden.

Vorteile der Erfindung

Die Erfindung mit den kennzeichnenden Merkmalen des Hauptanspruchs weist den Vorteil auf, daß auf eine Übertragung zusätzlicher Bits zur Synchronisierung verzichtet werden kann. Die übertragungsgeschwindigkeit der erfindungsgemäßen Schnittstelle ist höher als die bekannter Schnittstellen. Gleichzeitig mit der Datenübertragung wird ein spezielles Taktsignal erzeugt, dessen Frequenz im Mittel die gleiche Taktfrequenz aufweist wie die Taktfrequenz f . Das spezielle Taktsignal läßt sich vorteilhaft zur Generierung von Adreßsignalen verwenden.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Schaltungsanordnung möglich.

Zeichnung

Weitere Vorteile und Einzelheiten der Erfindung werden im folgenden mit einem Ausführungsbeispiel in einer Zeichnung mit Figuren näher beschrieben und erläutert. Von den Figuren zeigen:

030021/0253

- ^-- Rl.-Nr. 1876/78

Fig. 2 eine Schaltungsanordnung gemäß der Erfindung und Fig. 3 Spannungszeitdiagramme zur Erläuterung der Schaltungsanordnung .

Beschreibung der Erfindung

In der Schaltungsanordnung der Fig. 2 wird ein Datensignal D dem D-Eingang eines Registers 1 zugeführt. Es sei angenommen, daß das Datensignal D von einem Analog-Digital-Wandler zur Umwandlung eines analogen Videosignals geliefert wird. Der Analog-Digital-Wandler (nicht gezeichnet) wird mit einer Taktfrequenz f getaktet. Das digitalisierte Videosignal soll beispielsweise 8-Bit-parallel vorliegen. In diesem Fall besteht das Register 1 aus acht parallel geschalteten D-Flipflops. An einem Ausgang Q des Registers ist ein Datensignal D abnehmbar, dessen Taktfrequenz mit der Taktfrequenz f eines Systems 2 übereinstimmt. In dem vorliegenden Beispiel soll das System 2 ein digitaler Speicher zur Speicherung des Datensignals D sein. Dabei soll die Taktfrequenz f höher als die Taktfrequenz f sein. Damit das Datensignal D synchron zu der Taktfrequenz f_ des Systems 2 abgegeben wird, muß das Register 1 mit einem speziellen Taktsignal f_T . getaktet werden. Die Ablei-

Xnter

tung des speziellen Taktsignals f_T , erfolgt in einer Reihenschaltung bestehend aus einem flankengesteuerten R-S-Flipflop 3 und einem J-K-Flipflop k. Das flankengesteuerte R-S-FIiP flop 3 enthält ein J-K-Flipflop 5, dessen Ausgangssignale mit den Signalen der Taktfrequenz f und f in einem Gatternetzwerk 6 logisch verknüpft und dem Takteingang des J-K-Fläpflöps 5 zugeführt sind. Derartige R-S-Flipflops sind aus der Zeitschrift "Electronics", 6. Januar 1977, S. 106, bekannt. Der J- und der K-Eingang des J-K-Flipflops 5 liegen an einem logischen Pegel H. Bei fallenden

030021/0253

-JT- Rl.-Nr. 1876/78

Flanken des am Takteingang des J-K-Flipflops 5 liegenden Signals wechselt der logische Pegel an den Ausgängen Q und Q. Ein erneuter Wechsel des logischen Signals an den Ausgängen Q und Q kann nur bei steigenden Flanken im Signal an den Eingängen R bzw. S des R-S-Flipflops 3 erfolgen. Ist bereits ein solcher Wechsel durch eine steigende Flanke an einem der Eingänge erfolgt, so ist ein erneuter Wechsel nur beim Vorliegen einer steigenden Flanke am anderen Eingang des R-S-Flipflops 3 möglich. Bei dem dem R-S-Flipflop 3 nachgeschalteten J-K-Flipflop k liegt der J-Eingang an einem logischen Pegel H und der K-Eingang an einem logischen Pegel L. Auch bei diesem J-K-Flipflop wirkt das am Takteingang liegende Signal auf den Ausgang nur beim übergang vom logischen Pegel H auf L, das heißt bei fallenden Flanken. Bei der zuvor beschriebenen Pegelfestlegung der Eingänge J und K des J-K-Flipflops *f nimmt der Ausgang Q beim Vorliegen einer fallenden Flanke am Takteingang den logischen Pegel H an. Dieser logische Pegel läßt sich durch ein an dem Rückstelleingang R liegendes Signal der Taktfrequenz f ändern. Das am Ausgang Q des J-K-Flipflops *f abnehmbare Signal stellt das spezielle Taktsignal f,- . zur Taktung des Registers 1 dar.

Die in der Fig. 3 dargestellten Spannungszeitdiagramme dienen zur Erläuterung der Wirkungsweise der in der Fig. 2 dargestellten Schaltungsanordnung. An dem R-Eingang des R-S-Flipflops 3 möge ein Taktsignal f_ gemäß der Fig. 3a und an dem S-Eingang ein Taktsignal f gemäß der Fig. ya liegen. Ferner soll an dem D-Eingang des Registers 1 ein Datensignal D (Fig. 3c) liegen. Am Ausgang des R-S-Flipflops 3 wird ein Signal'abnehmbar sein, dessen zeitlicher Verlauf jenem in der Fig. J>a entspricht. Steigende Flanken im Taktsignal der Fig. 3a verursachen fallende Flanken im

- 5 -030021/0253

Hl.-Nr. 1876/78

Signal der Fig. 3d. Steigende Flanken im Signal der Fig. 3d werden durch steigende Flanken im Signal der Fig. ya initiert. Beim Vorliegen von fallenden Flanken im Signal f der Fig. 3d springt der logische Pegel am Ausgang Q des J-K-Flipflop k vom logischen Pegel L nach H. Eine Zurückstellung des logischen Pegels H nach L erfolgt beim Übergang des logischen Pegels von H nach L im Signal der Fig. 3a·· Bei dem in der Fig. 3e dargestellten speziellen Taktsignals f_T . ist sichergestellt, daß in Abhängigkeit der zeitlichen Lage der steigenden Flanken im Signal der Fig. 3a mit dazugehörigem Datensignal D der Fig. 3c eine steigende Flanke im Signal der Fig. 3e generiert wird, die das am D-Eingang liegende Datensignal D zum Ausgang Q durchschaltet und so ein zum Taktsignal fp synchrones Datensignal D erzeugt.

Das am Ausgang Q des J-K-Flipflops *f abgreifbare spezielle Taktsignal f, . kann in dem System 2 auch als Indikator für einen nachgeschalteten Speicher verwendet werden, um anzuzeigen, wann ein neues Datenwort im Register 1 zur Weiterverarbeitung abholbereit ist.

0 3 0 0 21/0253

Claims

Rl.-Nr. 1876/78
2.11.1978 FE/PLI/Sz/Kn

ROBERT BOSCH GMBH, 7OOO Stuttgart 1

Ansprüche

I1.)Schaltungsanordnung zur Übertragung eines digitalen Datensignals, gekennzeichnet durch ein flankengesteuertes R-S-Flipflop (3), bei welchem dem S-Eingang ein erstes Taktsignal (f,,) und dem R-Eingang ein zweites Taktsignal (f_p) zugeführt ist, ein J-K-Flipflop Cf),bei welchem der J-Eingang an einem logischen Pegel H und der K-Eingang an einem logischen Pegel L liegt, bei welchem der Takteingang mit einem Ausgang des R-S-Flipflops (3) verbunden ist und bei welchem dem Rückstelleingang das zweite Taktsignal (f„) zugeführt ist₍ und ein D-Flipflop (1), bei welchem der Takteingang mit dem Ausgang des J-K-Flipflops ik) verbunden ist, bei welchem am D-Eingang das Datensignal (D ) mit einer Taktfrequenz des ersten Taktsignals Cf ) anliegt und bei welchem am Ausgang des Datensignals (D ) mit einer Taktfrequenz des zweiten Taktsignals (f_p) abnehmbar ist.
2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch ein flankengesteuertes R-S-Flipflop (3) mit einem weiteren J-K-Flipflop (5), bei welchem der J- und der K-Eingang an einem logischen Pegel H. liegen, mit einem ersten NAND-Gatter, dessen Ausgang mit einem durch negative Flanken getriggerten Takteingang des weiteren J-K-Flipflops (5) verbunden ist, mit einem zweiten NAND-Gatter, dessen Ausgang an einem ersten

- 2-

030021/0253

- 2 - Rl.-Nr. 1876/78

Eingang des ersten NAND-Gatters angeschlossen ist, dessen einer Eingang mit dem nichtinvertierten Ausgang Q des weiteren J-K-Flipflops (5) verbunden ist und dessen anderer Eingang als R-Eingang ein erster Inverter vorgeschaltet ist, und mit einem dritten NAND-Gatter, dessen Ausgang an einem anderen Eingang des ersten NAND-Gatters angeschlossen ist, dessen einer Eingang mit dem invertierten Ausgang Q des weiteren J-K-Flipflops (5) verbunden ist und dessen anderer Eingang als S-Eingang ein zweiter Inverter vorgeschaltet ist.

3· Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur parallelen Übertragung eines Datensignals mit einer Wortlänge von η Bit η D-Flipflops vorgesehen sind, deren Takteingänge mit dem Ausgang des J-K-Flipflops (k) verbunden sind.

h. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch die Verwendung des am Ausgang des J-K-Flipflop (k) abnehmbaren Signals zur Indizierung weiterer Signalverarbeitungsschritte des vom D-Flipflop (1) abgegebenen Datensignals (D₂).

030021/0253