DE2848096B2 - Digital adding arrangement - Google Patents
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Description
Die Erfindung betrifft eine digitale Addieranordnung für die Bestimmung der Summe einer Anzahl binär kodierter Zahlen mit einem digitalen Parallelakkumulator, der eine der Bitanzahl der zu addierenden Zahlen entsprechende Anzahl Volladdierer und einen an Ausgänge der Volladdierer angeschlossenen ersten Speicher zur Speicherung der sich aus der Addition ergebenden Zwischensummen- und Zwischenübertragszahlen enthält, und mit einem Endaddierer für die Bestimmung der Summe der im ersten Speicher gespeicherten Zahlen und weiterhin mit einer Koppelschaltung für die Kopplung des Endaddierers mit dem ersten Speicher sowie mit einer Zeitsteuerschaltung für die Steuerung des digitalen Parallelakkumulators und des Endaddierers.The invention relates to a digital adding arrangement for determining the sum of a number in binary form encoded numbers with a digital parallel accumulator, which is one of the number of bits of the numbers to be added corresponding number of full adders and a first connected to outputs of the full adders Contains memory for storing the subtotal and intermediate carry numbers resulting from the addition, and with a final adder for the Determination of the sum of the numbers stored in the first memory and furthermore with a coupling circuit for coupling the final adder with the first memory and with a timing circuit for controlling the digital parallel accumulator and of the final adder.
Eine derartige digitale Addieranordnung ist aus der US-PS 30 23 962 bekannt.Such a digital adding arrangement is known from US Pat. No. 3,023,962.
Digitale Addieranordnungen werden beispielsweise in Digitalfiltern benutzt, wobei ein Ausgangskodewort als die Summe der gewichteten Werte einer Anzahl dein Filter zuzuführender binärkodierter Eingangskodewörter gebildet wird.Digital adding arrangements are used, for example, in digital filters, with an output code word is formed as the sum of the weighted values of a number of binary-coded input code words to be fed to the filter.
Bei der bekannten digitalen Addieranordnung kann die zur Bestimmung einer Anzahl von Summen benötigte Zeit sehr lang sein, weil die Bildung einer neuen Summe erst erfolgen kann, nachdem die sich aus der Addition ergebende Zwischenübertragszahl ihren Einfluß auf das Endergebnis hat ausüben können und das Endergebnis gelesen worden ist. Dies bedeutet in der Praxis, daß beispielsweise bei der VerwendungIn the known digital adding arrangement, the can be used to determine a number of sums The time required can be very long, because the formation of a new sum can only take place after the result the intermediate carry number resulting from the addition has been able to exert its influence on the end result and the end result has been read. In practice, this means that, for example, when using dieser bekannten Addieranordnung in einem Digitalfilter die Ausgangsfrequenz, d, h. die Frequenz, mit der die Ausgangskodewörter des Filters auftreten, sowohl durch die Anzahl der im Ausgangskodewort mitzugewichtenden Eingangskodewörter als auch durch die Zeit bestimmt wird, die die Übertragszahlen benötigen, um ihren Einfluß auf die Endsumme ausüben zu können.this known adding arrangement in a digital filter, the output frequency, d, h. the frequency with which the Output code words of the filter occur, both due to the number of input code words to be weighted in the output code word and due to the time is determined, which need the carry numbers in order to exert their influence on the final total can.
Der Erfindung liegt die Aufgabe zugrunde, eine Digitaladdieranordnung der eingangs erwähnten Art zu schaffen, bei der die Gesamtzeit für die Bestimmung einer Anzahl von Summen drastisch reduziert istThe invention is based on the object of providing a digital adding arrangement of the type mentioned at the beginning where the total time for determining a number of sums is drastically reduced
Die erfindungsgemäße digitale Addieranordnung ist dadurch gekennzeichnet, daß die Koppelschaltung einen an den ersten Speicher angeschlossenen Schalter mit einem ersten und einem zweiten Schaltzustand und einen an den Endaddierer angeschlossenen zweiten Speicher enthält, und daß die Zeitsteuerschaltung ebenfalls die Koppelschaltung derart steuert, daß im ersten Schaltzustand der erste Speicher mit Eingängen der Volladdierer und im zweiten Schaltzustand der erste Speicher mit dem zweiten Speicher für die Übernahme der Zwischensummen- und der Zwischenübertragzahlen gekoppelt ist.The inventive digital adding arrangement is characterized in that the coupling circuit a switch connected to the first memory and having a first and a second switching state and contains a second memory connected to the final adder, and that the timing control circuit also controls the coupling circuit in such a way that in the first switching state the first memory with inputs the full adder and, in the second switching state, the first memory with the second memory for the takeover the subtotal and intermediate carry numbers is coupled.
Bei der Verwendung der erfindungsgemäßen digitalen Addieranordnung in einem Digitalfilter wird erreicht, daß die Ausgangsfrequenz des Digitalfilters ausreicht, daß die Ausgangsfrequenz des Digitalfilters ausschließlich entweder durch die Zeit für die Bestimmung der Zwischensumme der zur gewichtenden Eingangskodewörter oder durch die für die Verarbeitung der Übertragszahlen in dem Endergebnis erforderliche Zeit in Abhängigkeit davon, welche der zwei Zeiten am größten ist, bestimmt wird.When using the digital adding arrangement according to the invention in a digital filter achieves that the output frequency of the digital filter is sufficient that the output frequency of the digital filter exclusively either by the time for determining the subtotal to be weighted Input codewords or the time required to process the carry numbers in the final result, depending on which of the two Times is greatest is determined.
Ausführungsbeispiele der erfindungsgemäßen digitalen Addieranordung werden nachstehend an Hand der Zeichnung näher erläutert. Es zeigtEmbodiments of the digital adding arrangement according to the invention are described below with reference to the Drawing explained in more detail. It shows
Fig. 1 eine digitale Addieranordnung nach dem Stand der Technik,1 shows a digital adding arrangement according to the prior art,
F i g. 2 ein erstes AusführungsL jicpiel der erfindungsgemäßen digitalen Addieranordnung, bei dem der Endaddierer als Serienaddierer tusgeführt ist,F i g. 2, a first AusführungsL ji c Piel the digital adder device according to the invention, wherein the final adder is tusgeführt as Serienaddierer,
Fig. 3 einige Zeitdiagramme zur Erläuterung der Wirkung der Anordnung nach F i g. 1 und F i g. 2,3 shows some timing diagrams to explain the effect of the arrangement according to FIG. 1 and F i g. 2,
Fig.4 ein zweites Ausführungsbeispiel der erfindungsgemäßen digitalen Addieranordnung, bei dem als Endaddierer ein Paralleladdierer verwendet ist,4 shows a second embodiment of the digital adding arrangement according to the invention, in which as Final adder a parallel adder is used,
Fig. 5 ein Digitalfilter mit einer erfindungsgemäßen digitalen Addieranordnung.5 shows a digital filter with one according to the invention digital adding arrangement.
Es sei bemerkt, daß die in der Zeichnung dargestellten digitalen Addieranordnungen aus einer Anzahl Addierer aufgebaut sind, die mit je einem einziffrigen Bezugszeichen versehen sind. Die Addierer sind mit Ein- und Ausgängen versehen, die durch zweiziffrige Bezugszeichen bezeichnet sind, deren erste Ziffer gleich dem Bezugszeichen des zugeordneten Addierers ist und deren zweite Ziffer angibt, ob es sich um einen Ein- oder um einen Ausgang handelt. Die Eingänge werden durch eine zweite Ziffer gleich 1,2 oder 3 gekennzeichnet und die Ausgänge führen als zweite Ziffer eine 4 oder eine 5. ι Die mit den Addierern gekoppelten Elemente sind ebenfalls mit aus zwei Ziffern bestehenden Bezugszeichen bezeichnet, wobei die erste Ziffer gleich dem Bezugszeichen des zugeordneten Addierers ist. Wenn in nachstehender Beschreibung auf eine Gruppe von Eini oder Ausgängen oder auf eine Menge Elemente verwiesen wird, werden Gruppenbezugszeichen benutzt, die aus einer Buchstabenzifferkombination bestehen. Beispielsweise wird mit X1 die Eingangsgrup-It should be noted that the digital adding arrangements shown in the drawing are made up of a number of adders, each of which is provided with a single-digit reference number. The adders are provided with inputs and outputs which are identified by two-digit reference numerals, the first digit of which is the same as the reference numeral of the assigned adder and the second digit of which indicates whether it is an input or an output. The inputs are identified by a second digit equal to 1, 2 or 3 and the outputs have a 4 or 5 as the second digit Reference number of the assigned adder is. If in the following description a reference is made to a group of inputs or outputs or to a number of elements, group reference symbols are used which consist of a combination of letters and digits. For example, with X 1 the input group
pe bezeichnet, die als zweite Ziffer des Bezugszeichens der betreffenden Eingänge die Ziffer 1 führen.pe referred to as the second digit of the reference number of the relevant entrances carry the number 1.
Die bekannte digitale Addieranordnung nach F i g. 1 ist für die Bestimmung der Summe einer Anzahl aus vier Bits bestehender, binär kodierter Zahlen eingerichtet und enthält dazu einen digitalen Parallelakkumulator 70 mit vier Volladdierern 1, 2, 3 und 4. Die Bits mit aufeinanderfolgend größerem Gewicht werden durch Eingabeeinrichtungen 16, 26, 36 bzw. 46 (nachstehend gemeinsam mit ΑΓ6 bezeichnet) den Eingängen 12, 22, 32 bzw. 42 (weiter gemeinsam mit X2 bezeichnet) zugeführt Mit den Ausgängen 14, 24, 34 und 44 (X4) sind Speicherelemente 17, 27, 37 und 47 (X 7) und mit den Ausgängen 15,25 und 35 (X5) sind Speicherelemen te 18,28 und 38 (X8) verbunden, die je ein Bit speichern können. Die Speicherelemente Xl und X% bilden zusammen den ersten Speicher 10 und sind mit den Eingängen 11, 21, 31 und 41 (XX) bzw. mit den Eingängen 23, 33 und 43 (X3) der Volladdierer 1, 2, 3 und 4 derart verbunden, daß die Bits der im ersten Speicher 10 gespeicherten Zahlen von den Voüaddierern 1, 2, 3 und 4 zu den Bits der nächste-:, von den Eingabezurichtungen X6 den Eingängen X 2 zuzuführenden Zahl addiert werden. The known digital adding arrangement according to FIG. 1 is set up for determining the sum of a number of binary coded numbers consisting of four bits and contains a digital parallel accumulator 70 with four full adders 1, 2, 3 and 4 for this purpose or 46 (hereinafter jointly referred to as ΑΓ6) to the inputs 12, 22, 32 and 42 (further jointly referred to as X2 ). With the outputs 14, 24, 34 and 44 (X 4) are storage elements 17, 27, 37 and 47 (X 7) and with the outputs 15, 25 and 35 (X 5) are memory elements te 18, 28 and 38 (X 8) connected, each of which can store a bit. The memory elements Xl and X% together form the first memory 10 and are like this with the inputs 11, 21, 31 and 41 (XX) or with the inputs 23, 33 and 43 (X3) of the full adders 1, 2, 3 and 4 connected that the bits of the numbers stored in the first memory 10 by the prepackers 1, 2, 3 and 4 are added to the bits of the next number to be fed to the inputs X 2 by the input devices X6.
Nachdem die letzte Zahl der Zahlenfolge, deren Summe bestimmt werden muß, den Eingängen X2 zugeführt worden ist und zu einem Ergebnis, d. h. zu einer Zwischensumme- und einer Zwischenübertragszahl, im ersten Speicher 10 geführt hat, wird durch einen über eine Koppelschaltung 40, die hier nur aus galvanischen Verbindungen besteht, mit dem ersten Speicher verbundenen Endaddierer 20 die Endsumme der in den Speicherelementen X7 und X8 gespeicherten Zahlen bestimmt. Der Endaddierer 20 enthält dazu einen Volladdierer 5 mit einem ersten Eingang 51, dem nacheinander die Bits der in den Speicherelementen X 7 gespeicherten Zwischensummenzahl zugeführt werden, mit einem zweiten Eingang 52, dem über ein Verzögerungselement 56 nacheinander die Bits der in den Speiet :relementen X8 gespeicherten Zwischenübertragungszahl zugeführt werden, und mit einem dritten Eingang 53, dem über ein Verzögerungselement 58 das am Ausgang 55 auftretende, sich aus der Addition ergebende Übertragbit zugeführt wird. Die am Ausgang 54 des Volladdierers 5 auftretenden Bits werden in die Speicherelemente 57-1, 57-2, 57 3 und 57-4 (57-X) eingeschrieben und bilden dort die Endsumme. Der Verlauf des oben beschriebenen Additionsverfahrens erfolgt unter der Steuerung einer Zeitsteuerschaltung 30, die auf bekannte Wrise Steuersignale a, b, c, c/und e erzeugt und sie den mit a, b, c, d und e bezeichneten Steuereirgängen des Akkumulators und des Endaddierers zuführt.After the last number of the number sequence, the sum of which has to be determined, has been fed to the inputs X2 and has led to a result, that is to say to an intermediate sum and an intermediate carry number, in the first memory 10, a coupling circuit 40, which is shown here consists only of galvanic connections, the final adder 20 connected to the first memory determines the final sum of the numbers stored in the memory elements X7 and X8. The final adder 20 includes to a full adder 5 to a first input 51, the successively the bits of the 7 stored subtotal number are fed into the memory elements of X, to a second input 52, via a delay element 56 in succession the bits in the vomit: relementen X 8 stored intermediate transmission number are supplied, and with a third input 53, which is supplied via a delay element 58 with the carry bit occurring at the output 55 and resulting from the addition. The bits appearing at the output 54 of the full adder 5 are written into the memory elements 57-1, 57-2, 57 3 and 57-4 (57-X) and form the final sum there. The course of the addition process described above takes place under the control of a time control circuit 30, which generates control signals a, b, c, c / and e in response to known Wrise and sends them to the control circuits of the accumulator and the end adder designated with a, b, c, d and e feeds.
Es sei bemerkt, daß dem Eingang 13 des Volladdierers 1 stets eine logische »0« zugeführt werden muß und daß am Ausgang 45 des Volladdierers 4 normalerweise eine logische »0« auftritt, außer wenn die zu bestimmende Summe durch eine aus vier Bits bestehende Zahl dargestellt werden kann (»overflow«), in welchem Fall am Ausgang 45 eine logische»!« auftritt.It should be noted that a logical "0" must always be fed to input 13 of full adder 1 and that a logical "0" normally occurs at output 45 of full adder 4, unless the sum to be determined is represented by a number consisting of four bits can be ("overflow"), in which case a logical "!" occurs at output 45.
Die Wirkung der an Hand der Fig. I beschriebenen bekannten digitalen Addieranordnung wird nachstehend mit Hilfe eines Zahlenbeispiels näher erläutert. Dabei wird die in der Tabelle I dargestellte boolesche Verknüpfungstafel für einen Volladdierer benutzt. In dieser Tabelle sind für die Bezeichnung der Ein- und Ausgänge des VolladHierers die zum Volladdierer 1 gehörenden Bezugszeichen erwähnt.The effect of the described with reference to FIG known digital adding arrangement is explained in more detail below with the aid of a numerical example. The Boolean link table shown in Table I is used for a full adder. In In this table, for the designation of the inputs and outputs of the full loader, those for the full adder 1 belonging reference numerals mentioned.
1212th
1414th
0 0 I 10 0 I. 1
0 0 1 I0 0 1 I.
0 10 1
0
10
1
0
10
1
0
I0
I.
0 10 1
0 10 1
0 00 0
Die bei der Bestimmung der Summe der Zahlen 2+1 + 1+4 = 8 The in determining the sum of the numbers 2 + 1 + 1 + 4 = 8
oder in binär kodierter Formor in binary coded form
0010+0001+0001+0100=10000010 + 0001 + 0001 + 0100 = 1000
2" nacheinander an den verschiedenen Ein- und Ausgängen der Addierer 1, 2, 3 und 4 auftretenden Binärwerte sind in der Tabelle 2 schematisch dargestellt.2 "one after the other at the various inputs and outputs The binary values occurring in the adders 1, 2, 3 and 4 are shown schematically in Table 2.
44th
o" 0
O"
44th
lOrtset/unelOrtset / une
0 00 0
°- 0 ° - 0
0_0_
0
ι0
ι
0 00 0
Ml /11 HlMl / 11 St.
/12 /12/ 12/12
/13 /13/ 13/13
/13 i\A /U / 13 i \ A / U
/15 /15 /15 /16 /16/ 15/15/15/16/16
Die Buchstabenkombination pq in der Tabelle 2 gibt die Bezugszeichen der Ein- und Ausgänge an, und der Buchstabe f bezeichnet, mit dem Index 1, 2 usw., die aufeinanderfolgenden Zeitpunkte, zu denen eine Änderung der Ein- und Ausgangssignale erfolgt. So ist zum Zeitpunkt /1 an den Eingängen Xi die Zahl 0000, an den Eingängen X2 die Zahl 0010, an den Eingängen X3 die Zahl 000 und am Eingang 13 eine logische 0 vorhanden.The letter combination pq in Table 2 indicates the reference numerals of the inputs and outputs, and the letter f designates, with the index 1, 2, etc., the successive times at which the input and output signals are changed. At time / 1, the number 0000 is present at the inputs Xi , the number 0010 at the inputs X2 , the number 000 at the inputs X3 and a logical 0 at the input 13.
Die Volladdierer 1,2,3 und 4 erzeugen zum Zeitpunkt f2 an den Ausgängen X4 die Summe 0010 dieser Zahlen und an den Ausgängen X5 den sich aus der Addition der Zahlen ergebenden Übertrag 000, während am Ausgang 45 dabei auch eine 0 erscheint. Die Summe 0010 erreicht über die Speicherelemente X7 zum Zeitpunkt f3 die Eingänge Xi, während ebenfalls zum Zeitpunkt /3 der Übertrag 000 über die Speicherelemente X 8 den Eingängen X3 und eine logische 0 dem Eingang 13 zugeführt werden. Zum Zeitpunkt /3 wird außerdem die Zahl 0001 von den Eingabeeinrichtungen X6 den Eingängen X 2 zugeführt. The full adders 1, 2, 3 and 4 generate the sum 0010 of these numbers at the outputs X 4 at the time f2 and the carry 000 resulting from the addition of the numbers at the outputs X5 , while a 0 also appears at the output 45. 0010 The sum reached by the storage elements X7 at time f3, the inputs Xi, while also 3, the carry 000 via the memory elements X 8 inputs X3 and a logical 0 to the input 13 are supplied to the time /. At the time / 3, the number 0001 is also fed from the input devices X6 to the inputs X 2.
Dieser Vorgang geht weiter, bis alle Zahlen, deren Summe bestimmt werden muß, zu einer Zwischensummenzahl 0100 und zu einer Zwischenübertragszahl 010 verarbeitet worden sind. Diese Zahlen sind vom Zeitpunkt /8 an im ersten Speicher 10 verfügbar und werden anschließend im Endaddierer 20 summiert, der als Serienaddierer ausgeführt ist und bei dem am Ausgang 54 nacheinander in der Reihenfolge vom niedrigstwertigen zum höchstwertigen Bit die Bits der Endsumme auftreten.This process continues until all of the numbers that need to be summed become a subtotal number 0100 and have been processed to an intermediate carry number 010. These numbers are from Time / 8 an available in the first memory 10 and are then added up in the final adder 20, the is designed as a series adder and in which at the output 54 one after the other in the order of the bits of the final sum occur from the least significant to the most significant bit.
Die Summierung im Endaddierer 20 ist in der Tabelle 3 schematisch dargestelltThe summation in the final adder 20 is shown schematically in Table 3
Die Endsumme ist also 1000, die die binär kodierte Zahl ist, deren Bits nacheinander zu den Zeitpunkten 116, 114, f 12 und 110 am Ausgang auftreten, der mit pq = 54 bezeichnet istThe total is therefore 1000, which is the binary coded number whose bits appear one after the other at the times 1 16, 1 14, f 12 and 1 10 at the output, which is denoted by pq = 54
Wenn nunmehr mit der bekannten digitalen Addieranordnung nach F i g. 1 nacheinander Summen verschiedener Zahlenfolgen bestimmt werden müssen, kann erstIf now with the known digital adding arrangement according to FIG. 1 successive sums of different Number sequences have to be determined can only
die Bildung einer neuen Summe angefangen werden, nachdem die vorangehende Endsumme berechnet worden ist. Das bedeutet, daß im gegebenen Beispiel erst zu einem nach dem Zeitpunkt 116 liegenden Zeitpunkt den Eingängen X 2 eine neue Zahl zugeführt werden kann, so daß die Gesamtzeit für die Bestimmung einer Anzahl von Summen sehr lang istthe formation of a new total can be started after the previous total has been calculated. That is, in the example given the inputs X, a new number can be supplied until a date after the time point 1 16 time 2, so that the total time for the determination of a number of sums is very long
Das in Fig.2 dargestellte Ausfuhrungsbeispiel der digitalen Addieranordnung nach der Erfindung unterscheidet sich von der bekannten digitalen Addieranordnung nach F i g. 1 darin, daß die Koppelschaltung 40 einen an den ersten Speicher 10 angeschlossenen Schalter 50 mit einem ersten und einem zweiten Schaltzustand und einen an den Endaddierer 20 angeschlossenen zweiten Speicher 60 enthält, und daß die Zeitsteuerschaltung 30 ebenfalls die Koppelschaltung 40 derart steuert, daß im ersten Schaltzustand der erste Speicher 10 mit Eingängen Xi und X3 der Volladdierer 1,2,3 und 4 und im zweiten Schaltzustand der erste Speicher 10 mit dem zweiten Speicher 60 für die Übernahme der Zwischensummen- und der Zwischenübertragungszahlen gekoppelt wird.The exemplary embodiment of the digital adding arrangement according to the invention shown in FIG. 2 differs from the known digital adding arrangement according to FIG. 1 in that the coupling circuit 40 contains a switch 50 connected to the first memory 10 with a first and a second switching state and a second memory 60 connected to the final adder 20, and that the timing control circuit 30 also controls the coupling circuit 40 such that in the first Switching state the first memory 10 with inputs Xi and X3 of the full adders 1,2,3 and 4 and in the second switching state the first memory 10 is coupled to the second memory 60 for the transfer of the subtotal and the intermediate transfer numbers.
Die digitale Addieranordnung nach F i g. 2 enthält weiterhin gleich wie die bekannte Anordnung nach Fig. 1 einen digitalen Parallelakkumulator 70, einen Endaddierer 20 und eine Zeitsteuerschaltung 30.The digital adding arrangement according to FIG. 2 also contains the same as the known arrangement according to 1 shows a digital parallel accumulator 70, a final adder 20 and a timing control circuit 30.
Wenn sich der Schalter 50 im ersten Schaltzustand befindet, kann die Wirkung des Parallelakkumulators 70 schematisch wie an Hand der Tabelle 2 für die bekannte Anordnung bei der Addition von 2+1 + 1+4 beschrieben werden. Nachdem zu einem nach dem Zeitpunkt <8 fallenden Zeitpunkt der Schalter 50 mit Hilfe eines von der Zeitsteuerschaltung 30 erzeugten Steuersignals vom ersten in den zweiten Schaltzustand gebracht worden ist, werden die Zwischensummenzahl 0100 und die Zwischenübertragungszahl 010 in die Speicherelemente 57-5, 57-6, 57-7 und 57-8 (57- Y) bzw. in die Speicherelemente 56-1, 56-2 und 56-3 (56- Y) übernommen, die zusammen den zweiten Speicher 60 bilden. Anschließend wird der Schalter 50 in den ersten Schaltzustand zurückgeführt und kann eine neue Zahlenfolge den Eingängen X 2 zugeführt werden.When the switch 50 is in the first switching state, the effect of the parallel accumulator 70 can be described schematically as in Table 2 for the known arrangement with the addition of 2 + 1 + 1 + 4. After the switch 50 has been switched from the first to the second switching state with the aid of a control signal generated by the timing control circuit 30 at a time falling after the time <8, the subtotal number 0100 and the intermediate transmission number 010 are stored in the memory elements 57-5, 57-6 , 57-7 and 57-8 (57- Y) or in the memory elements 56-1, 56-2 and 56-3 (56- Y) , which together form the second memory 60. The switch 50 is then returned to the first switching state and a new sequence of numbers can be fed to the inputs X 2.
Die Verarbeitung dieser neuen Zahlenfolge zu einer neuen Zwischensumme und einer neuen Zwischenübertragungszahl verläuft dabei wie in Tabelle 2 für die Bestimmung von 2+1 + 1+4 angegeben, während unabhängig davon gleichzeitig im Endaddierer 20 die Verarbeitung der ersten Zwischensummen und der ersten Zwischenübertragungszahl zur ersten Endsumme wie in der Tabelle 3 angegeben erfolgtThe processing of this new sequence of numbers into a new subtotal and a new intermediate transfer number runs as indicated in Table 2 for the determination of 2 + 1 + 1 + 4, while regardless of this, at the same time in the final adder 20 the processing of the first subtotals and the first intermediate transfer number to the first total as indicated in Table 3 takes place
Es sei noch bemerkt, daß die Verwendung des Verzögerungselements 56 auf verschiedene Weisen vermieden werden kann, beispielsweise indem das niedrigstwertige Bit der in den Speicherelementen 57- V gespeicherten Zwischensummenzahl, d.h. das im Speicherelement 57-5 gespeicherte Bit dem Speicherelement 57-4 direkt zugeführt wird.It should also be noted that the delay element 56 can be used in various ways can be avoided, for example by changing the least significant bit of the memory elements 57-V stored subtotal number, i.e. the bit stored in storage element 57-5 to the storage element 57-4 is fed directly.
In Fig.3 sind einige Zeitdiagramme für die Erläuterung der Wirkung der Rechner nach F i g. 1 und F i g. 2 dargestellt Das in F i g. 3A dargestellte Zeitdiagramm bezieht sich auf die in F i g. 1 dargestellten bekannte digitale Addieranordnung und das Zeitdiagramm in Fig.3B betrifft die in Fig.2 dargestellte digitale Addieranordnung nach der Erfindung.In FIG. 3 there are some timing diagrams for explaining the effect of the computers according to FIG. 1 and F i g. The illustrated in FIG. 3A relates to the timing diagram shown in FIG. 1 shown known digital adding arrangement and the timing diagram in Fig.3B relates to that shown in Fig.2 digital adding arrangement according to the invention.
Die mit 1» 2, usw. bezeichneten Pfeile symbolisierer stets das Zuführen einer Anzahl von Zahlen, derer Summe bestimmt werden muß, und die mit lo, 2o usw bezeichneten Pfeilen symbolisieren das VerfügbarwerThe arrows labeled 1 »2, etc. symbolize always the supply of a number of numbers, the sum of which must be determined, and those with lo, 2o, etc. marked arrows symbolize the availability
den der zu einer bestimmten Zahlenfolge gehörenden Endsumme.that of the total belonging to a certain number sequence.
Ausgehend von oer in der Tabelle 2 und der Tabelle 3 angegebenen Addition von vier Zahlen mit je vier Bits bedeutet dies, daß im Falle nach Fig.3A die erste Zahlenfolge zwischen den Zeitpunkzen ti und 18 zugefüVt wird und daß die erste Endsumme zwischen den Zeitpunkten (9 und M6 verfügbar ist, die zweite Zahlenfolge kann dabei zwischen den Zeitpunkten M 7 und /24 zugeführt werden, wonach zwischen den Zeitpunkten /25 und /32 die zweite Endsumme verfügbar wird.Starting from oer in Table 2 and Table 3, the addition of four numbers, each with four bits indicated, this means that in the case according to Figure 3A, the first number sequence between the Zeitpunkzen ti and zugefüVt 18 and that the first final sum between the times ( 9 and M6 is available, the second sequence of numbers can be supplied between times M 7 and / 24, after which the second total is available between times / 25 and / 32.
Dagegen wird im Falle nach Fig.3B gleichzeitig mit dem Verfügbarwerden der ersten Endsumme zwischen den Zeitpunkten /9 und /16 eine zweite Zahlenfolge zugeführt. Die schraffierten Pfeile in Fig. 3b geben an, daß zwischen den Zeitpunkten M8 und f9 die (JuCiTiStiMlc ucf Zw'iSCiicfiäürfirricri üfiu ZwtSunciiüücitragungszahlen in den zweiten Speicher erfolgen.In contrast, in the case according to FIG. 3B, a second sequence of numbers is supplied at the same time as the first final sum becomes available between the times / 9 and / 16. The hatched arrows in Fig. 3b indicate that between the times M8 and f9 the (JuCiTiStiMlc ucf Zw'iSCiicfiäürirricri üfiu ZwtSunciiüüci transmission numbers take place in the second memory.
Aus F i g. 3 ist klar ersichtlich, daß mit der digitalen Addieranordnung nach der Erfindung eine drastische Reduktion der für die Berechnung einer Anzahl von Endsummen insgesamt benötigte Zeit erreicht werden kann.From Fig. 3 it can be clearly seen that with the digital adding arrangement according to the invention a drastic one Reduction of the total time required to calculate a number of grand totals can be achieved can.
In F i g. 4 ist ein zweites Ausführungsbeispiel einer digitalen Addieranordnung nach der Erfindung dargestellt, die wie das Ausführungsbeispiel nach Fig.2 mit einem digitalen Parallelakkumulator 70, einer Zeitsteuerschaltung 30, einem Schalter 50, einen zweiten Speiche: 60 und einen Endaddierer 20 versehen ist Der zweite Speicher 60 wird dabei durch die Speicherelemente 67, 77, 87 und 97 (Yl) für die Speicherung der Zwischensummenzahl und durch die Speicherelemente 68, 78 und 88 (YS) für die Speicherung der Zwischenübertragungszahl gebildet. Bei diesem Ausführungsbeispiel ist der Endaddierer 20 jedoch als Paralleladdierer mit den Haibaddierern 6, 7, 8 und 9 ausgeführt. Außerdem werden die Speicherelemente Yl nicht nur für die Speicherung der Zwischensummenzahl benutzt, sondern es wird darin auch die Endsumme gespeichert. Die Wirkung des Ausführungsbeispiels nach F i g. 4 kann wiederum an Hand eines Zahlenbeispiels erläutert werden, wobei das bereits früher in bezug auf die F i g. 1 und 2 benutzte Beispiel, und zwar die AdditionIn Fig. 4 shows a second exemplary embodiment of a digital adding arrangement according to the invention which, like the exemplary embodiment according to FIG is formed by the storage elements 67, 77, 87 and 97 (Yl) for storing the intermediate total number and by the storage elements 68, 78 and 88 (YS) for storing the intermediate transmission number. In this exemplary embodiment, however, the final adder 20 is designed as a parallel adder with the half adders 6, 7, 8 and 9. In addition, the storage elements Yl are not only used for storing the subtotal number, but the final total is also stored therein. The effect of the embodiment according to FIG. 4 can again be explained on the basis of a numerical example, this being said earlier in relation to FIGS. 1 and 2 used example, namely the addition
2+1 + 1+4 = 8,2 + 1 + 1 + 4 = 8,
in der Tabelle 4 dargestellt worden ist, 'im anzugeben, wie die Verarbeitung der Zwischensummenzahl 0100 und der Zwischenübertragszahl 010 zur Endsumme erfolgthas been shown in Table 4, 'to indicate such as the processing of the subtotal number 0100 and the intermediate carryover number 010 to the final total he follows
ρ = 9 ρ = 9
c» sci UCIIiCi κι, uau uie in uer /.eicnnung dargestellten Speicherelemente bei der Verwendung dynamischer 4-Phasen-MOS-LSI-TechnoIogie für die Verwirklichung der Voll- und der Halbaddierer durch geringe Kapazitäten gebildet werden, die vorwiegend aus den Streukapazitäten der inneren Verdrahtung bestehen. c »sci UCIIiCi κι, uau uie in uer /.eicnnung shown storage elements when using dynamic 4-phase MOS-LSI technology for the realization of the full and half adders are formed by low capacitances, which are mainly from the stray capacitances of the inner Wiring exist.
In F i g. 5 ist schematisch ein Digitalfilter dargestellt, in dem die erfindungsgemäße Digitalanordnung verwendet ist. Das Digitalfilter enthält ein erstes ringgekoppeltes Schieberegister 100 mit einem Eingang 101, dem mit einer Eingangsabtastfrequenz f, auftretende Eingangskodewörter Xi zugeführt werden, die in einem Multiplizierer 102 mit Gewichtsfaktoren G multipliziert werden, die in einem zweiten ringgekoppelten Schieberegister 103 gespeichert sind. Für die Bestimmung eines Ausgangskodeworts Yn muß die SummeIn Fig. 5, a digital filter is shown schematically in which the digital arrangement according to the invention is used. The digital filter contains a first ring-coupled shift register 100 with an input 101, to which input code words Xi occurring at an input sampling frequency f, are fed, which are multiplied in a multiplier 102 by weighting factors G which are stored in a second ring-coupled shift register 103. To determine an output code word Y n , the sum
N- I N- I
= Σ C,Xm-, = Σ C, X m -,
ι = 0ι = 0
bestimmt werden. Die Ausgangskodewörter Yn müssen mit einer Ausgangsfrequenz fu auftreten und dazu wird in der digitalen Addieranordnung 104 einmal pro Ausgangsperiode \lfu die Summeto be determined. The output code words Y n must occur with an output frequency f u and for this purpose the sum is once per output period \ lf u in the digital adding arrangement 104
N- 1 N- 1
bestimmt Durch einen Schrägstrich in den Verbindungsleitungen zwischen den verschiedenen Elementen wird angegeben, daß die Bits, aus denen die Kodewörter bestenen, parallel verarbeitet werden.determined by a slash in the connecting lines between the various elements it is indicated that the bits of which the code words consist are processed in parallel.
Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings
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