DE1524177C - Multiplication device for partially parallel multiplication of binary factors - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Multiplikationseinrichtung zur teilweise parallelen Multiplikation binärer Faktoren mit Multiplikanden-Vervielfachungs-Schaltungen, die aus nacheinanderThe present invention relates to a partially parallel multiplier Multiplication of binary factors with multiplicand-multiplying circuits that come off one after the other

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zugeführten Gruppen von je ρ Multiplikanden-Ziffern den, wenn Faktoren mit großer Stellenzahl, z. B. Vielfache zu von diesen Gruppen dargestellten Operanden mit doppelter Genauigkeit, zu verarbeiten Werten bilden, mit einem in Abschnitte unterteilten sind. Der dafür zu zahlende Preis besteht jedoch in Addierwerk, in dem jeder Abschnitt zur parallelen einer Verlängreung der Operationszeit und in einer Akkumulation des Vielfachen einer Multiplikanden- 5 Erhöhung des Steuer- oder Programmierungsauf-Zifferngruppe geeignet ist, mit den Eingängen der wandes.supplied groups of ρ multiplicand digits each, if factors with a large number of digits, z. B. Multiples of operands represented by these groups with double precision, to be processed form values, with one divided into sections. The price to be paid for this, however, consists in an adder, in which each section is suitable for parallel lengthening of the operating time and in an accumulation of the multiple of a multiplicand increase in the control or programming to digit group, with the inputs of the wall.

Abschnitte zugeordneten Selektorschaltungen, von Obwohl diese Multiplikations-Einrichtungen er-Selector circuits associated with sections, although these multiplication devices

denen jede mit allen Ausgängen der Vervielfachungs- heblich schneller arbeiten als reine Serien-Multipli-each of which with all outputs of the multiplier work considerably faster than pure series multipliers

Schaltungen verbunden ist und von einer zugeord- zierwerke, bei denen jeweils eine MultiplikatorzifferCircuits is connected and assigned by one, each of which has a multiplier digit

neten Gruppe mehrerer parallel wirksamer Gruppen io mit allen Multiplikandenziffern multipliziert wird, hatneten group of several parallel effective groups io is multiplied by all multiplicand digits

zu je r Multiplikanden-Bits entsprechend einem von es sich insbesondere für die Verarbeitung von Fak-for each r multiplicand bits corresponding to one of them, in particular for the processing of fac-

dieser Gruppe dargestellten Wert für einen Durchlaß toren mit großen Stellenzahlen (z. B. 100 und mehr)value shown in this group for a gate with large numbers of digits (e.g. 100 and more)

eines bestimmten Vielfachen gesteuert wird, sowie in Hochleistungs-Rechenanlagen als wünschenswertof a certain multiple is controlled, as well as in high-performance computing systems as desirable

mit einer Einrichtung zur Verschiebung der in den gezeigt, die Multiplikationszeit weiter zu verkürzen.with means for shifting the one shown in FIG. 4 to further shorten the multiplication time.

Addierwerkabschnitten akkumulierten Teilprodukte 15 Es sind auch bereits Überlegungen angestellt wor-Adder sections accumulated partial products 15 Considerations have already been made.

zum nächsten Addierwerkabschnitt nach Verarbei- den, eine Multiplikationseinrichtung zu bauen, dieto the next adder section after processing to build a multiplier which

tung einer jeden Multiplikanden-Zifferngruppe, wobei vollständig parallel arbeitet, bei der also das Produktprocessing of each multiplicand group of digits, which works completely in parallel, i.e. the product

die Anzahl der Multiplikanden-Zifferngruppen in in einem einzigen Schritt gebildet wird (z. B. »Digi-the number of multiplicand digit groups is formed in a single step (e.g. »Digi-

wenigstens zwei aneinander anschließende Bereiche tale Rechenanlagen« von A. P. Speiser, Berlin,at least two adjoining areas of computer systems «by A. P. Speiser, Berlin,

unterteilt ist. 20 1961, S. 199, 200). Diese Einrichtungen erfordern je-is divided. 20 1961, pp. 199, 200). These facilities each require

Derartige eine Multiplikation teilweise parallel und doch einen außerordentlichen hohen Aufwand, der teilweise serial ausführende Multiplizierwerke sind insbesondere in der hohen Zahl Addierwerke zum bekannt, wie beispielsweise das Buch von· Ausdruck kommt, die zur schnellen Addition der par-R.K. Richards, »Arithmetic Operations in Digital allel gebildeten Teilprodukte benötigt werden. Die Computers«, Princeton, USA, 1955, S. 156 bis 161, 25 Zahl dieser Addierwerke wächst mit dem Quadrat zeigt. Sie arbeiten in der Weise, daß sowohl der der Faktoren-Stellenzahl, so daß bei Faktoren, die Multiplikand als auch der Multiplikator in Bitgrup- viele Stellen aufweisen, ein in den meisten Fällen pen unterteilt wird, wobei für die Steuerung der nicht mehr vertreibbarer Aufwand entsteht.
Multiplikation jeweils diejenigen Werte maßgebend Aufgabe vorliegender Erfindung ist es, eine Multisind, die von diesen Bitgruppen dargestellt werden. 30 plikationseinrichtung anzugeben, die in einem höhe-Für jeweils eine Multiplikanden-Zifferngruppe wer- ren Grade parallel arbeitet als das oben erläuterte den mehrere Vielfache, z.B. die sieben Vielfachen Parallel-Serien-Multiplizierwerk und daher eine von 1 bis 7, gebildet, die parallel zu den Teilpro- höhe Arbeitsgeschwindigkeit als dieses besitzt, bei dukt-Selektorschaltungen geführt werden. An den der jedoch der übermäßig hohe Aufwand reiner Par-Ausgang jeder dieser Selektorschaltungen ist eine 35 allel-Multiplizierwerke vermieden wird. Bei einer Addierwerkstufe angeschlossen, die so viele Voll- Multiplikationseinrichtung der eingangs erläuterten addierer aufweist, wie eine Multiplikanden-Ziffern- Art wird dies dadurch erreicht, daß für jeden Bereich gruppe Bits umfaßt. Jede Selektor-Schaltung und (A, B) der Multiplikanden-Zifferngruppen eine sepadamit auch jede Addierwerkstufe ist in ansteigender rate Vervielfachungsschaltung vorgesehen ist, denen Stellenordnung einer Multiplikator-Zifferngruppe zu- 40 je eine Multiplikanden-Zifferngruppe parallel zugegeordnet. Die Selektorschaltung wird entsprechend führt wird, daß für jede der Vervielfachungsschaltundem Wert, den die Bitkombination dieser Multipli- gen ein in Abschnitte unterteiltes Addierwerk vorgekatorgruppe darstellt, zur Übertragung eines be- sehen ist, dessen zugeordnete Selektorschaltungen mit stimmten der Multiplikanden-Vielfachen zur be- in der Stellenfolge gleichgeordneten Selektorschaltreffenden Addierwerkstufe gesteuert, die dieses Viel- 45 tungen in den Eingängen des anderen Addierwerkes fache als Teilprodukt akkumuliert. Jede der verviel- zueinander parallel von der gleichen Multiplikatorfachten Multiplikanden-Gruppen wird somit parallel Zifferngruppe gesteuert werden, daß ein niedrigmit dem gesamten Multiplikator multipliziert. Die stelliger Teil des höherstelligen Addierwerkes mit Multiklikanden-Gruppen werden nacheinander, also dem Eingang des niedrigstelligen Addierwerkes verserial den Vervielfachungs-Schaltungen zugeführt, 50 bunden ist und diesem nach Abschluß der Teilwobei mit jeder Zuführung der Inhalt des Addier- produktakkumulation diejenige Teilsumme zuführt, Werkes um eine Addierwerkstufe verschoben wird, deren Wertstellen mit den vom niedrigstelligen Adso daß zu einem unter Steuerung einer Multiplikator- dierwerk verarbeiteten Wertstellen übereinstimmen, Zifferngruppe gebildeten Teilprodukt bei Verarbei- und daß mit den Ausgängen der Addierwerke ein tung der nächsten Multiplikanden-Zifferngruppe ein 55 zusätzliches Addierwerk verbunden ist, dem die in Teilprodukt akkumuliert wird, das unter Steuerung den Abschnitten der Addierwerke enthaltenen Teilder wertstellenmäßig nächst niedrigen Multiplikator- summen und Überträger zur Bildung der Endsumme Zifferngruppe entstanden ist. Dieser Prozeß wird stellengerecht zugeführt werden,
fortgesetzt, bis alle Multiplikanden-Zifferngruppen Weitere vorteilhafte Ausgestaltungen der Erfindung verarbeitet sind. 60 sind aus den Ansprüchen zu ersehen. NachfolgendSuch a multiplication partly parallel and yet an extraordinarily high effort, the partly serial executing multipliers are known in particular in the high number of adding units, as for example the book by · Expression comes, which for the fast addition of the par-RK Richards, »Arithmetic Operations in Digitally allele-formed partial products are required. Die Computers, Princeton, USA, 1955, pp. 156 to 161, 25 The number of these adding units increases with the square. They work in such a way that both the number of factors and the number of digits are subdivided into a pen in most cases for factors that have a multiplicand as well as the multiplier in bit groups arises.
Multiplication in each case those values which are decisive The object of the present invention is to find a multis which are represented by these bit groups. 30 plication device that works in a higher degree in parallel than the multiple multiples explained above, e.g. the seven multiples parallel-series multiplier and therefore one from 1 to 7, formed the parallel to the partial pro-high working speed than this possesses, in case of duct selector circuits. However, at the excessively high cost of pure par output of each of these selector circuits, a 35 allele multiplier is avoided. Connected to an adder stage which has as many full multipliers of the adders explained at the beginning as there is a multiplicand-digit type, this is achieved in that group comprises bits for each area. Each selector circuit and (A, B) of the multiplicand digit groups a sepa with each adder stage is provided in an increasing rate multiplier circuit, each of which is assigned a multiplicand digit group in parallel to each other. The selector circuit is carried out accordingly that for each of the multiplication switching and the value which the bit combination of these multiples represents an adder group subdivided into sections, one is provided for transmission whose associated selector circuits are determined by certain of the multiplicand multiples The adder stage, which is identical to the sequence of positions, is controlled by selector switching, which accumulates this multiplication times as a partial product in the inputs of the other adder. Each of the multiplicand groups multiplied by the same multiplier-fold in parallel to each other will thus be controlled in a parallel group of digits, so that a low multiplier is multiplied by the entire multiplier. The digit parts of the higher-digit adding unit with multi-client groups are fed one after the other, i.e. to the input of the lower-digit adding unit, to the multiplying circuits in a verserial manner, 50 is linked and after the completion of the part, with each addition the content of the added product accumulation feeds that partial sum, work around an adder stage is shifted, the value places of which correspond to the digit group formed by the lower-digit Adso that to a value digits processed under the control of a multiplier dierwerk, and that with the outputs of the adder a device of the next multiplicand digit group an additional adder is connected which is accumulated in the partial product that has arisen under the control of the sections of the adding units contained in the part of the next lower multiplier sums and carriers for the formation of the final sum of the digit group. This process will be carried out appropriately
continued until all multiplicand digit groups. Further advantageous embodiments of the invention have been processed. 60 can be seen from the claims. Below

Es ist bei Multiplizierwerken auch bekannt, die wird ein Ausführungsbeispiel der Erfindung an Hand gesamte Stellenzahl der Faktoren in wenigstens zwei von Zeichnungen erläutert. Es zeigt
aneinander anschließende Stellenbereiche zu unter- Fig. 1 ein Blockschaltbild der Multiplikationsteilen, die separat verarbeitet werden, wonach die einrichtung,It is also known in the case of multipliers that an exemplary embodiment of the invention is explained on the basis of the total number of digits of the factors in at least two of the drawings. It shows
adjoining digit areas to be shown below.

dabei entstandenen Teilprodukte stellengerecht ad- 65 F i g. 2 die Zusammengehörigkeit der F i g. 2 AThe resulting partial products are appropriately ad- 65 F i g. 2 the togetherness of the F i g. 2 A

diert werden (z.B. das oben angeführte Buch von bis 2J,be dated (e.g. the above book from to 2J,

Richards, S. 160, 161). Hierdurch ist es möglich, Fig. 2A bis 2J ein detailliertes BlochschaltbildRichards, pp. 160, 161). This makes it possible to show a detailed Bloch circuit diagram in FIGS. 2A to 2J

eine Erhöhung des Schaltungsaufwandes zu vermei- der Einrichtung nach F i g. 1,an increase in the circuit complexity to avoid the device according to FIG. 1,

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F i g. 3 ein detailliertes Blockschaltbild eines Selek- alle möglichen Teilprodukte in das Addierwerk eintorabschnittes, wie er von der Einrichtung nach den gegeben worden sind. Zu diesem Zeitpunkt führt die Fig. 2A bis 2J verwendet wird, Multiplikationssteuerung eine parallele ÜbertragungF i g. 3 a detailed block diagram of a Selek- all possible partial products in the adder one-gate section, as he was given by the establishment after the. At this point, the 2A to 2J is used, multiplication control a parallel transmission

F i g. 4 ein detailliertes Blockschaltbild einer Ad- des Inhalts des gesamten Addierwerkes in einen dierwerkstufe, wie sie in der Einrichtung nach den 5 Assimilator durch, wo der noch nicht endgültige Teil Fig. 2A bis 2J verwendet wird, der Summe und die zum Zeitpunkt der ÜbertragungF i g. 4 shows a detailed block diagram of an add-on of the content of the entire adder in one dierwerkstufe, as in the establishment after the 5 assimilator through, where the not yet final part Figures 2A through 2J are used, the sum and the time of transmission

F i g. 5 die Zusammengehörigkeit der F i g. 5 A im Addierwerk noch nicht verarbeiteten Überträge und 5 B, zu einer Endsumme vereinigt werden, die zusammenF i g. 5 the togetherness of the F i g. 5 A carries not yet processed in the adder and 5B, can be combined into a final total, which together

Fig. 5A und 5B ein Impulszeitdiagramm zur Er- mit dem Inhalt des vorerwähnten Teilproduktläuterung der Wirkungsweise der Einrichtung nach io Registers das Produkt der Multiplikationsoperation den F i g. 2 A bis 2 J, darstellt.FIGS. 5A and 5B show a pulse time diagram for explaining the content of the aforementioned partial product explanation the operation of the device according to io registers the product of the multiplication operation the F i g. 2 A to 2 J.

Fig. 6A und 6B Verknüpfungstabellen für die Während der Ausführung der Multiplikation wirdFIGS. 6A and 6B are link tables for the during execution of the multiplication

in der Einrichtung nach den Fig. 2A bis 2J ver- der Multiplikand nacheinander in Gruppen von wendeten Addierwerke, ρ Bits parallel mit dem Multiplikator multipliziert.In the device according to FIGS. 2A to 2J, the multiplicand is successively multiplied in groups of inverted adders, ρ bits in parallel with the multiplier.

F i g. 7 A bis 7 E Darstellungen der Wertstellen- 15 Im dargestellten Ausführungsbeispiel wird als Wert ρ Verteilung in den verschiedenen Aggregaten der Ein- die Zahl 3 verwendet, so daß eine Verarbeitung des richtung nach den Fig. 2A bis 2J zur Erläuterung Multiplikanden in Dreiergruppen erfolgt und die deren Wirkungsweise, Abschnitte des Addierwerkes aus AddierwerkstufenF i g. 7 A to 7 E representations of the value points 15 In the illustrated embodiment, the number 3 is used as the value ρ distribution in the various aggregates of the one, so that the processing of the direction according to FIGS their mode of operation, sections of the adder from adder stages

Fig. 8A eine Multiplikationsbeispiel in einer Aus- bestehen, von denen jede drei Volladdierer aufweist, führung gemäß der herkömmlichen serialen Multi- 20 Des weiteren ist der Multiplikand in q Segmente plikation, unterteilt, und die Teilprodukte für jedes Segment8A shows a multiplication example in one embodiment, each of which has three full adders, management according to the conventional serial multiplication , and the multiplicand is divided into q segments, and the partial products for each segment

Fig. 8B bis 8E Darstellungen der Operation der werden parallel mit dem Multiplikator multipliziert verschiedenen Aggregate in der Einrichtung nach den und in q Addierwerken akkumuliert. Im dargestellten Fig. 2A bis 2J bei der erfmdungsgemäßen Ausfüh- Beispiels ist q = 2. Jedes dieser Teil-Addierwerke rung des Multiplikationsbeispiels nach Fig. 8A. 25 arbeitet in der gleichen Weise, bis alle Multiplikandenbits des betreffenden Segments unter Steuerung8B to 8E representations of the operation of the various aggregates, multiplied in parallel by the multiplier, in the device after the and accumulated in the q adders. In the illustrated FIGS. 2A to 2J in the exemplary embodiment according to the invention, q = 2. Each of these partial addition units of the multiplication example according to FIG. 8A. 25 operates in the same way until all multiplicand bits of that segment are under control

Allgemeine Beschreibung ^er umcodierten Multiplikationsziffern verarbeitetGeneral Description of the processing of recoded multiplication digits

worden sind. Ein jedes der Addierwerke besitzt seinhave been. Each of the adders has its own

Die Prinzipien der Erfindung werden angewendet eigenes Teilprpdukt-Register. Ein echtes Teilprodukt bei einer auf der Basis von Stellenverschiebungen 30 wird jedoch lediglich in demjenigen Teilproduktarbeitenden Multiplikationseinrichtung, die ein MuI- Register gebildet, das mit dem im niedrigstelligen tiplikanden- und ein Multiplikatorregister aufweist. Teil des Multiplikanden zugeordneten Addierwerk Es sind Mittel für eine Umcodierung des Multipli- verbunden ist.The principles of the invention are applied to its own sub-product register. A real partial product however, in the case of a multiplication device operating on the basis of digit shifts 30, only in that partial product that a MuI register is formed that corresponds to that in the lower digit having multiplicand and a multiplier register. Part of the adder assigned to the multiplicand There are means for a recoding of the multipli- is connected.

kators vorgesehen, der «Bits aufweist, von denen Der Inhalt des Teilprodukt-Registers des Addier-The content of the partial product register of the adding

rBits jeweils gleichzeitig umcodiert werden. Ferner 35 Werkes des höherstelligen Multiplikandenteiles und sind Mittel vorgesehen, um Vielfache von jeweils der Inhalt der Akkumulatorstufen des Addierwerkes ρ Bits des Multiplikanden gleichzeitig zu erzeugen. selbst überlappen sich insoweit, als sie Teilprodukte Die Multiplikationseinrichtung umfaßt 'ein Addier- oder Teilsummen des Endproduktes enthalten. Die . , . . . ».,,.„ , _Λ ._u . Unterteilung des Multiplikanden in qSegmente undrBits are recoded at the same time. Furthermore, means are provided to generate multiples of the respective contents of the accumulator stages of the adder ρ bits of the multiplicand at the same time. themselves overlap to the extent that they contain partial products. The . ,. . . ». ,,.", _Λ . _u . Division of the multiplicand into q segments and

werk, das m wenigstens —Abschnitte unterteilt ist, _{4o die Verwendung} von _? Addierwerken erfordert daherWerk, which is divided into at least _{-sections, 4o the use} of _? Adding units therefore requires

von denen jeder aus einer Paralleladdierstufe für einen zusätzlichen Schritt, der darin besteht, daß, ρ Bits besteht. Es sind Auswahlschaltungen für eine nachdem die höchststellige p-Bitgruppe des Multipliseriale Übertragung der ρ Bits der Multiplikanden- kanden in das betreffende Addierwerk eingegeben vielfachen in das Addierwerk unter Steuerung der worden ist, die sich überlappenden Teile der zwei umcodierten Version des Multiplikators vorgesehen. 45 Addierwerke vor der eigentlichen Bildung des End-Das Addierwerk enthält eine Ausgangsschaltung für produktes zueinander addiert werden. Im nachfoleine gleichzeitige Übertragung von ρ Bits von einem gend beschriebenen Ausführungsbeispiel wird dies niedrigen Wertstellenteil des Addierwerkes in ein dadurch erreicht, daß die Ausgänge des hochstelligen Teilproduktregister. Aus dem Multiplikandenregister Teilprodukt-Registers und der betreffenden Stufen werden die Multiplikandenziffern in Gruppen von 50 des hochstelligen Addierwerkes in der geeigneten ρ Bits nacheinander zu einer Vervielfachungs-Gene- Weise zusammengeführt werden, ratorschaltung übertragen, von der die erzeugten Ausführungsbeispiel werden jeweils vier Bits des Multiplikandenvielfachen ebenfalls in Gruppen von Multiplikators gleichzeitig umcodiert, um einen von ρ Bits in das Addierwerk übertragen werden. Dieser neun Auswahl-Steuer ausgängen +4 bis +1, —1 Vorgang wird fortgesetzt, bis alle Multiplikanden- 55 bis—4 signalführend zu machen, ziffern in das Addierwerk eingegeben und in diesem Vom Multiplikanden werden jeweils drei Bits akkumuliert worden sind. Daraufhin wird der Inhalt gleichzeitig der Vervielfachungs-Generatorschaltung der Addierwerkstufen parallel zu einer Assimilator- zugeführt, ρ ist daher gleich 3. Ferner ist die Anschaltung übertragen. Der Ausgang des Assimilators Ordnung so getroffen, daß sowohl der Multiplikand ist mit einem Ausgangsregister der Multiplikations- 60 als auch der Multiplikator die gleiche Länge aufeinrichtung verbunden, dessen Inhalt zusammen mit weisen, d. h. m = η — 24 Bits. Des weiteren ist der dem Inhalt des erwähnten Teilprodukt-Registers das Multiplikand in zwei Segmente von elf und dreizehn Produkt der ausgeführten Multiplikation darstellt. Bits unterteilt (q = 2). Diese Festlegungen stellen Es werden somit im Addierwerk serial Teilpro- jedoch für die Anwendung der Erfindung keine Bedukte erzeugt und akkumuliert, wobei laufend echte 65 grenzung dar.each of which consists of a parallel adder for an additional step consisting in, ρ bits. There are selection circuits for after the highest digit p-bit group of the multiplierial transmission of the ρ bits of the multiplicand kands in the relevant adder has been entered into the adder under control of the overlapping parts of the two recoded version of the multiplier provided. 45 adding units before the actual formation of the final The adding unit contains an output circuit for products to be added to one another. In the subsequent simultaneous transmission of ρ bits from an exemplary embodiment described below, this low value digit part of the adder is achieved in that the outputs of the high digit partial product register. From the multiplicand register partial product register and the relevant stages, the multiplicand digits are merged in groups of 50 of the high-order adder in the appropriate ρ bits one after the other to form a multiplication-gene manner, from which the exemplary embodiment generated are each four bits of the multiplicand multiple also recoded in groups of multipliers at the same time in order to transfer one of ρ bits to the adder. This nine selection control outputs +4 to +1, -1 process is continued until all multiplicands 55 to -4 to make signal-carrying, digits are entered in the adder and three bits are accumulated in each of the multiplicand. The content is then simultaneously fed to the multiplication generator circuit of the adder stages in parallel with an assimilator, ρ is therefore equal to 3. Furthermore, the connection is transmitted. The output of the assimilator is made in such a way that both the multiplicand is connected to an output register of the multiplication device 60 and the multiplier the same length, the content of which together with points, ie m = η - 24 bits. Furthermore, the content of the mentioned partial product register represents the multiplicand in two segments of eleven and thirteen products of the multiplication carried out. Bits divided (q = 2). These specifications are therefore serial partial programs in the adding unit, but no effects are generated and accumulated for the application of the invention, whereby real limits are continuously represented.

Summenbitgruppen parallel erzeugt werden, die be- Die Operation der dargestellten Multiplikations-Sum bit groups are generated in parallel, the operation of the illustrated multiplication

reits einen Teil des Endproduktes bilden und in einrichtung erfolgt in vier Hauptphasen. In der erstenAlready forming part of the end product and setting up takes place in four main phases. In the first

einem Teilprodukt-Register gespeichert werden, bis Phase wird der Multiplikator umcodiert. In der zwei-a partial product register is stored until phase the multiplier is recoded. In the two-

ten Phase erfolgt die Erzeugung der geeigneten Vielfachen des Multiplikanden und ihre Übertragung in die Addierwerke unter Steuerung der umcodierten Multiplikatorziffern, bis der gesamte Multiplikand aufgearbeitet ist. Am Ende dieser Phase sind alle Teilprodukte in den Addierwerken enthalten.In the th phase, the appropriate multiples of the multiplicand are generated and transferred into the adders under control of the recoded multiplier digits until the entire multiplicand is worked up. At the end of this phase, all partial products are contained in the adding units.

Während der dritten Operationsphase wird die Überlappung der erzeugten Teilsummen kompensiert, d. h., die Teilsummen, für die eine Überlappung existiert, werden zu einer gemeinsamen Pseudo- ίο Summe kombiniert, die von den Addierwerken zum Assimilator übertragen wird.During the third phase of the operation, the overlap of the partial sums generated is compensated, d. That is, the subtotals for which there is an overlap become a common pseudo ίο Combined sum that is transferred from the adders to the assimilator.

Die vierte Operationsphase besteht schließlich darin, eine Assimilation der Pseudo-Summe in eine Endsumme durchzuführen, indem die Summenausgänge der Addierwerke mit den Übertragsausgängen von einzelnen Stufen der Addierwerke kombiniert werden.Finally, the fourth operational phase consists in an assimilation of the pseudo-sum into a final sum to be carried out by combining the sum outputs of the adders with the carry outputs of individual stages of the adding units can be combined.

Sofern nur positive Multiplikanden-Vielfache verwendet werden, wäre damit die Multiplikationsoperation abgeschlossen. Das in den Zeichnungen dargestellte Ausführungsbeispiel der Erfindung verwendet jedoch sowohl positive als auch negative Mulutiplikanden-Vielfache, indem statt der Vielfachen 0 bis 7 für aus drei Binärstellen bestehende Oktalbytes die Vielfachen —4 bis — 1 und +1 bis +4 verwendet werden. Auf diese Weise brauchen nur drei verschiedene Vielfache erzeugt werden, da die negativen Vielfachen lediglich das Eins-Komplement der positiven Vielfachen sind. Es ist jedoch Vorsorge zu treffen, daß jeweils dann eine Eins in die entsprechende Addierwerkstufe eingegeben wird, wo ein negatives Vielfaches existiert, um eine richtige Arbeitsweise des Addierwerkes sicherzustellen. Der gleiche Effekt könnte erreicht werden, wenn neben den Multiplikanden-Vielfachen + 1 bis +4 ein weiteres System von Multiplikanden-Vielfachen +1 bis +4 in Verbindung mit einer Addier-Subtrahierschaltung verwendet würde.If only positive multiplicand multiples are used the multiplication operation would be completed. That shown in the drawings However, the embodiment of the invention uses both positive and negative multiplicand multiples, by instead of the multiples 0 to 7 for octal bytes consisting of three binary digits the Multiples —4 to - 1 and +1 to +4 can be used. That way you only need three different ones Multiples are generated because the negative multiples are just the one complement of the positive Multiples are. However, care must be taken to ensure that there is always a one in the corresponding Adder stage is entered where a negative multiple exists in order to ensure that the To ensure adder. The same effect could be achieved if besides the multiplicand multiples + 1 to +4 another system of multiplicand multiples +1 to +4 in connection would be used with an adder-subtracter circuit.

Ausführungsbeispiele
nach den Fig. 1 und 2A bis 2 JWorking examples
according to FIGS. 1 and 2A to 2J

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Die in F i g. 1 dargestellte Multiplikations anordnung umfaßt ein Multiplikanden-Register 2, das in einen niedrigen und in einen hohen Wertstellenteil unterteilt ist, sowie ein Multiplikator-Register 4. Der Ausgang des Multiplikanden-Registers führt zu Multiplikanden-Vervielfachungsgeneratoren 8 und 10. Der dem niedrigen Wertstellenteil zugeordnete Vervielfachungs-Generator ist mit A und der dem hohen Wertstellenteil zugeordnete Vervielfachungs-Generator mit B bezeichnet. Ihre Ausgänge sind mit je einer Selektorschaltung 14 und 12 verbunden. Den Vervielfachungs-Generatoren wird der Multiplikand jeweils in Gruppen von drei parallelen Bits (p = 3) zugeführt, wobei die erzeugten Vielfachen ebenfalls jeweils durch drei parallele Bits dargestellt werden. Das spezifische Multiplikanden-Vielfache, das für eine bestimmte Multiplikatorstelle auszuwählen ist, wird durch einen Umcodierer 6 bestimmt, der vom Multiplikator Gruppen von drei Bits parallel verarbeitet. Ein jeder Abschnitt des Umcodierers 6 prüft vier Bits des Multiplikators, wobei das der höchsten Stelle benachbarte Bit der einen Gruppe das Bit niedrigster Stellenordnung der anderen Gruppe ist. Die Arbeitsweise des Umcodierers wird in einem späteren Abschnitt erläutert. Der Ausgang des Umcodierers 6 führt zu den Selektorschaltungen 12 und 14. Die Funktion der Selektorschaltungen besteht darin, das richtige Multiplikanden-Vielfache zu den Addierwerken 20 und 16 zu übertragen, die ausgangsseitig an die Selektoren 14 und 12 angeschlossen sind. Dem Selektor 12 für die hochstelligen Multiplikanden-Vielfachen ist dabei das Addierwerk 16 zugeordnet, das die Bezeichnung B trägt, während das Addierwerk 20 dem niedrigstelligen Teil des Multiplikanden zugeordnet ist und die Bezeichnung A trägt. Ein jedes der Addierwerke ist in Abschnitte unterteilt, von denen jeder einem Segment des Umcodierers 6 zugeordnet ist. Wenn daher der Multiplikator η Stellen aufweist und der Umcodierer in r Segmente unterteiltThe in F i g. 1 shown multiplication arrangement comprises a multiplicand register 2, which is divided into a low and a high value digit part, and a multiplier register 4. The output of the multiplicand register leads to multiplicand multiplication generators 8 and 10. The assigned to the low value digit part The multiplication generator is designated with A and the multiplication generator assigned to the high value digit is designated with B. Their outputs are connected to a selector circuit 14 and 12 each. The multiplicand is fed to the multiplication generators in groups of three parallel bits (p = 3), with the generated multiples also being represented by three parallel bits. The specific multiplicand multiple to be selected for a specific multiplier position is determined by a transcoder 6 which processes groups of three bits in parallel from the multiplier. Each section of the transcoder 6 checks four bits of the multiplier, the bit of the one group adjacent to the highest digit being the lowest digit order bit of the other group. How the transcoder works is explained in a later section. The output of the transcoder 6 leads to the selector circuits 12 and 14. The function of the selector circuits is to transmit the correct multiplicand multiple to the adders 20 and 16, which are connected to the selectors 14 and 12 on the output side. The adder 16, which bears the designation B, is assigned to the selector 12 for the high-digit multiplicand multiples, while the adder 20 is assigned to the low-digit part of the multiplicand and bears the designation A. Each of the adding units is divided into sections, each of which is assigned to a segment of the transcoder 6. Therefore, if the multiplier has η digits and the recoder divides it into r segments

ist, besitzen die Addierwerke—Abschnitte bzw. Stufen. Ein jeder Abschnitt enthält eine dem Wert ρ entsprechende Anzahl binärer Volladdierer, die zur Verarbeitung einer Bitgruppe der Multiplikanden-Vielfachen dienen. Ein jedes der Addierwerke ist in sich selbst abgeschlossen, und die von den einzelnen Abschnitten erzeugten Pseudo-Summenbits werden von" Abschnitt zu Abschnitt unter Steuerung eines in Fig. 2J dargestellten Taktgebers übertragen. Die Überträge für die nächsthöheren Stellen werden jeweils in dem Abschnitt, in dem sie erzeugt worden sind, gespeichert, da der nächsthöhere Stellenteil während der folgenden Byte-Zeit in diesem Abschnitt erscheint. Die aufeinanderfolgneden Dreibit-Ausgänge, beginnend mit der niedrigsten Stelle der Addierwerke 16, 20, werden in Teilprodukt-Registern 18 und 22 gespeichert, wobei das Register 22 zur Aufnahme der niedrigstelligen Teilprodukte dient. Der Inhalt des Registers 22 bildet einen Teil des Endproduktes. Das Register 18 empfängt Pseudo-Teilprodukte vom Addierwerk 16, und sein Inhalt wird in das Addierwerk 20 übertragen, um die richtigen Teilsumme zu bilden. Nach der Addition der Teilsummen gelangen die Ausgangssignale der beiden Addierer zu einem Assimilator 24, der eine echte Summe erzeugt, die zum Ausgangsregister 28 übertragen wird. Die Ausgangssignale eines hochstelligen Teiles des Assimilators werden über einen Subtrahierer 26 zum Ausgangsregister 28 geführt, der weitere Eingangssignale vom Umcodierer 6 empfängt. Für die detaillierte Erläuterung der Anordnung nach Fig. 1 wird nunmehr auf die Fig. 2A bis 2J Bezug genommen, worin für die entsprechenden Teile die gleichen Bezugszeichen verwendet werden wie in Fig. 1. Die Fig. 2A zeigt den hochstelligen und den niedrigstelligen Teil des Multiplikanden-Registers 2 sowie einen Verschiebeimpuls-Eingang X 2 für dieses Register. Mit dem Ausgang des Multiplikanden-Registers sind die Vervielfachungs-Generatoren 8 und 10 verbunden, von denen jeder drei Bündel Ausgangsleitungen aufweist, auf denen die erzeugten Vielfachen auftreten und zu den Selektoren 12 und 14 geführt werden. Die Ausgänge des Vervielfachungs-Generators 8 gelangen parallel zu allen Stellen des Selektors 14, und die Ausgänge des Generators 10 gelangen parallel zu allen Stellen des Selektors 12. In Abhängigkeit vom Ausgangssignal-Zustand des Umcodierers 6 wird jeweils eines der Vielfachen von —4 bis +4 ausgewählt und über den betreffenden Teil der Selektorschaltungen 12 oder 14 zu den Addierwerken 16 oder 20 übertragen. Es ist hierbei zu bemerken, daß keine Null-Leitung unter den Ausgangsleitungen des Umcodierers existiert.the adders have sections or stages. Each section contains a number of binary full adders corresponding to the value ρ , which are used to process a bit group of the multiplicand multiples. Each of the adding units is self-contained, and the pseudo-sum bits generated by the individual sections are transmitted from section to section under the control of a clock shown in FIG which they have been generated, since the next higher digit part appears during the following byte time in this section. The successive three-bit outputs, starting with the lowest digit of the adders 16, 20, are stored in partial product registers 18 and 22, the lower-digit partial products are stored in register 22. The content of register 22 forms part of the final product. Register 18 receives pseudo partial products from adder 16 and its contents are transferred to adder 20 in order to form the correct partial sum. After the addition of the partial sums, the output signals of the two adders arrive at an Assimi lator 24 which generates a real sum which is transferred to the output register 28. The output signals of a high-digit part of the assimilator are fed via a subtracter 26 to the output register 28, which receives further input signals from the transcoder 6. For the detailed explanation of the arrangement according to FIG. 1, reference is now made to FIGS. 2A to 2J, in which the same reference numerals are used as in FIG. 1 for the corresponding parts. FIG. 2A shows the high-digit and the low-digit part of the Multiplicand register 2 and a shift pulse input X 2 for this register. The multiplication generators 8 and 10 are connected to the output of the multiplicand register, each of which has three bundles of output lines on which the generated multiples occur and are fed to the selectors 12 and 14. The outputs of the multiplication generator 8 reach all points of the selector 14 in parallel, and the outputs of the generator 10 reach all points of the selector 12 in parallel 4 is selected and transmitted via the relevant part of the selector circuits 12 or 14 to the adder 16 or 20. It should be noted here that there is no zero line under the output lines of the transcoder.

209 583/221209 583/221

Wenn eine Null umzucodieren ist, so bedeutet dies, daß keines der Und-Tore in den Selektorschaltungen 12 und 14 für eine Signalübertragung konditioniert wird, so daß kein Eingangssignal zu den Addierwerken 16 und 20 gelangt. Es ist ferner zu bemerken, daß die Ausgänge einer jeden Selektor-Teilschaltung 15 mit den Eingängen der zugeordneten Addierwerkstufe 106 in den Addierwerken 16 und 20 verbunden sind. Eine über einen der Selektoren 12 oder 14 in eines der Addierwerke 16 oder 20 eingegebene Zahl wird daher mit einer Zahl aus der in der Stellenordnung vorausgehenden Stufe kombiniert. Die einzelnen Stufen 106 der Addierwerke 16 und 20 weisen Mittel auf, die eine Ubertragsausbreitung von Stufe zu Stufe sicherstellen. Dies wird in Verbindung mit F i g. 4 in einem späteren Abschnitt erläutert. Die niedrigste Stufe A 0 und B1 der beiden Addierwerke 20 und 16 sind jeweils mit den ersten drei Bitstellen der Register 18 und 22 gekoppelt. Ein StellenverschiebereingangG2ß ist an diese Register gelegt. Mit jedem Impuls auf dieser Leitung wird eine Stellenverschiebung um drei Bitstellen in den Registern ausgelöst, damit die nächsten drei Bits von den Addierern 20 und 16 zu den ersten drei Stellen dieser Register übertragen werden können. Der Inhalt des Registers 22 enthält ein echtes Teilprodukt und kann daher unverändert weiter übertragen werden. Der Inhalt des Registers 18 wird dagegen über eine Torschaltung 34, die durch einen Impuls von der Verriegelungsschaltung 1 in Fig. 2J zum Zeitpunkt Γ 5 gesteuert wird, in das Addierwerk 20 übertragen. Das Tor 34 steuert auch die Verschiebung des Inhaltes der Addierwerkstufen Bl, BI und B3 im Addierwerk 20 zur Zeit Γ 5. Die Zuordnung der Stufen des Registers 18 zu den Addierwerkstufen des Addierwerkes 20 ist aus den Fig. 2G, 2H, 21 und aus F i g. 6 A zu ersehen. Ebenso ist die Zuordnung der Stellen des Assimilators 24 zu den einzelnen Stufen der Addierwerke 16 und 20 aus den F i g. 2 F bis 21 und 6 B zu ersehen. In der letzteren Figur ist auch die Zuordnung der verschiedenen möglichen Überträge angegeben. Jede Stufe des Subtrahierwerkes 26 empfängt über den einen Eingang Signale von einer zugeordneten Stufe des Assimilators, und ein Teil der Subtrahierstufen empfängt zweite Eingangssignale von einer Korrekturschaltung 36 in den Fig. 2D und 2E. Die Korrekturschaltung 36 enthält Teilschaltungen, deren Anzahl der Zahl der Umcodier-Teilschaltungen —1 entspricht.If a zero is to be recoded, this means that none of the AND gates in the selector circuits 12 and 14 are conditioned for signal transmission, so that no input signal reaches the adders 16 and 20. It should also be noted that the outputs of each selector subcircuit 15 are connected to the inputs of the associated adder stage 106 in the adder units 16 and 20. A number entered into one of the adders 16 or 20 via one of the selectors 12 or 14 is therefore combined with a number from the preceding stage in the order of digits. The individual stages 106 of the adding units 16 and 20 have means which ensure that the carry propagates from stage to stage. This is discussed in connection with FIG. 4 explained in a later section. The lowest level A 0 and B 1 of the two adders 20 and 16 are each coupled to the first three bit positions of the registers 18 and 22. A location shift input G23 is applied to these registers. Each pulse on this line triggers a position shift by three bit positions in the registers so that the next three bits can be transferred from adders 20 and 16 to the first three positions in these registers. The content of the register 22 contains a real partial product and can therefore be transmitted further unchanged. The content of the register 18, on the other hand, is transmitted to the adder 20 via a gate circuit 34 which is controlled by a pulse from the interlocking circuit 1 in FIG. 2J at the time Γ 5. The gate 34 also controls the shifting of the content of the adder stages B1, BI and B3 in the adder 20 at time Γ 5. The assignment of the stages of the register 18 to the adder stages of the adder 20 is shown in FIGS. 2G, 2H, 21 and F i g. 6 A can be seen. The assignment of the positions of the assimilator 24 to the individual stages of the adding units 16 and 20 from FIGS. 2 F to 21 and 6 B can be seen. The latter figure also shows the assignment of the various possible carries. Each stage of the subtracter 26 receives signals via one input from an associated stage of the assimilator, and some of the subtracter stages receive second input signals from a correction circuit 36 in FIGS. 2D and 2E. The correction circuit 36 contains subcircuits, the number of which corresponds to the number of recoding subcircuits -1.

Die höchste Stelle des Umcodierers liefert keine Signale zur Korrekturschaltung 36, da keine Notwendigkeit besteht, über die 48-Bitstelle hinaus Einsen in das Produkt einzuführen. Jede der Korrekturschaltungen enthält eine Inverterschaltung 101, zwei Und-Schaltungen 102, 103 und eine Oder-Schaltung 41. Die Funktion dieser Schaltelemente besteht darin, ein Ausgangssignal am Ausgang der Oder-Schaltung 41 zu erzeugen, wenn ein negativer Multiplikand und ein positives Multiplikanden-Vielfaches oder ein positiver Multiplikand und ein negatives Vielfaches auftritt. Die Ausgangssignale der Oder-Schaltungen 41 gelangen zu den Stufen der Subtrahierschaltung 26, wo sie zur Korrektur eines Teiles der Ausgangssignale vom Assimilator 24 dienen. Das vom Ausgang der Subtrahierschaltung 26 zum Ausgangsregister 28 übertragene Produkt stellt zusammen mit dem Inhalt des Teilprodukt-Registers 22 das Endprodukt der Multiplikationsoperation dar.The highest point of the transcoder does not supply any signals to the correction circuit 36, since there is no need consists of introducing ones into the product beyond the 48-bit position. Any of the correction circuits contains an inverter circuit 101, two AND circuits 102, 103 and an OR circuit 41. The function of these switching elements is to provide an output signal at the output of the OR circuit 41 to be generated when a negative multiplicand and a positive multiplicand multiple or a positive multiplicand and a negative multiple occurs. The output signals of the OR circuits 41 arrive at the stages of the subtracting circuit 26, where they are used to correct part of the output signals from the assimilator 24. That from the output of the subtracting circuit 26 to the output register 28 The transferred product, together with the content of the partial product register 22, represents the end product of the Multiplication operation.

Die F i g. 3 gibt eine detaillierte Darstellung einer der Selektorschaltungen 15. Diese Selektorschaltung besteht aus einer Anzahl Und-Toren40, von denen jedes einen ersten Eingang aufweist, der mit einer der Leitungsbündel 42, 44,46 von den Vervielfach-Generatoren8 oder 10 verbunden ist, und einen zweiten Eingang, der mit einer der Leitungen + 1 bis + 4, — 4 bis — 1 vom Umcodierer 6 verbunden ist. Die Zuordnung erfolgt in der Weise, daß der eine Eingang einer Und-Schaltung, der mit einer Leitung aus den Leitungsbündeln 42,44 oder 46 verbunden ist, und der andere Eingang der Und-Schaltung, der mit einer Leitung aus dem Leitungsbündel 104 vom Umcodierer 6 verbunden ist, dem gleichen Multiplikanden-Vielfachen +1 bis +4, — 1 bis —4 zugeordnet ist. Die Ausgänge der Und-Schaltungen 40 sind über Oder-Schaltungen 48 und eine Tor-Schaltung 30 mit der zugeordneten Stufe der Addierer 16 oder 20 verbunden. Eine Negatives-Vielfaches-Leitung vom Umcodierer 6 führt unter Umgehung der Selektorschaltung direkt über die Tor-Schaltung 30 zu einer Und-Schaltung 50 (F i g. 4) in der zugeordneten Stufe der Addierwerke 16 oder 20. Das auf dieser Leitung auftretende Signal stellt einen +1-Eingang an der betreffenden Addierwerkstufe dar. Der andere Eingang der Und-Schaltung 50 ist ein 1-Erzwingen-Impuls von der Und-Schaltung 105 in der Taktgeber-Schaltung (F i g. 2 J) der Anordnung. Diese Schaltung dient zur Erzeugung des Zweierkomplements eines negativen Vielfachen. Die Ausgangssignale der Und-Schaltung 50 gelangen über eine Oder-Schaltung 52 zu einem Flipflop 54 und bringen diesen in einen Zustand, in dem er eine Eins als Übertrag in die nächsthöhere Addierstufe liefert.The F i g. 3 gives a detailed illustration of one of the selector circuits 15. This selector circuit consists of a number of AND gates40, each of which has a first input that corresponds to one of the Line bundles 42, 44, 46 from the multiplier generators 8 or 10 is connected, and a second input, which is connected to one of the lines + 1 to + 4, - 4 to - 1 is connected by the transcoder 6. The assignment takes place in such a way that one input an AND circuit that is connected to a line from line bundles 42, 44 or 46, and the other input of the AND circuit, the one with a line from the line bundle 104 from the transcoder 6 is connected, assigned to the same multiplicand multiple +1 to +4, -1 to -4 is. The outputs of the AND circuits 40 are via OR circuits 48 and a gate circuit 30 connected to the associated stage of the adder 16 or 20. A negative-multiple line from the transcoder 6 leads directly via the gate circuit 30, bypassing the selector circuit to an AND circuit 50 (FIG. 4) in the assigned stage of the adding units 16 or 20. That opens The signal appearing on this line represents a + 1 input at the relevant adder stage. The other input to AND circuit 50 is a force 1 pulse from AND circuit 105 in FIG the clock circuit (Fig. 2 J) of the arrangement. This circuit is used to generate the two's complement of a negative multiple. The output signals of the AND circuit 50 pass over an OR circuit 52 to a flip-flop 54 and bring this into a state in which it is a one supplies as a carry to the next higher adder stage.

Der Schaltung 15 in F i g. 3 wird weiterhin über eine Leitung 106 von der Verriegelungsschaltung 1 bei Verwendung im Selektor 12 und von der Verriegelungsschaltung 2 bei Verwendung der Schaltung im Selektor 14 ein Signal zugeführt, das dazu dient, über bestimmte der Und-Schaltungen 40 die Übertragung von Multiplikanden-Vielfachen in die letzten zwei Stellen des Addierers 20 zur Zeit Γ 4 zu verhindern. Dies ist in F i g. 7 D durch Eintragung des Buchstabens X in der Spalte A 4 der Tafel für den Vervielfach-Generator 8 dargestellt. Für jedes Feld, wo ein X eingetragen ist, ist es erwünscht, ein Eingangssignal in die zugeordnete Addierstufe zu verhindern. An Hand der Fig. 2J wird nachfolgend auf die Taktgeberschaltung der Multiplikationseinrichtung eingegangen. Der Hauptteil dieser Taktgeberschaltung besteht aus einem Grund-Taktgeber 60, der, wie aus F i g. 5 A und 5 B zu ersehen ist, in bestimmten Zeitintervallen Taktimpulse liefert. Diese Taktimpulse gelangen zu einer Und-Schaltung 62, deren zweiter Eingang mit einem Flipflop 64 verbunden ist. Dieser Flipflop 64 wird in den Eins-Zustand gebracht durch einen Startimpuls auf einer Leitung 107, der in für sich bekannter Weise, beispielsweise durch Betätigung eines Drucktasten-Schalters, erzeugt werden kann. Der Ausgang der Und-Schaltung 62 liefert einen Impuls zum Generator 66, der daraufhin Impulse an zwei Untersetzerstufen 68 und 70 abgibt. In den Fig. 5A und 5B sind die Impulszüge, die von diesen Untersetzerstufen erzeugt werden, mit b und c bezeichnet. Wie aus diesen Figuren zu ersehen ist, erzeugen die Impulse aus den Untersetzerstuf en 68, 70 eine Verzögerung zwischen den Impulsen X 2, G3A und G35. Die Impulse GlA sind dabei eineThe circuit 15 in FIG. 3, a signal is also supplied via a line 106 from the interlock circuit 1 when used in the selector 12 and from the interlock circuit 2 when the circuit in the selector 14 is used, which signal is used to transmit multiplicand multiples in to prevent the last two digits of adder 20 at time Γ 4. This is in FIG. 7 D represented by the entry of the letter X in column A 4 of the table for the multiplier generator 8. For each field where an X is entered, it is desirable to prevent an input signal into the assigned adder stage. The clock circuit of the multiplication device is discussed below with reference to FIG. 2J. The main part of this clock circuit consists of a basic clock 60 which, as shown in FIG. 5 A and 5 B can be seen, delivers clock pulses at certain time intervals. These clock pulses reach an AND circuit 62, the second input of which is connected to a flip-flop 64. This flip-flop 64 is brought into the one state by a start pulse on a line 107, which can be generated in a manner known per se, for example by actuating a push-button switch. The output of the AND circuit 62 supplies a pulse to the generator 66, which then outputs pulses to two reduction stages 68 and 70. In Figs. 5A and 5B, the pulse trains generated by these reduction stages are denoted by b and c . As can be seen from these figures, the pulses from the reduction stages 68, 70 generate a delay between the pulses X 2, G3A and G 35. The pulses GlA are one

11 S211 S2

invertierte Form der Impulse X 2, die mit Hilfe der zyklus des Addierwerks gespeichert, in dem das Inverterschaltung 72 aus dem Ausgangssignal der Summensignal der einen Addierwerkstufe zum Ein-Untersetzerstufe 70 erhalten wird. Das Ausgangs- gangssignal der im Addierwerk rechts benachbarten signal des Inverters 72 gelangt zur Und-Schaltung 74, Addierwerkstufe wird. Der Flipflop 56 erfült die gleideren zweiter Eingang vom Flipflop 76 Signale erhält. 5 ehe Funktion für die Übertragungsausgänge bei der Dieser Flipflop wird durch einen Steuerzähler 78 in Rückleitung der Überträge zum Übertragseingang den in F i g. 2 J angegebenen Zählstellungen in den des ersten Volladdierers der gleichen Addierwerk-Ein- bzw. Aus-Zustand geschaltet. Der Zähler 78 stufe während des nächsten Operationszyklus, in dem wird durch Ausgangsimpulse vom Impulsgenerator 66 der Inhalt der Stufe die nächsthöhere Wertstelle darkontinuierlich durchgeschaltet und liefert auf seinen io stellt.Inverted form of the pulses X 2, which are stored with the help of the cycle of the adder, in which the inverter circuit 72 is obtained from the output signal of the sum signal of one adder stage to the in-divider stage 70. The output output signal of the signal of the inverter 72 adjacent to the right in the adder reaches the AND circuit 74, the adder stage becomes. The flip-flop 56 fulfills the second input from the flip-flop 76 receives signals. 5 before the function for the transfer outputs in the case of the This flip-flop is controlled by a control counter 78 in the return line of the transfers to the carry input as shown in FIG. 2 J specified counting positions are switched to that of the first full adder of the same adder on or off state. The counter 78 step during the next operating cycle, in which the content of the step is continuously switched through to the next higher value digit by output pulses from the pulse generator 66 and supplies to its io.

Ausgangsleitungen geeignete Taktimpulse zur Ein- An Hand der Impulsdiagramme von F i g. 5 A und stellung und Rückstellung der rechts vom Zähler 5 B werden nun die verschiedenen Taktimpulse der dargestellten Flipflops. Der Zähler 78 legt auch die Multiplikationseinrichtung in ihrer Funktion erläuin den F i g. 5 A und 5 B in der obersten Zeile ange- tert. Die Impulse a, b und c sind die grundlegenden gebenen Bit-Zeiten fest. Zur Zeit 7 wird daher der 15 Taktimpulse, die gemäß F i g. 2 J in der vorausgehend Flipflop 76 in den Eins-Zustand gestellt, so daß Im- erläuterten Weise zur Erzeugung der Impulsserien d pulse von der Untersetzerstufe 70 zu den Leitungen bis I dienen. Die in der Zeile / dargestellten Impulse G2B und G2A gelangen können. In der gleichen X2 werden als Verschiebeimpulse dem Multiplikan-Weise werden die übrigen Flipfiops zu den angege- denregister 2 zugeführt, und die in Zeile / dargestellbenen Zeiten in den Ein-Zustand gebracht, um die 20 ten Impulse G 2 B dienen als Verschiebeimpulse für ihnen nachgeschalteten Und-Schaltungen zum Durch- den Inhalt der Teilprodukt-Register 18 und 22. Die laß der in den Fig.5A und 5B eingezeichneten ImpulseG2A,G3 A,G3B und auch die vorerwähn-Taktimpulse zu öffnen. Zum Beispiel werden auf die . .ten Impulse G2B der Zeileng, h, k und / werden zur erläuterte Weise durch einen zusätzlichen. Flipflop Steuerung der verschiedenen Tor-Schaltungen be-TaktimpulseG3yl und G 2 A während der Zeit Γ 6 25 nützt, um. die Informationen während der aufeinanerzeugt. Da diese letztgenannten Impulse nicht syn- derfolgenden Teilprodukt-Additionen durch die Adchron mit den übrigen G2A-Impulsen auftreten, ist dierwerke zu führen. Die ImpulseX2, G2A,G3A, eine Steuerung über separate Flipflops notwendig, G2B, G3B und der Abtastimpuls von Zeile/ werden die zu den Zeiten 31 und 30 in den Ein-Zustand und zur serialen Addition und zur schrittweisen Behandzu den Zeiten 33 und 32 in den Aus-Zustand ge-. 30 lung der Teilprodukte in den Addierwerken verschaltet werden. Die beiden Verriegelungsschaltun- wendet, bis alle Multiplikandenziffern in die Addiergen 1 und 2 werden durch die Ausgänge des Zählers werke eingegeben sind. Der fünfte D2A- und G3A-78 direkt gesteuert. Sie dienen zur Betätigung der Impuls der Zeilen g und h bewirkt eine Addition des Tore 30, 32 und 34 und zur Steuerung der Selektor- Inhalts des Registers 18, der ersten drei Stufen des abschnitte 15 in der in Verbindung mit F i g. 3 be- 35 B-Addierwerkes 16 und der zugehörigen Stufen des schriebenen Weise. ./i-Addierwerkes 20. Der sechste Impuls der Impulse An Hand der Fig.4 wird nun die Schaltung einer G2A und G3A bewirkt, daß die Resultate der vorder untereinander gleich aufgebauten Addierwerk- ausgehenden Additionen auf den zugehörigen SumstufenlO6 der Addierwerke 16 und 20 beschrieben. menausgangsleitungen erscheinen, auf denen sie zu Eine jede dieser Addierwerkstufen 106 besteht aus 40 dem Assimilator 24 übertragen werden. Der fünfte drei Volladdierern 17, die untereinander gleich aus- Impuls in den Impulsserien G2B und G3B stellt geführt sind. Ein jeder dieser Volladdierer besteht sicher, daß der Inhalt der binären Speicherstellen in aus drei Und-Schaltungen 80, denen eine Oder- den Addierwerkstellen 106 des Addierwerkes 16 auf Schaltung 82 nachgeschaltet ist, sowie aus zwei ex- den zugehörigen Ausgangsleitungen zum Zwecke der klusiven Oder-Schaltungen 84. Diese Schaltelemente 45 Übertragung zum Assimilator 24 dargestellt wird,
bewirken eine Volladdier-Operation in einer für sich In den F i g. 6 A und 6 B wird in Form von Verbekannten Weise, so daß auf eine detaillierte Erläu- drahtungstabellen angegeben, wie die verschiedenen terung ihrer Funktion verzichtet werden kann. Ein Addierwerkstuf en 106 der Addierwerke 16 und 20 jeder Volladdierer besitzt zwei Binäreingänge, die untereinander und mit dem Assimilator 24 sowie dem durch Summenleitungen von der im jeweiligen Ad- 50 D-Register 18 verbunden sind. In den Tabellen ist dierwerk links benachbarten Addierwerkstufe darge- beispielsweise mit der Bezeichnung B1-1 der oberste stellt werden. Außerdem besitzen die Volladdierer Volladdierer (Fig.4) der AddierwerkstufeB1 in je eine Übertrags-Eingangsleitung, die für die oberste F i g. 2 G gemeint, der nach der obersten Zeile der Volladdierer-Schaltung mit einem Flipflop54 ver- unteren Tabelle von Fig. 6A mit dem mittelsten bunden ist und die für die übrigen beiden Voll- 55 Volladdierer (-2) der Addierwerkstufe A 5 des Adaddierer-Schaltungen jeweils die Ausgangsleitung der dierwerks 20 verbunden ist. Dementsprechend beOder-Schaltung 82 ist. Von jeder Volladdierer-Schal- deutet der Anhang »-3«, daß der unterste VoIltung führt eine Summenleitung zum Ausgang der addierer in bezug auf F i g. 4 der entsprechenden Addierwerkstufe. Die Summenleitungen sind über Addierwerkstufe gemeint ist. Der Ausdruck »-C« eine Oder-Schaltung 88, eine Und-Schaltung 90 und 60 bedeutet, daß es sich um den Übertragungsausgang eine weitere Oder-Schaltung88 mit dem Ausgang vom Flipflop54 (Fig.4) der betreffenden Addiereiner der vorerwähnten exklusiven Oder-Schaltungen werkstufe handelt. Die verschiedenen Positionen 15 84 verbunden. Zwei Flipflops 86 stellen in Verbin- bis 47 des Assimilators24 sind aus den Fig. 2H dung mit den ihnen nachgeschalteten Oder-Schal- und 21 und die verschiedenen Positionen des D-Retungen88 eine Speichervorrichtung für das erzeugte 65 gisterslS sind aus der Fig. 2G zu ersehen. Hierbei Summensignal auf der ihnen zugeordneten Ausgangs- ist zu erwähnen, daß jede Position des Assimilators leitung der Addierwerkstufe dar. Auf diese Weise 24 in Abhängigkeit von der Zahl seiner aus Fig. 2H, wird die erzeugte Summe bis zum nächsten Eingangs- 21 ersichtlichen Eingänge ein Voll- oder Halbaddie-Output lines suitable clock pulses for input. Using the pulse diagrams in FIG. 5 A and setting and resetting the right of the counter 5 B are now the different clock pulses of the flip-flops shown. The counter 78 also sets the function of the multiplier to explain FIG. 5 A and 5 B in the top line. The pulses a, b and c are the basic given bit times. At time 7, the 15 clock pulses that are generated according to FIG. 2 J in the preceding flip-flop 76 is set to the one state, so that in the manner described serve to generate the pulse series d pulse from the reduction stage 70 to the lines to I. The pulses G2B and G2A shown in line / can arrive. In the same X2 , the other flip-flops are fed to the indicated register 2 as shift pulses in the multiplicane manner, and the times in line / display level are brought into the on state, around the 20th pulses G 2 B serve as shift pulses for them and circuits connected downstream for the content of the partial product registers 18 and 22. The pulses G 2A, G3 A, G3B and the aforementioned clock pulses shown in FIGS. 5A and 5B can be opened. For example, the. .th pulses G2B of the lines g, h, k and / are explained by an additional. Flip-flop control of the various gate circuits be-clock pulsesG3yl and G 2 A during the time Γ 6 25 is useful to. the information generated during the succession. Since these last-mentioned impulses do not occur consecutively through the adchronic with the other G2A impulses, this work must be carried out. The pulses X2, G2A, G3A, a control via separate flip-flops necessary, G2 B, G3B and the scanning pulse from line / become the on-state at times 31 and 30 and for serial addition and for step-by-step handling at times 33 and 32 in the off state. 30 development of the partial products can be interconnected in the adding units. The two interlocking circuits apply until all the multiplicand digits are entered into the adders 1 and 2 through the outputs of the counter. The fifth D2A- and G3A- 78 are controlled directly. They are used to actuate the pulse of lines g and h causes an addition of gates 30, 32 and 34 and to control the selector content of register 18, the first three stages of section 15 in the in connection with F i g. 3 be 35 B adder 16 and the associated stages of the manner described. ./i-Addierwerkes 20. The sixth pulse of the pulses with reference to Figure 4 the circuit of a G2 A and G 3A will now causes the results of the front equal to each other constructed Addierwerk- outgoing additions to the associated SumstufenlO6 the adders 16 and 20 described. Menu output lines appear on which they are transmitted to the assimilator 24. Each of these adder stages 106 consists of 40. The fifth three full adders 17, which are equal to each other, impulse in the pulse series G 2B and G3B is performed. Each of these full adders is sure that the content of the binary storage locations consists of three AND circuits 80, which are followed by an OR, the adder 106 of the adder 16 on circuit 82, and two associated output lines for the purpose of the exclusive OR -Circuits 84. These switching elements 45 transferring to assimilator 24 is shown
cause a full adding operation in one of its own. 6 A and 6 B is in the form of a known manner, so that a detailed explanatory table is given as to how the various changes to their function can be dispensed with. An adder stage 106 of the adder units 16 and 20 of each full adder has two binary inputs which are connected to one another and to the assimilator 24 as well as to the assimilator 24 in the respective Ad 50 D register 18 by sum lines. In the tables, the adder stage adjacent to the left is shown - for example with the designation B 1-1 the top one is represented. In addition, the full adders have full adders (FIG. 4) of the adder stage B 1 each have a carry input line that is used for the topmost F i g. 2 G meant that after the top row of the full adder circuit having a comparable Flipflop54 lower table of FIG. 6A is a centermost prevented and the remaining two for the full adder 55 (-2) of the Addierwerkstufe A 5 of the Adaddierer- Circuits each the output line of the dierwerk 20 is connected. Accordingly, beOder circuit 82 is. The appendix "-3" of every full adder signal indicates that the lowest value leads a summing line to the output of the adder with respect to FIG. 4 of the corresponding adder stage. The sum lines are meant via adder stage. The expression "-C" an OR circuit 88, an AND circuit 90 and 60 means that the transfer output is a further OR circuit 88 with the output of the flip-flop 54 (Fig. 4) of the relevant adders of one of the aforementioned exclusive ORs Circuits at the factory level. The various positions 15 84 connected. Two flip-flops 86 are connected to 47 of the assimilator24 from FIG. 2H with the downstream OR switch and 21 and the various positions of the D-Retungen88 a storage device for the generated 65 registers are from FIG. 2G see. Here, the sum signal on the output assigned to them should be mentioned that each position of the assimilator is the line of the adder stage Full or half add

13 1413 14

rer ist. Der Assimilator 24 kann somit ein binäres der Korrekturschaltung 36 in der beschriebenen Paralleladdierwerk sein, bei dem nicht alle möglichen Weise zu dem Subtrahierwerk 26 geleitet. Da der As-Eingangsleitungen benutzt werden. similator 24 nun Ausgangssignale liefert, wird der An Hand der F i g. 7 A bis 7 D und an Hand eines hohe Stellenteil desselben über das Subtrahierwerk danach in Verbindung mit den Fig. 8A bis 8D be- 5 26 in das Ausgangsregister übertragen. Natürlich schriebenen Rechenbeispiels wird nun die Wirkungs- wurde zuvor der Inhalt des Assimilators mit den weise der dargestellten Multiplikationseinrichtung er- noch zu verarbeitenden Übertragen aus den Speiläutert. Die Fig. 7A und 7B zeigen die Bitstellen- cherstellen 54 der betreffenden Addierwerkstellen verteilung während der Operation der Multiplika- 106 kombiniert. Die hierbei wirksam werdenden Vertionseinrichtung. Im oberen Teil dieser Figuren ist io bindungen sind aus Fig. 6B zu ersehen,
der Inhalt der Addierwerke 16 und 20 in Form der Die F i g. 7 C zeigt den Inhalt des Multiplikanden-Nummern der Wertstellen angegeben, die in den Registers 2 während der verschiedenen Operations-Speicherschaltungen 86 der verschiedenen Addier- phasen. Es ist daraus ersichtlich, wie der Inhalt des werkstufen 106 während der Zeitintervalle TO bis Multiplikanden-Registers 2 verschoben wird, wobei Γ 4 gespeichert sind. Die Staffelung der einzelnen, 15 jeweils nur die drei niedrigstelligen Bits, d. h. die die Addierwerkstufen darstellenden Felder stellt die drei am rechten Ende der horizontalen, den Register-Drei-Bit-Stellenverschiebungen zwischen den einzel- inhalt darstellenden Reihe zu dem zugeordneten Vernen Zeitintervallen dar. Die angegebene Zahl in den vielfachungs-Generator 8 oder 10 geliefert werden, quadratischen Feldern läßt den Beitrag der betref- Die beiden X in der obersten Zeile der F i g. 7 C fenden Wertstelle zum Endresultat erkennen, wel- 20 sind Leerstellen-Bits, die eingesetzt werden, um die dies in den Registern 18 und 22 erscheint. Jede hori- Bildung der Zwei- und Vierfachen während der Verzontale Zeile im Bereich der Addierwerkstufen stellt Schiebungen zu ermöglichen. Die unterste Zeile des ein Teilprodukt dar, das über die Selektoren 8, 10 in dem Vervielfachungs-Generator 10 zugeordneten die zugeordneten Addierwerkstufen 106 übertragen Registerteiles zeigt, daß die dritte Bitstelle von rechts worden ist. Die vertikalen Spalten im Bereich der 25 zur Bestimmung des Vorzeichens des Multiplikanden Addierwerkstufen geben die Wertstellen an, die tat- benutzt wird. Der Inhalt dieser Stelle wird zu der sächlich beim Durchgang durch die betreffende Ad- Korrekturschaltung 36 übertragen, wie die Fig.2A dierwerkstufe addiert worden sind. Die Ausrichtung bis 2 E zeigen.rer is. The assimilator 24 can thus be a binary one of the correction circuit 36 in the parallel adding unit described, in which not all possible ways are passed to the subtracting unit 26. Because the As input lines are used. similator 24 now supplies output signals, the reference to FIG. 7 A to 7 D and on the basis of a high digit part of the same via the subtracter then in connection with FIGS. 8A to 8D are 5 26 transferred to the output register. In the example of the calculation, of course, the effect will now be shown. The content of the assimilator has previously been clarified with the transfers from the data that are still to be processed using the multiplication device shown. 7A and 7B show the bit position memory 54 of the respective adder distribution combined during the operation of the multipliers 106. The verting device that becomes effective here. In the upper part of these figures io bindings can be seen from Fig. 6B,
the content of the adders 16 and 20 in the form of the FIG. 7C shows the content of the multiplicand numbers of the value places specified in the register 2 during the various operational storage circuits 86 of the various adding phases. It can be seen from this how the content of the factory stage 106 is shifted during the time intervals TO to multiplicand register 2, with Γ 4 being stored. The graduation of the individual, 15 only the three lower-digit bits, i.e. the fields representing the adder stages, represent the three at the right end of the horizontal three-bit position shifts between the row representing the individual content and the assigned Verne time intervals. The number given in the multiplication generator 8 or 10, square fields leaves the contribution of the relevant- The two Xs in the top line of FIG. 7 C f the value position for the end result recognize which 20 are blank bits that are used around which this appears in registers 18 and 22. Every horizontal formation of the two and fourfold during the zonal line in the area of the adder stages represents to enable shifts. The bottom line of the register part, which is a partial product transferred via the selectors 8, 10 in the multiplication generator 10 and assigned to the assigned adder stages 106, shows that the third bit position from the right has been entered. The vertical columns in the area of the 25 for determining the sign of the multiplicand adder stages indicate the value places that tat is used. The content of this point is transferred to the neuter when passing through the relevant Ad correction circuit 36, as the Fig.2A dierwerkstufe have been added. Show the alignment up to 2 E.

und Addition wird durch die Verschiebeoperationen Die Fig. 7D gibt die Verteilung der Multiplikan-and addition is carried out by the shift operations. Fig. 7D shows the distribution of the multiplication

um jeweils drei Stellen während der aufeinanderfol- 30 denstellen zum Zeitpunkt ihres Austrittes aus denby three positions during each of the consecutive positions at the time of their exit from the

genden Zeitabschnitte unter Wirkung der Taktim- Vervielfachungs-Generatoren 8 und 10 an. Es istThe time periods under the action of the clock multiplier generators 8 and 10 occur. It is

pulse X2, G2A, G3A, GIB und G3B von ersichtlich, daß das Zwei-Vielfache eine einfachepulse X2, G2A, G3A, GIB and G3B can be seen from that the two-multiple is a simple

Fig. 5A und 5B bewirkt. Am Ende der Zeit Γ4 Stellenverschiebung des Eins-Vielfachen nach linksFigures 5A and 5B causes. At the end of the time Γ4 digit shift of the one-multiple to the left

sind den Addierwerkstufen der Addierwerke 16 und ist und daß das Vier-Vielfache eine doppelte Stellen-are the adder stages of the adder 16 and is and that the four-multiple is a double digit

20 die in der untersten Zeile (oberer Teil von 35 verschiebung des Eins-Vielfachen nach links ist.20 which is in the bottom line (upper part of 35 shifting the one-multiple to the left.

Fig.7A und 7B) eingetragenen Stellen zugeordnet. Außerdem ist zu ersehen, daß das Drei-Vielfache7A and 7B) assigned to the entered positions. It can also be seen that the three-fold

Der Inhalt der Register 18 und 22 entspricht dabei durch Addition des Eins-Vielfachen und des Zwei-The content of registers 18 and 22 corresponds to the addition of the one-multiple and the two-

den durch die strichlierten vertikalen Linien begrenz- Vielfachen gebildet wird.is formed by the limited by the dashed vertical lines multiples.

ten Stellenteilen. Während der Zeit TS wird der In- Die folgenden Tabellen erläutern die Operation halt des A -Addierwerkes 20 und des B-Addierwer- 40 des Umcodierers 6. Wie bereits beschrieben wurde, kes 16 sowie des D-Registers 18 kombiniert. Das werden die Multiplikatorbits in Gruppen von jeweils Resultat dieser Operation ist aus dem Block ,4-Ad- drei neuen Bits und einem Bit, das bereits in der vordierwerk 20 in Fig. 7B ersichtlich. Es handelt sich hergehenden Gruppe behandelt worden ist, geprüft um die Summen des Inhaltes des Registers 18 und und umcodiert. In der ersten Zeile von Tabelle I ist der Addierwerkstufen Bl, B 2 und B 3. Die Details 45 die Binärzahl 13 in zwei Gruppen zu je drei Bits einder Übertragung des Inhaltes des B-Addierwerkes getragen. Werden diese Binärgruppen für sich deco-16 zum .4-Addierwerk 20 sind aus Fig. 7E zu er- diert, so erhält man die Oktalzahlen 1 und 5. Da sehen. Der im linken Teil dieser Figur strichliert hierbei die Eins den Stellenwert 8 hat. ist eine einumrandete Teil des B-Addierwerkes 16 wird in den fache Umwandlung in die Binärzahl 13 möglich, wie im rechten Teil der Figur strichliert dargestellten 50 die Zeile 2 zeigt. Die Zahl 5 kann andererseits dar-Teil des ^-Addierwerkes 20 übertragen. Die Ver- gestellt werden durch den Ausdruck 8—3, und da, bindungen, über die diese Übertragung erfolgt, sind wie vorausgehend erwähnt, die Zahl 8 die niedrigste aus dem unteren Teil von Fig. 6A zu ersehen. Wäh- Stelle der zweiten Oktal-Position ist, kann für den rend des Zeitintervalls T6 wird der Inhalt der Spei- gesamten Ausdruck die Oktalzahl 2, —3 geschrieben chereinrichtungen des /!-Addierwerkes 20 und des 55 werden, wie es die unterste Zeile der Tabelle I zeigt. B-Addierwerkes 16 zum Assimilator 24 und zu den In dieser Zeile ist auch die Umwertung der Oktalhöchsten drei Wertstellen des Teilprodukt-Registers zahl 2, —3 in die äquivalente Dezimalzahl 13 ange-22 übertragen. Zur gleichen Zeit werden Signale von geben.ten positions. During the time of the TS is home The following tables illustrate the operation stop of the A -Addierwerkes 20 and the B-Addierwer- 40 of the transcoder 6. As already described, kes 16 and the D register combines 18th These are the multiplier bits in groups, each result of this operation is from the block, 4-Ad- three new bits and one bit that can already be seen in the front-end unit 20 in FIG. 7B. It concerns the forward group has been treated, checked for the sums of the contents of the register 18 and and recoded. In the first line of table I the adder stages B1, B 2 and B 3. The details 45 carry the binary number 13 in two groups of three bits each for the transmission of the content of the B adder. If these binary groups are deco-16 for themselves .4 adder 20 are to be grounded from FIG. 7E, then the octal numbers 1 and 5 are obtained. The dashed line in the left-hand part of this figure means that one has the value 8. a framed part of the B adder 16 is possible in the fold conversion into the binary number 13, as shown in the right part of the figure with dashed lines 50 shows line 2. On the other hand, the number 5 can be transmitted as part of the ^ -adding unit 20. The adjustments are made by the expression 8-3, and since the connections via which this transmission takes place are, as previously mentioned, the number 8, the lowest, can be seen in the lower part of FIG. 6A. While the second octal position is, the contents of the entire expression can be written as the octal number 2, -3 for the end of the time interval T6 Table I shows. B-adder 16 to assimilator 24 and to the In this line the revaluation of the three highest octal value places of the partial product register number 2, -3 in the equivalent decimal number 13 is transferred. At the same time signals will be given.

Tabelle ITable I.

Binärzahl ..Binary number .. Oktalausdruck ......Octal expression ...... 001001 101101 = 8·= 8 1 + 51 + 5 3-2-3-2- 3 =3 = 1313th Oktalzahl ..Octal number .. 1,1, 55 -3 =-3 = 1313th UmcodierterRecoded 1,1, 8-38-3 1313th

Tabelle IITable II

4-Bit-Multiplikator4-bit multiplier OO OO OO 4-Bit-Umcodier-Ausgang4-bit recoding output -4+2+1+1-4 + 2 + 1 + 1 OO OO 11 GewichtWeight OO OO 11 OO OO OO OO 11 11 + 1+ 1 OO 11 OO OO + 1+ 1 OO T-HT-H OO T-HT-H +2+2 OO 11 11 OO + 2+ 2 OO 11 11 11 + 3+ 3 OO OO OO OO + 3+ 3 OO OO OO 11 +4+4 11 OO 11 OO -4-4 T-HT-H OO 11 11 -3-3 T-HT-H T-HT-H OO OO -3-3 11 11 OO 11 -2-2 11 T-HT-H 11 OO -2-2 11 11 11 11 11 11 -1-1 11 OO

Tabelle ΙΠTable ΙΠ BinärzahlBinary number 001001 101101 Umcodiert mit Hilfe von
Tabelle!! Recoded with the help of
Table!! 2,2, -3 = 13-3 = 13

Die Tabelle III zeigt die Art und Weise, in welcher die Multiplikatorbits im Umcodierer 6 behandelt werden. Es ist ersichtlich, daß jeweils bei Umcodierung von drei neuen Bits auch das höchststellige Bit der vorausgehenden Bitgruppe erfaßt wird. Die Tabelle II ist eine Umcodiertabelle für die verschiedenen Multiplikator-Bitkombinationen. In der mit »Gewicht« bezeichneten Zeile sind auf der linken Seite die Stellenwerte für die verschiedenen, dem Umcodierer 6 zugeführten Vier-Bit-Gruppen des Multiplikators angegeben. Bei Verwendung dieser Tabelle kann z. B. die in Tabelle III angegebene Binärzahl in einfacher Weise umcodiert werden. Dies geschieht dadurch, daß die Vier-Bit-Zahl 1010 zu — 3 und die Vier-Bit-Zahl 0011 zu +2 umcodiert werden, wie die entsprechenden Zeilen der Tabelle II erkennen lassen. Durch einen Vergleich des Resultates mit der untersten Zeile von Tabelle I ist die Richtigkeit der Umcodierung überprüfbar. Die einzelnen Abschnitte 108 des Umcodierers 6 (Fig. 2B und 2 c) sind entsprechend der Umcodiertabelle II in für sich bekannter Weise mit Hilfe von logischen Schaltungen aufgebaut. Es ist jedoch zu bemerken, daß die in Tabelle II angegebene Form lediglich exemplarisch zu werten ist und daß ebensogut andere Umcodiersysteme im Rahmen vorliegender Erfindung verwendet werden können.Table III shows the manner in which the multiplier bits are handled in the transcoder 6. It can be seen that when three new bits are recoded, the most significant bit of the preceding bit group is also recorded. Table II is a recoding table for the various multiplier bit combinations. On the left-hand side of the line labeled “Weight”, the place values for the various four-bit groups of the multiplier that are fed to the transcoder 6 are given. When using this table, e.g. B. the binary number given in Table III can be recoded in a simple manner. This is done by recoding the four-bit number 1010 to -3 and the four-bit number 0011 to +2, as can be seen in the corresponding lines in Table II. The correctness of the recoding can be checked by comparing the result with the bottom line of Table I. The individual sections 108 of the transcoder 6 (FIGS. 2B and 2c) are constructed in accordance with the transcoding table II in a manner known per se with the aid of logic circuits. It should be noted, however, that the form given in Table II is only to be regarded as an example and that other encoding systems can just as well be used within the scope of the present invention.

RechenbeispielCalculation example

In den Fig. 8A bis 8E ist ein Multiplikationsbeispiel zweier binärer Operanden, von denen jeder 24Binärstellen aufweist, dargestellt. Die Fig. 8A zeigt die herkömmliche Verknüpfung der beiden Operanden zu einem Produkt, für das 48 Stellen angegeben werden, obgleich hiervon nur ein Teil Ziffernbedeutung hat.8A to 8E is a multiplication example two binary operands, each of which has 24 binary digits. Figure 8A shows the conventional combination of the two operands to form a product for which 48 positions are specified although only a part of this has numerical significance.

Die Fig. 8B stellt in ähnlicher Weise wie die Fig. 7A und 7B die Arbeitsweise der Multiplikationseinrichtung dar. In der ersten Zeile sind in den mit B-Addierwerk 16 und A -Addierwerk 20 bezeichneten Blöcken die von dem Umcodierer 6 gelieferten Ausgangssignale angegeben. Eine jede Drei-Bit-Gruppe des Multiplikators führt nach dem Schema der obigen Tabelle II zu einem der angegebenen Signale. Die in F i g. 8 B von oben nach unten aufeinanderfolgenden Zeilen stellen die TeilprodukteFIG. 8B in a similar manner as Figs. 7A and 7B, the operation of the multiplying means. In the first row are in the blocks designated 20, the output signals provided by the recoder 6 indicated with B-adder 16 and A -Addierwerk. Each three-bit group of the multiplier leads to one of the indicated signals according to the scheme of Table II above. The in F i g. 8 B rows consecutive from top to bottom represent the partial products

ίο dar, die in die zwei Addierwerke 16 und 20 eingegeben werden. Es handelt sich also um die Ausgangssignale der Vervielfachungs-Generatoren 8 und 10. Diese Signale werden unter Steuerung der Ausgangssignale des Umcodierers 6 in die Addierwerke 16 und 20 übertragen. In der dritten Zeile des A-Addierwerk-Abschnittes sind drei Einsen eingetragen. Wie oben erklärt wurde, stellen diese einzelne Korrekturwerte dar, die jeweils dann auftreten, wenn ein Ausgangssignal des Umcodierers 6 einen negativen Wert bezeichnet. Diese Einsen führen eine notwendige Korrektur durch, wenn ein Eins-Komple- - ment in ein Zwei-Komplement umzuwerten ist, um in bekannter Weise eine Subtraktion zu erreichen. Wie vorausgehend bereits erläutert wurde, erfolgt die Einführung dieser Einsen in das Addierwerk 20 automatisch unter Steuerung der Negativen-Vielfachen-Ausgangsleitung —4 der einzelnen Abschnitte 108 des Umcodierers 6. Diese Leitung bewirkt, daß die Binärziffer Eins in den Übertragsspeicherteil der betreffenden Addierwerkstufen 106 des Addierwerkes 20 eingegeben wird. Hierdurch wird das gesamte negative Vielfache, das in die zu dieser Addierwerkstufe gehörenden Volladdierer übertragen wird, in das Eins-Komplement umgewertet. ίο which are entered into the two adding units 16 and 20. These are the output signals from the multiplication generators 8 and 10. These signals are transmitted to the adders 16 and 20 under control of the output signals from the transcoder 6. In the third line of the A adder section, three ones are entered. As explained above, these represent individual correction values that occur when an output signal of the transcoder 6 designates a negative value. These ones carry out the necessary correction when a one's complement is to be converted into a two's complement in order to achieve a subtraction in a known manner. As has already been explained above, the introduction of these ones into the adder 20 takes place automatically under control of the negative-multiple output line -4 of the individual sections 108 of the transcoder 6. This line causes the binary digit one to be entered in the carry memory part of the adder stages 106 in question Adder 20 is entered. As a result, the entire negative multiple that is transferred to the full adders belonging to this adder stage is converted into the one’s complement.

Das Resultat der Teilprodukt-Akkumulationen in den Addierwerken 16 und 20 während der Zeiten Π bis T 4 ist in der mit »Teilsummen« bezeichneten Zeile angegeben. Diese Teilsummen stellen den Inhalt der Speicherstellen der Addierwerke 16 und 20 sowie den Inhalt des Teilprodukt-Registers 22 und des Registers 18 dar. Es folgt daraufhin eine Übertragung der Teilsumme des .B-Addierwerkes 16 aus den Speicherstellen der einzelnen Addierwerkstufen 106 dieses Addierwerkes und aus dem D-Register 18 in das yl-Addierwerk 20, soweit es sich um überlappte Stellen handelt. Außerdem erfolgt eine Vorbereitung zur Übertragung des nicht überlappten Summenteiles in den Assimilator 24. Während der Zeit T 6 gelangt der Inhalt des y4-Addierwerkes 20 zum Assimilator 24. Der Assimilator 24 erzeugt nach Empfang der Eingangssignale sehr schnell ein Ausgangssignal, das in das Ausgangsregister 28 eingegeben wird. Hierbei geschieht, sofern erforderlich, eine Korrektur durch das Subtrahierwerk 26 für diejenigen Stellen, für die — 1-Korrektursignale geliefert werden. Dies ist jeweils dann der Fall, wenn ein positiver Multiplikand auftritt und negative Vielfache am Ausgang des Umcodierers 6 erscheinen.The result of the partial product accumulations in the adders 16 and 20 during the times Π to T 4 is given in the line labeled “partial sums”. These partial sums represent the content of the storage locations of the adders 16 and 20 as well as the content of the partial product register 22 and the register 18. This is followed by a transfer of the partial total of the .B adder 16 from the storage locations of the individual adder stages 106 of this adder and from the D register 18 into the yl adder 20, as far as it is a question of overlapping digits. In addition, there is a preparation for the transmission of the non-overlapped sum part to the assimilator 24. During the time T 6 , the content of the y4 adder 20 reaches the assimilator 24 is entered. If necessary, a correction is made by the subtracter 26 for those positions for which −1 correction signals are supplied. This is the case in each case when a positive multiplicand occurs and negative multiples appear at the output of the transcoder 6.

Die F i g. 8 C zeigt, wie aus dem Inhalt der Bitpositionen des Multiplikator-Registers 4 in Gruppen zu je vier Bits entsprechende Ausgangssignale des Umcodierers 6 gebildet werden. Die Vier-Bit-Gruppen werden zeitlich gestaffelt verarbeitet. Die Bildung der Umcodierer-Ausgangssignale ist unter Verwendung der obigen Tabellen verständlich. Zum Beispiel wird die Vier-Bit-Zahl 1100 der fünften Zeile der Tafel von F i g. 80 durch die Gewichte — 4, + 2,The F i g. 8C shows how from the contents of the bit positions of the multiplier register 4 in groups of four bits each corresponding output signals of the Umcodierers 6 are formed. The four-bit groups are processed in a staggered manner. The education the transcoder output signals can be understood using the tables above. For example becomes the four-bit number 1100 of the fifth line of the table of FIG. 80 by the weights - 4, + 2,

209 583/221209 583/221

17 1817 18

0,0 bestimmt, so daß sich ein Ausgangssignal von fügbar. Die Zeiten TS und T 6 sind der Zusammen-— 2 ergibt. Die Ausgangssignale gemäß F i g. 8 C fassung der sich überlappenden Teilsummenstellen erscheinen in der obersten Zeile der vorausgehend und der Übertragung des Resultates zum Assimilator erläuterten Fig. 8B und stellen dort die Auswahl- 24 sowie der Einstellung des Endprodukts im AusSteuersignale für die Abschnitte 15 der Selektoren 12 5 gangsregister28 in der aus Fig. 8B ersichtlichen und 14 zur Übertragung der Multiplikanden-Viel- Weise zugeordnet,
fachen in die zugeordneten Addierwerkstufen dar. Es ist einleuchtend, daß die im dargestellten Aus-0.0 determined, so that an output signal of addable. The times TS and T 6 are the sum of 2 results. The output signals according to FIG. 8 C version of the overlapping partial sum digits appear in the top line of Fig. 8B explained above and the transfer of the result to the assimilator and set there the selection 24 and the setting of the end product in the control signals for the sections 15 of the selectors 12 5 output register28 in the shown in FIG. 8B and assigned to 14 for the transmission of the multiplicand-many mode,
times into the assigned adder stages. It is evident that the

Die Fig. 8D stellt die Ausgangssignale der Ver- führungsbeispiel verwendeten Werte für die parallel vielf achungs-Generatoren 8 und 10 dar. Hierbei sind zu verarbeitenden Multiplikanden-Bitgruppen ρ und nur die positiven Vielfachen gezeigt, da die negativen io für die Zahl der Multiplikanden-Segmente q beliebig Vielfachen lediglich das Eins-Komplement der gleich- abwandelbar sind. Bei einer größeren Zahl für ρ wird namigen positiven Vielfachen sind. Zum Beispiel hat die Zahl der erforderlichen Teilprodukt-Akkumuladas — 3-Vielf ache, das auf den — 3-Leitungen des tionen reduziert. Je größer die Multiplikand-Bytes ρ Vervielfachungsgenerators 8 für das vierte Multipli- sind, desto weniger Zeit wird benötigt, um den vollkantenbyte erscheint, den Wert 001, da das positive 15 ständigen Multiplikanden in die Addierwerke ein-Vielf ache für dieses Byte gemäß F ig. 8 D 110 ist. Das zugeben. Andererseits ist auch ersichtlich, daß mit modifizierte — 3-Vielf ache am Ausgang des B- Ver- zunehmender Größe der Multiplikanden-Bytes ρ sich vielfachungs-Generators 10 ist in der rechten Spalte die Zahl der Volladdierer innerhalb einer jeden des diesem Generator zugeordneten Feldes in F i g. Addierwerkstufe erhöht. Ebenso erhöht sich die Zahl 8 D besonders dargestellt, um die notwendige Kor- 20 der Addierwerkstufen bei Vergrößerung der Zahl der rektur in den — 3-Vielf achen dieses Multiplikanden- parallel zu verarbeitenden Bitgruppen des Multipliteils, die durch das Subtrahierwerk 109 in Fig. 2A kators, was außerdem eine Erhöhung der Abschnitte in für sich bekannter Weise ausgeführt wird, zu ver- im Umcodierer 6 zu Folge hat. Andererseits hat die anschaulichen. Der untere Teil der F i g. 8 D zeigt Unterteilung des Multiplikanden in mehr als zwei lediglich die Zuordnung der Multiplikandenziffern 25 Segmented, wobei für jedes Segment ein separater zu den Bitpositionen im Multiplikanden-Register 2. Vervielfachungs-Generator, eine separate Selektor-8D shows the output signals of the exemplary embodiment used values for the parallel multiplication generators 8 and 10. Here, multiplicand bit groups ρ to be processed and only the positive multiples are shown, since the negative io for the number of multiplicand- Segments q arbitrarily multiples only the one's complement which can be modified equally. If the number for ρ is larger, the name will be positive multiples. For example, the number of partial product accumuladas required has reduced - 3 times that on the - 3 lines of the ion. The larger the multiplicand bytes ρ multiplication generator 8 for the fourth multiple, the less time is required for the full-edge byte to appear, the value 001, since the positive 15 constant multiplicand in the adder is a multiple for this byte according to FIG . 8 D 110 is. Admit that. On the other hand, it can also be seen that with modified - 3-multiples at the output of the B- increasing size of the multiplicand bytes ρ multiplication generator 10 is the number of full adders within each of the field assigned to this generator in the right column F i g. Adding unit level increased. Likewise, the number 8 D, shown in particular, increases by the necessary cor- 20 of the adder stages when the number of correction in the - 3 multiples of this multiplicand - bit groups of the multiplier part to be processed in parallel, which are processed by the subtracter 109 in FIG. 2A kators, which also results in an increase in the sections in a manner known per se, to be converted in the transcoder 6. On the other hand, the graphic has. The lower part of FIG. 8 D shows the division of the multiplicand into more than two, only the assignment of the multiplicand digits 25 Segments, with a separate one for the bit positions in the multiplicand register 2. Multiplicand generator, a separate selector

In Fig. 8E ist dargestellt, welche von den erzeug- schaltung und ein separates Addierwerk erforderlichIn Fig. 8E it is shown which of the generating circuit and a separate adding unit are required

ten Multiplikanden-Vielf achen nach Fig. 8 D von ist, einen zusätzlichen Steueraufwand zur Folge fürth multiplicand multiple according to FIG. 8 D of, entails an additional control overhead for

den Selektoren 12 und 14 zu den Addierwerken 16 die Zusammenfassung der von den einzelnen Addier-the selectors 12 and 14 to the adders 16 the summary of the individual adders

und 20 unter Steuerung der Vielfachen-Auswahl- 30 werken gebildeten Teilsummen zu einem gemein-and 20 partial sums formed under the control of the multiple selection units to form a common

Steuersignale von den Abschnitten des Umcodierers 6 samen Endprodukt.Control signals from the sections of the transcoder 6 seeds end product.

übertragen werden. Die in der linken Spalte der Die dargestellte Multiplikationseinrichtung besitztbe transmitted. The multiplier shown in the left column of the die has

Fig. 8E eingetragenen Zeiten TO bis Γ4 entspre- ein Aufwand-Arbeitsgeschwindigkeit-Verhältnis, dasFig. 8E entered times TO to Γ4 correspond to a work-speed ratio that

chen hierbei den Bytenummern 1 bis 5 der linken besser ist als dasjenige eines vollkommenen Parallel-the byte numbers 1 to 5 of the left is better than that of a perfect parallel

Spalte von F i g. 8 D. Während den Zeiten 0 bis 4 35 Multiplizierwerkes gleicher Arbeitsgeschwindigkeit,Column of FIG. 8 D. During times 0 to 4 35 multiplier at the same working speed,

werden die Teilprodukte in den zwei Addierwerken Zum Beispiel wurde für eine praktische Ausführungthe partial products in the two adding units, for example, have been made for a practical implementation

16 und 20 akkumuliert. Am Ende der Zeit T 4 sind, eine Kostenverbesserung um den Faktor 3 gegenüber16 and 20 accumulated. At the end of time T 4, compared to a cost improvement by a factor of 3

wie aus F i g. 8 B ersichtlich, die Teilsummen ver- einem Parallel-Multiplizierwerk errechnet.as in Fig. 8 B, the partial sums are calculated using a parallel multiplier.

Hierzu 9 Blatt ZeichnungenIn addition 9 sheets of drawings

Claims (7)

Patentansprüche:Patent claims: 1. Multiplikationseinrichtung zur teilweise parallelen Multiplikation binärer Faktoren mit Multiplikanden-Vervielfachungs-Schaltungen, die aus nacheinander zugeführten Gruppen von je ρ Multiplikanden-Ziffern Vielfache zu von diesen Gruppen dargestellten Werten bilden, mit einem in Abschnitte unterteilten Addierwerk, in dem jeder Abschnitt zur parallelen Akkumulation des Vielfachen einer Multiplikanden-Zifferngruppe geeignet ist, mit den Eingängen der Abschnitte zugeordneten Selektorschaltungen,, von denen jede mit allen Ausgängen der Vervielfachungs-Schaltungen verbunden ist und von einer zugeordneten Gruppe mehrerer parallel wirksamer Gruppen zu r Multiplikatorbits entsprechend einem von dieser Gruppe dargestellten Wert für einen Durchlaß eines bestimmten Vielfachen gesteuert wird, sowie mit einer Einrichtung zur Verschiebung der in den Addierwerksabschnitten akkumulierten Teilprodukte zum nächsten Addierwerksabschnitt nach Verarbeitung einer jeden Multiplikanden-Zifferngruppe, wobei die Anzahl der Multiplikanden-Zifferngruppen in wenigstens zwei aneinander anschließende Bereiche unterteilt ist, dadurch gekennzeichnet, daß für jeden Bereich (A, B) der Multiplikanden-Zifferngruppen eine separate Vervielfachungsschaltung (8,10) vorgesehen ist, denen je eine Multiplikanden-Zifferngruppe parallel zugeführt wird, daß für jede der Vervielfachungsschaltungen ein in Abschnitte unterteiltes Addierwerk (20 oder 16) vorgesehen ist, dessen zugeordnete Sektorschaltungen (15) mit in der Stellenfolge gleichgeordneten Selektorschaltungen in den Eingängen des anderen Addierwerkes zueinander parallel von der gleichen Multiplikator-Zifferngruppe gesteuert werden, daß ein. niedrigstelliger Teil des höherstelligen Addierwerkes mit dem Eingang des niedrigstelligen Addierwerkes verbunden ist und diesem nach Abschluß der Teilproduktakkumulation diejenige Teilsumme zuführt, deren Wertstellen mit den vom niedrigstelligen Addierwerk verarbeiteten Wertstellen übereinstimmen, , und daß mit den Ausgängen der Addierwerke (16, 20) ein zusätzliches Addierwerk (Assimilator 24) verbunden ist, dem die in den Abschnitten der Addierwerke (16, 20) enthaltenen Teilsummen und Überträge zur Bildung der Endsumme stellengerecht zugeführt werden.1. Multiplication device for partially parallel multiplication of binary factors with multiplicand-multiplication circuits, which form multiples of the values represented by these groups from successively supplied groups of ρ multiplicand digits, with an adder subdivided into sections, in which each section for parallel accumulation of the multiple of a multiplicand digit group is suitable, with the inputs of the sections assigned selector circuits, each of which is connected to all outputs of the multiplication circuits and from an assigned group of several parallel groups to r multiplier bits corresponding to a value represented by this group for a passage of a certain multiple is controlled, and with a device for shifting the partial products accumulated in the adder sections to the next adder section after processing each multiplicand digit group, wherein the number of multiplicand digit groups is divided into at least two adjoining areas, characterized in that a separate multiplying circuit (8,10) is provided for each area (A, B) of the multiplicand digit groups, each of which is supplied with a multiplicand digit group in parallel is that for each of the multiplication circuits an adder (20 or 16) divided into sections is provided, its associated sector circuits (15) with selector circuits of the same order in the inputs of the other adder are controlled in parallel by the same group of multiplier digits that one. The lower-digit part of the higher-digit adding unit is connected to the input of the lower-digit adding unit and, after the partial product accumulation has been completed, supplies this partial sum whose value places match the value places processed by the lower-digit adding unit, and that an additional adding unit is connected to the outputs of the adding units (16, 20) (Assimilator 24) is connected to which the partial sums and carry-overs contained in the sections of the adding units (16, 20) for forming the final sum are fed to the correct location. 2. Multiplikationseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß an die niedrigste Addierwerkstufe (106) eines jeden der Addierwerke (16,20) ein Schieberegister (18,22) angeschlossen ist, das durch einen Schiebetaktimpuls für eine Verschiebung seines Inhaltes um ρ Ziffernstellen steuerbar ist, und daß das Schieberegister (22) des dem stellenwertmäßig niedrigsten Multiplikandenbereich zugeordneten Addierwerkes (20) als Teil des Produktregisters verwendet wird, während der Inhalt des anderen Schieberegisters (18) nach Beendigung der Teilprodukt-Akkumulationen parallel dem niedrigstelligen Addierwerk (20) zugeführt wird.2. Multiplication device according to claim 1, characterized in that a shift register (18,22) is connected to the lowest adder stage (106) of each of the adder units (16,20), which can be controlled by a shift clock pulse for shifting its content by ρ digits and that the shift register (22) of the adder (20) assigned to the lowest multiplicand range in terms of digit is used as part of the product register, while the content of the other shift register (18) is fed in parallel to the low-digit adder (20) after the partial product accumulations have ended . 3. Multiplikationseinrichtung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß jede Addierwerkstufe (106) aus ρ Volladdierern mit je einem Zwischenspeicher (86) für eine Teilprodukt-Summenziffer besteht und einen gemeinsamen Übertrags-Zwischenspeicher (54,56) aufweist, dessen Eingang mit dem Übertragsausgang des Volladdierers der höchsten Ziffernstelle innerhalb der Addierwerkstufe verbunden ist und dessen Ausgang zum Eingang des Volladdieres der niedrigsten Ziffernstelle der gleichen Stufe rückkoppelbar ist. .3. Multiplication device according to claim 1 and 2, characterized in that each adder stage (106) consists of ρ full adders each with a buffer (86) for a partial product sum digit and has a common carry buffer (54,56), the input of which with is connected to the carry output of the full adder of the highest digit within the adder stage and whose output can be fed back to the input of the full adder of the lowest digit of the same stage. . 4. Multiplikationseinrichtung nach den Ansprüchen! bis 3, dadurch gekennzeichnet, daß die Multiplikanden-Vervielfachungs-Schaltungen (8,10) die Hälfte der verschiedenen möglichen Vielfachen bilden, die durch die selektierende Multiplikator-Zifferngruppe auswählbar sind, daß zu diesen Vielfachen durch binäre Komplementierung die gleichwertigen negativen Vielfachen erzeugt werden, daß sich die selektierenden Multiplikatorzifferngruppen teilweise überlappen und daß der Wert dieser Gruppen für Bitkombinationen, zu denen der die wertstellenmäßig nächsthöhere Multiplikator-Zifferngruppe überlappende Stellenteil signifikante Bits beiträgt, als auf diese Gruppe bezogener negativer Wert dargestellt wird, der zur Selektion eines entsprechenden negativen Vielfachen als negatives Teilprodukt dient, welches in der betreffenden Addierwerkstufe (106) durch komplementäre Addition von den bis dahin akkumulierten Teilprodukten subtrahiert wird. ,4. Multiplication device according to the claims! to 3, characterized in that the multiplicand-multiplying circuits (8,10) half the different possible ones Form multiples that can be selected by the selecting multiplier group of digits that to these multiples by binary complementation the equivalent negative multiples be generated that the selecting multiplier digit groups partially overlap and that the value of these groups for bit combinations to which the value place-wise the next higher multiplier digit group contributes significant bits than the overlapping digit part negative value related to this group is shown, which is used to select a corresponding negative multiple is used as a negative partial product, which is used in the relevant adder stage (106) by complementary addition of the partial products accumulated up to that point is subtracted. , 5. Multiplikationseinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Multiplikanden-Zifferngruppen Oktalzifferngruppen mit je drei Ziffernstellen sind und die Multiplikator-Zifferngruppen aus je einer dreistelligen Oktalzifferngruppe und einer Ziffernstelle der nächsthöheren Oktalzifferngruppe bestehen und daß die Multiplikanden-Vervielfachungs-Schaltungen (8, 10) die Vielfachen +1, +2, +3 und +4 sowie deren Komplemente als die —1-, —2-, —3-, — 4-Vielfachen erzeugen.'5. Multiplication device according to claim 4, characterized in that the multiplicand digit groups Octal digit groups with three digits each are and the multiplier digit groups from a three-digit octal digit group and one digit from the next higher Octal digit group exist and that the multiplicand multiplication circuits (8, 10) the multiples +1, +2, +3 and +4 as well as their complements as the -1, -2, -3, -4 multiples produce.' 6. Multiplikationseinrichtung nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß jede der Multiplikator-Zifferngruppen einer Umcodierschaltung (108) zugeführt wird, die aus den vier Bits der betreffenden Gruppe bei Fehlen eines Eins-Bits in der die nächsthöhere Gruppe überlappenden Ziffernstelle Multiplikanden-Vielfaehen-Auswahlsignale +1 bis +4 und bei Vorhandensein eines Eins-Bits in dieser Ziffernstelle Multiplikanden - Vielfachen - Auswahlsignale — 1 bis —4 bildet.6. Multiplication device according to claims 4 and 5, characterized in that each of the multiplier digit groups is fed to a coding circuit (108) which is composed of the four bits of the relevant group in the absence of a one bit in the next higher group overlapping digit position multiplicand multiple selection signals +1 to +4 and, if a one bit is present in this digit position, multiplicands - multiples - selection signals - 1 to -4 forms. 7. Multiplikationseinrichtung nach den Ansprüchen 1 bis 6, dadurch gekennzeichnet, daß als Multiplikanden-Register (2) zwei Schieberegister vorgesehen sind, die durch einen Schiebetaktimpuls für eine Verschiebung ihres Inhaltes um ρ Ziffernstellen steuerbar sind.7. Multiplication device according to claims 1 to 6, characterized in that two shift registers are provided as the multiplicand register (2) which can be controlled by a shift clock pulse for shifting their content by ρ digits.