DE2821230C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Erkennen der Frequenz eines Kennungssignals des Verkehrsfunkkennungssystems nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a circuit arrangement for detecting the Frequency of an identification signal of the traffic identification system after the preamble of claim 1.

Es ist bekannt, phasensynchronisierte Regelschleifen, abgekürzt als PLL-Schaltungen bezeichnet, zur Erkennung von bestimmten, diskreten Frequenzen in einem Signal heranzuziehen.It is known to use phase-locked loops, abbreviated as PLL circuits called, for the detection of certain, discrete To use frequencies in a signal.

Aus der DE-OS 25 01 714 ist ein Verfahren zum Erkennen von diskre­ ten Frequenzen in einem Eingangssignal unter Verwendung einer pha­ sensynchronisierten Regelschleife bekannt, bei dem die Perioden­ dauer des Eingangssignals durch ein Zählverfahren ermittelt und der spannungsgesteuerte Oszillator der phasensynchronisierten Regel­ schleife mit einem der ermittelten Periodendauer im Vergleich zu einer Soll-Periodendauer entsprechenden Signal über einen Vor- und Rückwärtszähler gesteuert wird.DE-OS 25 01 714 describes a method for recognizing discre frequencies in an input signal using a pha known synchronized control loop, in which the periods duration of the input signal determined by a counting method and the voltage-controlled oscillator of the phase-locked rule loop with one of the determined period duration in comparison to a signal corresponding to a target period via a preliminary and Down counter is controlled.

Aus der auf denselben Erfinder wie die vorliegende Erfindung zu­ rückgehenden DE-OS 24 13 603 ist ein Verfahren und eine Schaltungs­ anordnung bekannt, bei der zum Erkennen von diskreten Frequenzen in einem Signal statt des üblicherweise verwendeten Tiefpasses und des spannungsgesteuerten Oszillators ein im Teilerverhältnis span­ nungsgesteuert variierbarer Frequenzteiler verwendet wird.Towards the same inventor as the present invention declining DE-OS 24 13 603 is a method and a circuit arrangement known in the detection of discrete frequencies in one signal instead of the commonly used low pass and of the voltage-controlled oscillator a span in the divider ratio variable frequency divider is used.

Verfahren und Schaltungsanordnung der genannten Art werden bei­ spielsweise auf dem Gebiet des Verkehrsfunks zur Erkennung der Be­ reichsfrequenz in einem Eingangssignal herangezogen. Die Steuerung des phasengesteuerten Oszillators oder die Programmierung des vari­ ierbaren bzw. programmierbaren Frequenzteilers kann zur Bereichs­ wahl vom Bedienungsteil aus erfolgen, so daß die Schaltungsanord­ nung dann in der üblichen Weise gemäß dem PLL-System prüft, ob ein Signal mit der gewählten Bereichsfrequenz im Eingangssignal enthal­ ten ist.Methods and circuit arrangement of the type mentioned are in for example in the field of traffic radio to recognize the Be range frequency used in an input signal. The control  of the phase-controlled oscillator or the programming of the vari Programmable or programmable frequency divider can be used for the range choice from the control panel, so that the circuit arrangement voltage then checks in the usual way according to the PLL system whether a Include signal with the selected range frequency in the input signal is.

Beim Gegenstand der DE-OS 24 13 603 ist es erforderlich, den in der PLL vorgesehenen Frequenzteiler manuell mit einem einer Kennfrequenz zugeordneten Teilerverhältnis zu programmieren, wobei die PLL nur beim Vorhandensein dieser vorgegebenen Kennung einrastet.In the subject of DE-OS 24 13 603 it is necessary that in the PLL provided frequency divider manually with a characteristic frequency program assigned division ratio, the PLL only clicks into place when this specified identifier is present.

Der Erfindung liegt die Aufgabe zugrunde, eine gattungsgemäße PLL derart zu gestalten, daß sie beim Vorhandensein einer der Kennfre­ quenzen selbsttätig auf diese einrastet.The invention has for its object a generic PLL to be designed in such a way that in the presence of one of the characteristics sequences automatically snap into place.

Diese Aufgabe wird durch die Merkmale im kennzeichnenden Teil des Anspruchs 1 gelöst.This object is achieved by the features in the characterizing part of claim 1 solved.

Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß die vorgeschlagene, wenig aufwendige Schaltungsanordnung eine sichere und schnelle Erkennung der Verkehrsfunk-Bereichsfrequen­ zen ermöglicht, ohne daß ein Bereichswahlschalter erforderlich ist. Dabei wird zunächst eine Periodendauermessung durchführt. Mit der ermittelten Periodendauermessung wird dann die Programmierung des programmierbaren Frequenzteilers in der PLL-Schaltung direkt ge­ steuert. Der PLL-Schaltung sind in der üblichen Weise ein Phasenver­ gleicher, eine Integrierstufe und ein Schwellwertschalter nachge­ schaltet.The advantages achieved with the invention are in particular in that the proposed, inexpensive circuit arrangement a reliable and fast detection of the traffic radio area frequencies zen enables without a range selector switch is required. First, a period measurement is carried out. With the determined period duration measurement is then the programming of the programmable frequency divider in the PLL circuit directly ge controls. The PLL circuit are in the usual way a phase ver same, an integration stage and a threshold switch nachge switches.

Mit den im Anspruch 2 angegebenen Maßnahmen läßt sich zudem die An­ sprechzeit der PLL erheblich verkürzen. Vorzugsweise wird die Zeit zwischen jeweils gleichen Signalflanken zur Ermittlung der Perioden­ dauer herangezogen. Um ein richtiges Ergebnis der Periodendauer­ messung noch schneller, beispielsweise innerhalb von 1 bis 1,5 Peri­ den bei nicht gestörtem Eingangssignal zu erhalten, werden die Si­ gnalflanken bzw. die Zwischenräume zwischen den Signalflanken in beiden Schwingungsrichtungen ausgewertet.With the measures specified in claim 2, the can also reduce the speaking time of the PLL considerably. Time is preferred between the same signal edges to determine the periods permanently used. To get a correct result of the period  measurement even faster, for example within 1 to 1.5 peri to get that with an undisturbed input signal, the Si signal edges or the spaces between the signal edges in evaluated both vibration directions.

Eine Änderung der Programmierung bzw. der Ansteuerung des program­ mierbaren Frequenzteilers kann vorteilhafterweise bei Annäherung der Integratorinformation an die Schallschwelle davon abhängig ge­ macht werden, daß mehrere Male hintereinander, beispielsweise mindestens dreimal, die gleiche Periodendauer vorliegt. Auf diese Weise ist eine noch sichere Erkennung der Frequenz möglich.A change in the programming or the control of the program mable frequency divider can advantageously when approaching the integrator information to the sound threshold depending on it be made several times in a row, for example at least three times, the same period exists. To this An even more reliable detection of the frequency is possible in this way.

Die Erfindung wird nachstehend anhand der Zeichnung beispielsweise näher erläutert. Es zeigt The invention is explained in more detail below with reference to the drawing explained. It shows  

Fig. 1 eine konkrete Ausführungsform der erfindungsgemäßen Schaltungsanordnung im Zusammen­ hang mit der Bereichsfrequenzerkennung auf dem Gebiet des Verkehrsfunks. Fig. 1 shows a specific embodiment of the circuit arrangement according to the invention in connection with the area frequency detection in the field of traffic radio.

Die Schaltungsstufen 1, 2, 3, 6, 8, 9, 10 der Fig. 1 entsprechen den mit denselben Bezugszeichen versehenen Schaltungsstufen bzw. -elementen von Fig. 2 der DE-OS 24 13 603 desselben Anmelders. Der im Teilerverhältnis spannungsgesteuert variierbare Frequenz­ teiler 1, 2, 3 und der Phasenvergleicher 6 bilden zusammen mit der Rückkoppelschleife zwischen dem Ausgang des Phasen­ vergleichers 6 und dem Eingang des Frequenzteilers 1, 2, 3 eine PLL-Schaltung. Am anderen Eingang des Frequenzteilers 1, 2, 3 bzw. an der ersten Frequenzteilerstufe 1 dieses Frequenzteilers 1, 2, 3 liegt die Sendefrequenz von 57 kHz als Pilotfrequenz an. Die Funktionsweise der PLL-Schaltung und der Integrierstufe 9, 10 von Fig. 1 ist der DE-OS 24 13 603 im einzelnen zu entnehmen und soll daher hier nicht nochmals wiederholt werden.The circuit stages 1, 2, 3, 6, 8, 9, 10 of FIG. 1 correspond to the circuit stages or elements of FIG. 2 provided with the same reference numerals in DE-OS 24 13 603 by the same applicant. The divider ratio in the voltage controlled variable frequency divider 1, 2, 3 and the phase comparator 6, together with the feedback loop between the output of the phase comparator 6 and the input of the frequency divider 1, 2, 3, a PLL circuit. At the other input of the frequency divider 1, 2, 3 or at the first frequency divider stage 1 of this frequency divider 1, 2, 3 , the transmission frequency of 57 kHz is present as a pilot frequency. The functioning of the PLL circuit and the integrating stage 9, 10 of FIG. 1 can be found in detail in DE-OS 24 13 603 and should therefore not be repeated here.

Bei der bekannten Schaltungsanordnung gem. Fig. 2 der DE-OS 24 13 603 wird ein Bereichswahlschalter (14, 15) zur manuellen Einstellung des Empfangsbereichs verwendet. Dieser Bereichswahlschalter der von Hand betätigt werden muß, wird mit der in Fig. 1 dargestellten Schaltungsanordnung umgangen, so daß die Schaltungsanordnung ohne Bereichs­ wahlschalter auskommt.In the known circuit arrangement acc. Fig. 2 of DE-OS 24 13 603, a range selector switch ( 14, 15 ) is used for manual setting of the reception area. This range selector switch, which must be operated by hand, is bypassed with the circuit arrangement shown in FIG. 1, so that the circuit arrangement does not require a range selector switch.

Zu diesem Zwecke wird das Ausgangssignal der ersten Frequenz­ teilerstufe 1, die eine Frequenzteilung von 24±0;±1 durchführt, einer Frequenzteilerstufe 20 bereitgestellt. Das frequenzmäßig durch vier geteilte Ausgangssignal der Frequenzteilerstufe 20 gelangt an die Eingänge von zwei Zählern 21 und 22. Am Rücksetzeingang des Zählers 21 liegt das Bereichskennsignal an, von dem ermittelt werden soll, ob es eine bestimmte Bereichskennfrequenz enthält. Die Flanken dieses Bereichskennsignals bewirken die Rücksetzung des Zählers 21, so daß dadurch die Periode des Bereichs­ kennsignals festgestellt wird. Um eine schnellere Perioden­ dauermessung vorzunehmen, gelangt das Bereichskennsignal bei der in Fig. 1 dargestellten Ausführungsform über ein Invertierglied 23 an den Rücksetzeingang des zweiten Zählers 22, der dieselbe Periodenmessung wie der Zähler 21, jedoch bei der anderen Polarität der Signalflanken des Bereichs­ kennsignals durchführt. Durch die Verwendung der beiden Zähler 21 und 22 kann man die Zeit zwischen jeweils gleichen Signalflanken bei beiden Polaritäten der Signalflanken aus­ werten, so daß sehr schnell ein richtiges Meßergebnis er­ halten wird. Mit diesen beiden Zählern kann das richtige Ergebnis der Periodendauermessung bereits innerhalb von 1 bis 1,5 Perioden vorliegen, wenn das Bereichskennsignal nicht gestört ist. Wenn es auf eine schnelle Ermittlung der Periodendauer nicht ankommt, so kann selbstverständlich auf den Zähler 22 und das Invertierglied 23 verzichtet werden.For this purpose, the output signal of the first frequency divider stage 1 , which carries out a frequency division of 24 ± 0; ± 1, is made available to a frequency divider stage 20 . The frequency-divided output signal of the frequency divider stage 20 reaches the inputs of two counters 21 and 22 . At the reset input of the counter 21 is the range characteristic signal from which it is to be determined whether it contains a specific range characteristic frequency. The edges of this area identification signal cause the counter 21 to be reset, so that the period of the area identification signal is thereby determined. To make a quicker period measurement, the area identification signal of the signal edges arrives at the position shown in FIG. 1, via an inverter 23 to the reset input of the second counter 22 that has the same period measurement as the counter 21, but with the other polarity of the region identification signal is carried out. By using the two counters 21 and 22 , one can evaluate the time between the same signal edges at both polarities of the signal edges, so that a correct measurement result will be obtained very quickly. With these two counters, the correct result of the period measurement can be available within 1 to 1.5 periods if the area identification signal is not disturbed. If a quick determination of the period is not important, the counter 22 and the inverter 23 can of course be dispensed with.

Das Ausgangssignal der Zähler 21 und 22, d. h. das Signal, das der Zeit zwischen jeweils gleichen Signalflanken einmal für die positive Signalflanken und einmal für die negativen Signalflanken entspricht, gelangt an einen Speicher 24, der jeweils das Maximum der beiden einlaufenden Zählerstände der Zähler 21 und 22 speichert. Am Eingang des Speichers 24 liegt weiterhin das Bereichskennsignal an. Das Ausgangssignal des Speichers 24, d. h. das Ergebnis der Periodendauermessung bzw. das Signal, das der Periodendauer des Bereichskennsi­ gnals entspricht, gelangt an eine Teilergrößenstufe 26, die in Abhängigkeit von der ermittelten Periodendauer des Be­ reichskennsignals der Frequenzteilerstufe 2 des im Teilerverhältnis programmierbaren Frequenzteilers 1, 2, 3 die entsprechende Teilergröße L, beispielsweise 11, 13, 15, 17, 21, 25 bereitstellt. Um eine zuverlässige, nicht zufällige Ansteuerung des programmierbaren Frequenzteilers zu erreichen, kann die Ansteuerung des programmierbaren Frequenzteilers bei Annäherung der Integratorinformation an die Schalt­ schwelle davon abhängig gemacht werden, daß die Perioden­ dauermessung mehrmals nacheinander, beispielsweise mindestens dreimal zum gleichen Ergebnis geführt hat. Dafür ist ein weiterer mit Vergleichern ausgestatteter Speicher 25 vorge­ sehen, der vom Speicher 24 bzw. von den Zählern 21 und 22 die Periodenzählsignale sowie das Bereichskennsignal zuge­ führt erhält, und der der Teilergrößenstufe 26 ein Steuer­ signal bereitstellt, wenn bei einer bestimmten Anzahl von aufeinanderfolgenden Periodendauermessungen das gleiche Ergebnis ermittelt wurde.The output signal of the counters 21 and 22 , ie the signal which corresponds to the time between the same signal edges once for the positive signal edges and once for the negative signal edges, is sent to a memory 24 , which in each case contains the maximum of the two incoming counter readings of the counters 21 and 22 stores. The area identification signal is still present at the input of the memory 24 . The output signal of the memory 24 , ie the result of the period duration measurement or the signal corresponding to the period duration of the range characteristic signal, reaches a divider size stage 26 which, depending on the determined period duration of the range characteristic signal of the frequency division stage 2 of the frequency divider 1 programmable in the division ratio , 2, 3 provides the corresponding divider size L , for example 11, 13, 15, 17, 21, 25 . In order to achieve a reliable, non-random control of the programmable frequency divider, the control of the programmable frequency divider when the integrator information approaches the switching threshold can be made dependent on the fact that the period duration measurement has led to the same result several times in succession, for example at least three times. For this purpose, a further memory 25 equipped with comparators is provided, which receives the period count signals and the area code signal from the memory 24 or from the counters 21 and 22 , and which provides the divider size stage 26 with a control signal when a certain number of consecutive Period duration measurements the same result was determined.

Einer Steuerstufe 27 wird das Bereichskennsignal, das Aus­ gangssignal der Integrierstufe 9, 10 sowie das Ausgangs­ signal einer Bereichskennanzeige 28 zugeführt. Das Aus­ gangssignal der Steuerstufe 27 gelangt ebenfalls an die Teilergrößenstufe 26. In der üblichen Weise ist die Inte­ grierstufe 9, 10 mit einem Schwellwertschalter 29 verbunden, der seinerseits mit der Bereichskennanzeigestufe 28 in Verbindung steht, der weiterhin ein Ausgangssignal der Teilergrößenstufe 26 zur Anzeige zugeleitet wird.A control stage 27 , the area code signal, the output signal from the integrating stage 9, 10 and the output signal of an area code display 28 is supplied. The output signal from the control stage 27 also reaches the divider size stage 26 . In the usual way, the integrating stage 9, 10 is connected to a threshold switch 29 , which in turn is connected to the area identification stage 28 , which is further supplied with an output signal of the divider size stage 26 for display.

Claims (2)

1. Schaltungsanordnung zum Erkennen der Frequenz eines Kennsi­ gnals des Verkehrsfunkkennungssystems mit einer phasenverriegel­ ten Regelschleife, die einen im Teilerverhältnis programmier­ baren von dem Hilfsträger (57 kHz) für das Kennsignal gespei­ sten Frequenzteiler umfaßt, dadurch gekennzeichnet, einen Zähler (21), dessen Zähleingang der Hilfsträger (57 kHz) oder eine davon abgeleitete Frequenz und dessen Rücksetzein­ gang das Kennsignal zugeführt wird, durch einen Speicher (24), der das Maximum der Zählerstände registriert und durch eine Programmierstufe (26), die bei Vorliegen vorgegebener Speicher­ zählerstände diesen jeweils zugeordnete Teilerverhältnisse im programmierbaren Frequenzteiler einstellt.1. Circuit arrangement for detecting the frequency of a Kennsi signal of the traffic radio identification system with a phasenverriegel th control loop, which includes a programmable in the divisible ratio from the subcarrier (57 kHz) for the identification signal fed frequency divider, characterized in that a counter ( 21 ), the counter input the subcarrier (57 kHz) or a frequency derived therefrom and the reset input of the identification signal is supplied by a memory ( 24 ) which registers the maximum of the counter readings and by a programming stage ( 26 ) which, in the presence of predetermined storage counter readings, each assigned these Divider ratios in the programmable frequency divider. 2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch einen weiteren Zähler (22), dessen Zähleingang der Hilfsträger oder eine davon abgeleitete Frequenz und dessen Rücksetzein­ gang das invertierte Kennsignal zugeführt wird und dessen Zäh­ lerstände dem Speicher (24) zugeführt werden.2. Circuit arrangement according to claim 1, characterized by a further counter ( 22 ), the counting input of the subcarrier or a frequency derived therefrom and the reset input of which the inverted identification signal is fed and whose counting resistances are fed to the memory ( 24 ).