DE2737134A1 - Verfahren zum herstellen einer ein-transistor-speicherzelle - Google Patents

Verfahren zum herstellen einer ein-transistor-speicherzelle

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DE2737134A1 DE19772737134 DE2737134A DE2737134A1 DE 2737134 A1 DE2737134 A1 DE 2737134A1 DE 19772737134 DE19772737134 DE 19772737134 DE 2737134 A DE2737134 A DE 2737134A DE 2737134 A1 DE2737134 A1 DE 2737134A1
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Description

  • Verfahren zum Herstellen einer Ein-Transistor-S#eicherzelle
  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Ein-Transistor-Speicherzelle, bei dem an der ebenen Oberfläche eines Substratkörpers eine einkristalline Halbleiterschicht epitaktisch abgeschieden, in der Halbleiterschicht zwei übereinander angeordnete Zonen vom einen Leitungstyp derart erzeugt werden, daß sie durch einen den entgegengesetzten Leitungstyp aufweisenden Halbleiterbereich voneinander vollständig getrennt sind, bei dem außerdem von der Oberfläche der einkristallinen Halbleiterschicht her eine durch die obere der beiden übereinander angeordneten Zonen führende und die untere der beiden Zonen mindestens erreichende Vertiefung mit nach der Tiefe zu konvergierenden ebenen Begrensunganächen hergestellt, dann die Halbleiteroberfläche in der Vertiefung mit einer Schicht aus Isoliermaterial abgedeckt und schließlich mit einer innerhalb der Vertiefung angeordneten Gateelektrode zur kapazitiven Steuerung der die Halbleiteroberfläche innerhalb der Vertiefung erreichenden beiden pn-Übergänge zwischen den beiden übereinander angeordneten Zonen des einen Leitungstyps versehen wird.
  • Die beiden übereinander angeordneten Zonen des einen Leitungstyps bilden die Source und die Drainzone eines durch die Gateelektrode kapazitiv gesteuerten NOS-Beldeffekttransistors, bei dem der pn-8bergang der einen dieser Zonen, insbesondere der als Source zu beaufschlagenden Zone, derart ausgestaltet wird, daß er praktisch die gesamte Speicherkapazität darstellt, während die andere Zone kapazitätsarm gemacht und als Verbindung zu einer analog aufgebauten Speicherzelle, vorzugsweise als Bit-Leitung, vorgesehen wird.
  • Eine solche VMOS-Speicherzelle, wie man sie aufgrund des oben definierten Verfahrens erhält, ist z.B. in der Literaturstelle "ElectronicsR (April 1, 1976), S. 77 und 78 beschrieben. Bei der Herstellung dieser Zellen geht man nach den dortigen Ausithrungen von einem n+-dotierten scheibenidrmigen Siliciumeinkristall aus, an dessen Oberfläche eine p-dotierte einkristalline Siliciuischicht epitaktisch abgeschieden wird, wobei zwangsläufig der untere Teil der epitaktischen Siliciumschicht eine durch aus dem Substrat ausdiffundierendes Donatormaterial bestimmte Dotierung erhält. An der Oberfläche der epitaktischen Schicht wird dann durch maskierte Diffusion bzw. Implantation eine zweite Zone erzeugt, die den Leitungstyp des Substrats erhält. Schließlich wird an der Oberfläche der epitaktischen Schicht innerhalb der zweiten Zone die Vertiefung mit V-fo#rmig konvergierenden Begrenzungswänden erzeugt und bis an bzw. in das Substrat vorgetrieben.
  • Dann wird die Oberfläche der epitaktischen Schicht innerhalb der Vertiefung mit einer dünnen, aus reinem SiO2 bestehenden Isolierschicht ausgekleidet und dann durch aufdampfen bzw. Auisputtern mit einer dünnen, z.B. aus Aluminium oder dotiertem Silicium bestehenden Gateelektrode versehen. Eine Alternative zu diesem Herstellungsverfahren besteht darin, daß man von einem p+-dotierten Substrat aus einkristallinem Silicium ausgeht, an dessen Oberfläche nach Art eines buried layer durch maskierte Implantation bzw. Diffusion eine inselartig begrenzte Zone mit n+-Dotierung erzeugt, die dann mit einer p-dotierten epitaktischen Schicht aus einkristallinem Silicium abgedeckt wird. Oberhalb der inselartig begrenzten Zone vom n+-Typ wird dann eine von ihr durch p-dotiertes Material des Substrats vollständig getrennte zweite Zone vom n+-Typ erzeugt, in die dann die V-ibrmig konvergierende Vertiefung erzeugt und bis zu der inselartig begrenzten Zone vorgetrieben wird.
  • Ersichtlich liegt der Vorteil eines solchen - in {OS-lechnik hergestellten - Speichers darin, daß er eine besonders hohe Packungsdichte der Speicherzellen erlaubt. In einem solchen Falle wird man die Vertiefung mit V-förmig konvergierenden 3egrenzungswänden#r in Form einer umgekehrten quadratischen Pyramide, sondern in Form eines Grabens anwenden, der die Gestalt eines umgekehrten symmetrischen Daches hat, welches parallel zu den Spalten der die Speicherzelle enthaltenden Speichermatrix verläuft.
  • Wie nun gemäß der Erfindung erkannt wurde, lassen sich die Eigenschaften einer solchen Speicherzelle, insbesondere auch die Lebensdauer einer in ihr gespeicherten Information, erheblich verbessern, wenn man das oben definierte Herstellungsverfahren anwendet und es erfindungsgemäß derart ausgestaltet, daß an der ebenen Oberfläche eines aus anorganischem Isoliermaterial bestehenden Substrats die einkristalline Halbleiterschicht abgeschieden und in ihr die untere der beiden übereinander angeordneten Zonen derart hergestellt wird, daß sie unmittelbar an das Substrat angrenzt.
  • Als isolierendes Substrat verwendet man vorteilhafterweise einkristallines A1203 (Saphir) oder einkristallines Berylliumoxyd, als Halbleitermaterial einkristallines Silicium. Bevorzugt wird man die ebene Oberfläche des Substrate derart wählen, daß die freie Oberfläche der auf ihr abgeschiedenen Siliciumschicht mit einer (100)-Ebene des Siliciumgitters zusammenfällt. Dies ist der Fall, wenn bei einem aus Saphir bestehenden Substrat auf einer mit einer (1, 0, 1, 2)-Ebene bzw. (1, 0, 1, 2)-Ebene und bei einem aus einkristallinem Berylliumoxyd bestehenden Substrat auf einer mit einer (1, 2, 1, O)- oder (1, 0, 1, 0)-Ebene koinzidierenden Oberfläche das einkristalline Silicium abgeschieden wird.
  • Hinsichtlich der Erzeugung der Vertiefungen gilt bekanntlich folgender Sachverhalt: Man nützt hier die Tatsache aus, daß die Ätzgeschwindigkeit in einem Siliciumeinkristall ein Tensor ist, dergestalt, daß die ibtragungsgeschwindigkeit senkrecht zu den (lll)-Ebenen am kleinsten ist. Aus diesem Grund lassen sich bei Verwendung entsprechend abgestimmter Ätzmittel und ätzmaske spontan Vertiefungen erzeugen, deren vier Begrenzungsflächen Je einer der vier Scharen von (lll)-Ebenen des Siliciumgitters angehören. Demzufolge erhalten die Vertiefungen die Gestalt einer umgekehrten quadratischen Pyramide, wenn man eine ätzmaske mit einem quadratischen Ätzfenster auf einer (100)-orientierten Oberfläche eines Siliciumkristalls erzeugt, wenn die Berandungev des Ätzfensters parallel zu den (lll)-Ebenen verlaufen. ~Entartet" das Quadrat zu einem Rechteck, so erhält man einen entsprechend langen Graben mit V-förmig konvergierenden Seitenwänden. Als itzmittel kommt vor allem verdünnte Kalilauge (KOH) oder Rubidiumlauge (RbOH) und als Material für die Ätzmaske reines SiO2 in Betracht.
  • Bei einer ersten Art der Durchführung des erfindungsgemäßen Verfahrens wird an der ebenen Oberfläche eines aus Saphir oder aus BeO bestehenden Substrats eine erste hochdotierte Siliciumschicht des einen Leitungstyps derart abgeschieden, daß die freie Oberfläche dieser Siliciumschicht mit einer (100)-Ebene koinzidiert.
  • Dann wird mittels Photolackätztechnik diese Siliciumschicht wieder vom Substrat mit Ausnahme des für die untere der beiden übereinander anzuordnenden Zonen des einen Leitungstyps entfernt. Bevorzugt wird die Dotierung dieser ersten epitaktischen Schicht n+.
  • Auf die Reste dieser ersten epitaktischen Schicht und deren Umgebung wird eine zweite epitaktische Siliciumschicht derart abgeschieden, daß ihre Oberfläche mit einer (100)-Ebene des Siliciumgitters koinzidiert. Die Dotierung dieser zweiten epitaktischen Schicht wird so gewählt, daß sie den entgegengesetzten Leitungstyp zu dem der ersten epitaktischen Schicht erhält. Schließlich wird an der Oberfläche der zweiten epitaktischen Schicht durch maskierte Implantation oder Diffusion die zweite der Ubereinander angeordneten Zonen erzeugt, so daS man z.3. eine n+-p -n+-Zonenfolge erhält. Schließlich wird im Bereich der oberen dieser Zonen mittels einer entsp-ecSene zu den (11)-Ebenen des Siliciumgitters orientierten Xtzmaske die Vertiefung erzeugt und bis in die untere Zone, ggf. sogar bis zum Substrat vorgetrieben. Nach Erzeugung der Vertiefung wird deren Oberfläche mit einer dünnen Schicht aus reinem SiO2 ausgekleidet, die an ihrer Oberfläche mit einer die Gateelektrode bildenden Metallisierung aus Al bzw. einer dotierten Polysiliciumschicht als Gateelektrode versehen wird.
  • Bei einer zweiten Art der Durchführung des erfindungsgemäßen Verfahrens wird die für die Siliciumabscheidung vorgesehene Oberfläche des isolierenden Substrats mit einer Implantationsmaske bedeckt, welche lediglich an der für die untere der beiden in der dann abzuscheidenden epitaktischen Schichten vorgesehenen Stelle die Substratoberfläche unbedeckt läßt. Dann wird an der Oberfläche des Substrats ein Dotierungedepot, z.B. von Donatoren durch Implantation angelegt, indem die dotierenden Atome mit hoher Konzentration, aber auch nur mit geringer Tiefe in das isolierende Substrat hineingeschossen werden. Dann wird nach Temperung des Substrats eine den entgegengesetzten Leitungstyp, z.B. p-Typ aufweisende epitaktische Schicht an der von der Implantationsaaske wieder befreiten Substratoberfläche derart abgeschieden, daß die freie Oberfläche der epitaktischen Schicht mit einer (100)-Ebene des Siliciumgitters koinzidiert. Dabei diffundieren aus dem an der Oberfläche des Substrats angelegten Dotierungsdepot dotierende Atome in den angrenzenden unteren Bereich der epitaktischen Schicht und bilden daselbst die untere der beiden Zonen von dem einen Leitungstyp. An der Oberfläche der epitaktischen Schicht wird dann die zweite der beiden übereinander angeordneten Zonen vom einen Leitungstyp derart gebildet, daß zwischen den beiden Zonen ein Trennstreifen vom Leitungstyp des abgeschiedenen Substratmaterials, also vom entgegengesetzten Leitungstyp verbleibt. Im übrigen vollzieht sich der weitere Herstellungsvorgang in der bei der ersten Durchführungsart des erfindungsgemäßen Verfahrens angegebenen Weise.
  • Bei einer dritten Art der Durchführung des erfindungsgemäßen Verfahrens wird an der Oberfläche des isolierenden Substrats zunächst die epitaktische Schicht mit entgegengesetztem Leitungstyp, z.B. p-Typ, derart abgeschieden, daß ihre freie Oberfläche mit einer (100)-Ebene des Siliciumgitters koinzidiert. Dann wird an der für die beiden übereinander angeordneten Zonen vorgesehenen Stelle der Halbleiteroberfläche mittels einer Implantationsmaske der für die untere dieser beiden Zonen vorgesehene Dotierungsstoff derart eingeschossen, daß er eine Umdotierung im Bereich der unteren der zu erzeugenden beiden Zonen bewirkt. buf diese Weise entsteht zum Beispiel die untere der beiden Zonen vom n+-Typ. Falls notwendig, wird in einem zweiten Dotierungsprozeß, z.B. durch Diffusion oberhalb dieser unteren Zone der ursprüngliche Leitungstyp des Substrats wieder hergestellt. Schließlich wird an der Halbleiteroberfläche oberhalb der unteren Zone die obere der beiden Zonen vom einen Leitungstyp durch Implantation bzw. Diffusion, insbesondere vom ntryp, erzeugt.
  • Eine erste aufgrund des erfindungsgemäßen Verfahrens entstandene Ein-Transistor-Speicherzelle wird nun anhand der Fig. 1 näher beschrieben. Die Ätzmaske zur Erzeugung der Vertiefung mit V-förmig konvergierenden Wänden ist mit quadratischen Ätzfenstern ausgetestet. Aus diesem Grund wurde die Vertiefung V eine mit der Spitze nach unten gerichtete quadratische Pyramide.
  • An der Oberfläche des isolierenden Substrats S ist die p-dotierte epitaktische Schicht E abgeschieden und unter Anwendung einer der oben beschriebenen Methoden mit den beiden übereinander angeordneten Zonen C und B versehen worden. Nazi erkennt, daß die laterale Geometrie der beiden n+-Zonen C und B unterschiedlich gewählt ist. Die untere Zone ist bevorzugt auf die betreffende Ein-Transistor-Speicherzelle beschränkt und stellt mit ihrem, mit hohem Dotierungsgradienten ausgerüsteten pn-Übergang die Speicherkapazität der betreffenden Zelle dar. Die obere Zone B hingegen hat einen kapazitätsarmen pn-Übergang und/oder einen pn-Übergang mit durch die Vertiefung V stark reduzierter Fläche, wenn sie zu gleicher Zeit nicht nur die Rolle der der betreffenden Speicherzelle zugehörigen Drainzone (ggf. auch Sourcezone), sondern zugleich die einer zu den Nachbarzellen führenden elektrischen Verbindung, z.B. Bitleitung, übernehmen soll.
  • Außerhalb der Vertiefungen V ist die Oberfläche der epitaktischen Schicht s mit einer dicken Schicht aus SiO2,innerhalb der Vertiefung V hingegen nur mit einer dünnen SiO2-Schicht überzogen, wie man anhand der im Schnitt durch die Vertiefung V gezeichneten Fig. 1 erkennt. Die Oxydschicht ist mit 0 bezeichnet. Ferner ist in der Vertiefung V die Gateelektrode G in Form einer dünnen Netallisierung, z.B. aus Aluminium, dargestellt. Ebenso wie die Drainzone der einzelnen Zellen als Bitleitung B die Verbindung zu innerhalb derselben Natrixspalte der integrierten Speicheranordnung liegenden gleichdimensionierten Ein-Transistor-Speicherzellen herstellt, wird man die einzelnen Gateelektroden G von innerhalb einer Natrixzeile liegenden Speicherzellen über einen sich zeilenparallel erstreckenden Metallisi erungsstreifen verbinden, um auf diese Weise je eine zeilenparallele Wortleitung W zu erhalten.
  • Die Streifenbreite der Bitleitung B wird beispielsweise auf 7/um, der Abstand zwischen je zwei benachbarten Speicherzellen der Matrix auf' 14/um, die Seitenlänge der quadratischen Vertiefung V auf 5/um, die Breite der Wortleitung auf 9/um, die Stärke der epitaktischen Halbleiterschicht E auf 4,5/um, die Tiefe der Kapazität zone C, also der unteren der beiden übereinander angeordneten Zonen vom einen Leitungstyp, auf 2,5/um und die Tiefe der Bitleitung B, also der ober« der beiden Zonen vom einen Leitungstyp, auf 1/um eingestellt. Die Tiefe der pyramidenartigen Vertiefungen V ist damit zwangsläufig festgelegt, weil diese durch jeweils vier (lll)-Ebenen festgelegt sind, welche durch die Ränder des die Vertiefung V begrenzenden Quadrates an der Oberfläche der epitaktischen Schicht gehen.
  • Die in Fig. 1 dargestellte Anordnung führt ohne Weiteres zu Halbleiterspeichermatrizen mit einer Bit-Dichte von 5000 Bit/mm2.
  • Will man die Bit-Dichte noch erheblich steigern, so wendet man anstelle der einer umgekehrten Pyramide gleichenden Vertiefungen V rinnen- oder grabenförmige Vertiefungen V an, die, wie oben erwähnt, durch Anwendung entsprechend ausgestalteter ätzmaske ohne Weiteres spontan durch Ätzen entstehen können. Die Vertiefung wird, wie aus Fig. 2 ersichtlich, derart durch die die obere der übereinander angeordneten Zonen vom einen Leitungstyp bildende Bitleitung geführt und in der unteren Zone bis an die Grenze zum isolierenden Substrat S vorgetrieben, daß sowohl die durch die unteren Zonen gebildeten Kapazitätszonen C als auch die durch die oberen Zonen gebildeten Bitleitungen unter Entstehung Jeweils zweier getrennter Zonen halbiert werden. Buf diese Weise sind aus den einzelnen Zonen B und C der aus Fig. 1 ersichtlichen Vorrichtung Jeweils zwei getrennte Zonen B und C entstanden, so daß man die doppelte Anzahl von Ein-Transistor-Speicherzellen hat, die beiderseits der Vertiefung V angeordnet sind und lediglich über die gemeinsame Gateelektrode bzw. Wortleitung W zusanienhängen.
  • Es wird ohne Weiteres verständlich, daß man hier die doppelte Bitdichte als bei einer Anordnung gemäß Fig. 1 erhalten kann.
  • Die in Fig. 3 dargestellte iusführungsform von Ein-Transistor-Speicherzellen und ihre Vereinigung zu einer Halbleiter-Speichermatrix läßt sich aufgrund einer weiteren Veriante des erfindungsgemäßen Verfahrens erreichen. Wesentlich für diese Ausiffhrungsform ist, daß die dem isolierenden Substrat benachbarte der bei.
  • den übereinander angeordneten Zonen vom einen Leitungstyp als Bit-Leitung B, die andere als Speicherkondensator C ausgebildet ist, wobei die eine Elektrode des Speicherkondensators durch eine dotierte Polysiliciumschicht Si gegeben ist, die von der Zone C durch eine dünne Oxydschicht 0' getrennt ist, und die im Betrieb der fertigen Anordnung an Nasse zu legen ist. Die Polysiliciumschicht Si ist streifenförmig ausgebildet und erstreckt sich Jeweils längs einer Natrix-Spalte analog zu der zur Spalte gehörenden Bitleitung über die Kuppen der einzelnen Siliciuminseln und der zwischen den einzelnen in Spaltenrichtung angeordneten grabenartigen Vertiefungen noch vorhandenen Bit-Leitungen 3.-Bei der Herstellung einer solchen Anordnung wird an der Oberfläche des isolierenden Substrats S zunächst eine einkristalline Halbleiterschicht vom einen Leitungstyp, im Beispielsfalle eine n -Schicht abgeschieden, welche die Grundlage für das System der Bitleitungen bildet, die beispielsweise als Source geschaltet werden. Bni dieser einkristallinen Halbleiterschicht wird eine den entgegengesetzten Leitungstyp aufweisende zweite einkristalline Halbleiterschicht, im Beispielsfalle eine p-dotierte Halbleiterschicht abgeschieden, die ihrerseits mit einer Halbleiterschicht von dem einen Leitungstyp abgedeckt wird. Diese kann aus einem schwächer dotierten unteren Teil und einem stark dotierten oberen Teil bestehen, so daß man für den Beispielsfall eine untere n -Zone und eine obere n+-Zone für die Eapssiätszone C hat.
  • Unter Verwendung einer entsprechend geformten Ätzmaske, die auf einer mit einer (100)-Ebene des Siliciumgitters zusammenfallenden Oberfläche der epitaktischen Schicht E erzeugt wird, wird diese durch ein System äquidistanter, gleichdimensionierter grabenförmiger Vertiefungen V in eine Anzahl gleichdimensionierter, miteinander lediglich über das isolierende Substrat S verbundener Streifen zerlegt, durch die die einzelnen Spalten der herzustellenden Matrix definiert sind. Die Richtung dieser Streifen ist so gewählt, daß sie parallel zu einer der vier Scharen von (111)-Flächen des Siliciumgitters orientiert sind.
  • Durch ein zweites und senkrecht zur Richtung der Streifen orientiertes System von Gräben wird die Kapazitätszone und ggi. die Zone vom entgegengesetzten Leitungstyp, also die p-Zone und die sie abdeckende +-Zone, nicht hingegen die als Bitleitung vorgesehene untere n+-Zone in einzelne Inseln aufgeteilt, die Jeweils ein Element der Speichermatrix bilden. Die Oberfläche der Anordnung wird nun mit einer dünnen Oxydschicht 0' abgedeckt.
  • Äuf der Oxydschicht 0' wird eine Schicht aus dotiertem Polysilicium abgeschieden, welche mittels Photolack-Ätztechnik in gleichdimensionierte Streifen Si unterteilt wird, die sich parallel zu den einzelnen Bitleitungen in Richtung der Matrixspalten erstrekken und sowohl oberhalb der Kapazitätezonen a in den einzelnen Inseln sich befinden, als sich auch über das zweite System von grabenartigen Vertiefungen erstrecken und somit eine sämtlichen einer Matrixspalte angehörenden Speicherelementen zugeordnete kapazitive Elektrode bilden, die im Betriebsfalle z.B. an Nasse zu legen ist.
  • Schließlich wird die Oberfläche der Anordnung mit einer weiteren - dickeren - Oxydschicht 0, z.B. durch Bufsputtern, bedeckt, die dann zum Träger der zeilenparallel verlaufenden Wortleitungen W gemacht wird. Ähnlich wie in den Beispielen gemäß Fig. 1 und Fig.2 kann die Oxydschicht 0 in den bis zur Substratoberfläche durchgehenden, sich spaltenparallel erstreckenden der grabenartigen Vertiefungen V dünner als auf der Oberseite der Inseln im Bereich oberhalb der Polysiliciumschicht Si gemacht werden, um eine Intern, sivierung der Steuerwirkung auf die pn-Übergänge der einzelnen Speicherzellen und der Kanalbildung des zugehörigen Transistors beim Einsatz entsprechender Steuerspannungen zu erhalten.
  • Die Verwendung eines Substrats aus Isoliermaterial sichert wesentliche Vorteile bezüglich der elektrischen Eigenschaften und des Speed-Power-Products einer solchen Speichermatrix. So werden die parasitären Kapazitäten, vor allem die der Bitleitungen gegenauer einer gleichen Anordnung erheblich reduziert, die wie üblich als Substrat einen dotierten Halbleiterkristall verwendet.
  • Ferner ist der Speicherkondensator C bei einer aufgrund des erfindungsgemäßen Verfahrens erhaltenen Speicheranordnung besser als bei der konventionellen Anordnung isoliert, da nur Sperrströ me über den Transistor der Speicherzelle, nicht hingegen zum Substrat S auftreten können. Außerdem kann man wegen der Verwendung eines isolierenden Substrats S sehr kleine abstände zwischen den einzelnen Speicherzellen zulassen, was vor allem auch gilt, wenn man eine Speicheranordnung entsprechend der Fig.3 herstellt, Die Anwendung der Polysiliciumstreifen Si bei der gemäß Fig. 3 beschriebenen Anordnung oberhalb der beiden übereinander angeordneten Zonen des einen Leitungstyps sichert einerseits eine besonders hohe Speicherkapzität, während andererseits das erforderliche ~Herstellungsverfahren einfacher als die übrigen der oben beschriebenen Methoden durchzuführen ist. Allerdings muß man darauf achten, daß die Ätzung der in Zeilenrichtung verlaufenden Gräben - im Gegensatz zu den in Spaltenrichtung verlaufenden Gräben V - die als Bitleitungen vorgesehen. untere epitaktische Teil schicht von einen L.itungstyp nicht unterbrechen. Zu bemerken ist, daß bei der in Fig. 3 dargestellten Anordnung die obere n+-Zone C auch durch eine Inversionsschicht ersetzt werden kann.
  • 3 Figuren 18 Patentansprüche

Claims (18)

  1. Pat entans#rdche Verfahren zum Herstellen einer Ein-Transistor-Speicherzelle, bei dem an der ebenen Oberfläche eines-Substratkörpers eine siakristalline Halbleiterschicht epitaktisch abgeschieden und in der Halbleiterschicht zwei Ubereitnnder angeordnete Zonen vom einen Leitungstyp derart erzeugt werden, daß sie durch einen.
    den entgegengesetzten Leitungstyp aufweisenden Halbleiterbereich voneinander vollständig getrennt sind, bei dem außerdem von der Oberfläche der einkristallinen Halbleiterschicht her eine durch die obere der beiden übereinander angeordneten Zonen führende und die untere der beiden Zonen mindestens erreichende Vertieiung mit nach der Tiefe zu konvergierenden ebenen 3egrenzungsflächen hergestellt, dann die Halbleiteroberfläche in der Vertiefung mit einer Schicht aus Isoliermaterial abgedeckt und schließlich mit einer innerhalb der Vertiefung angeordneten Gateelektrode zur kapazitiven Steuerung der die Halbleiteroberfläche innerhalb der Vertiefung erreichenden beiden pn-Übergänge zwischen den beiden übereinander angeordneten Zonen des einen Deitungstyps versehen wird, d a d u r c h g e k e n n z e i c h -n e t, daß an der ebenen Oberfläche eines aus anorganischem Isoliermaterial bestehenden Substrats die einkristalline Halbleiterschicht abgeschieden und in ihr die untere der beiden übereinander angeordneten Zonen derart hergestellt wird, daß sie unmittelbar an das Substrat angrenzt.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Substratkörper (S) eine Saphirscheibe und als Halbleitermaterial Silicium verwendet wird.
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Substrat eine Scheibe aus einkristallinem BeO und als Halbleitermaterial Silicium verwendet wird.
  4. 4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die mit der epitaktischen Siliciumschicht zu versehende Oberflächenseite des Substrats so gewählt wird, daß die Oberfläche der epitaktischen Schicht mit einer (100)-Ebene des Siliciumgitters koinzidiert.
  5. 5. Verfahren nach Anspruch 2 und 4, dadurch gekennzeiebnet, daß als Abscheidungafläche für die epitaktische Siliciumschicht eine (1010)-Bbene des aus Saphir beetehenden Substrats verwendet wird.
  6. 6. Verfahren nach Anspruch 3 und 4, dadurch gekennzeichnet, daß als Ibscheidungsfläche ftlr die epitaktische Siliciumschicht eine (1210)-Ebene oder eine (1010)-Ebene des aus einkristallinem Be0 bestehenden Substrats verwendet wird.
  7. 7, Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß an der Oberfläche des Substrats (S) eine erste, den einen Leitungstyp aufweisende einkristalline epitaktische# Halbleiterschicht abgeschieden und dann mit Hilfe einer Photolack-tstechnk auf das für die untere der beiden übereinander anzuordnenden Zonen vom einen Leitungstyp vorgesehene Areal auf der Substratoberfläche reduziert wird, daß dann die auf diese Weise entstandain untere Zone und ihre Umgebung auf dem Substrat mit einer den entgegengesetzten Leitungstyp aufweisenden epitaktischen Halbleiterschicht abgedeckt und an der Oberfläche dieser epitaktischen Schicht die zweite der übereinander anzuordnenden Zonen von einem Leitungstyp durch lokales Umdotieren an der Oberfläche der epitaktischen Schicht erzeugt wird und schließlich in der zweiten dieser Zonen die Vertiefung mit konvergierenden Begrenzungsebenen, die sie auskleidende Isolierschicht und die die pn-t#ergänge der beiden Zonen kapazitiv steuernde Gateelektrode hergestellt werden.
  8. 8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß an der für die Abscheidung der epitaktischen Halbleiterschicht ~rgesehenen Oberflächenseite des Substratkörpers mittels maskierter Implantation ein auf die Dotierung der unteren der beiden übereinander anzuordnenden Zonen vom einen Leitungstyp bemessenes Dotierungedepot durch Ionenimplantation erzeugt und dann auf dem Depot und seiner Umgebung eine den entgegengesetzten Leitungstyp aufweisende epitaktische Halbleiterschicht abgeschieden und an deren Oberfläche die zweite der übereinander angeordneten Zonen vom einen Leitungstyp hergestellt wird, daß dann an der Oberfläche dieser Zone die Vertiefung mit konvergie renden Begrensungaebenen, in der Vertiefung die sie auskleidende Isolierschicht und auf dieserisolierschicht die die pn-#ergänge der beiden Zonen vom einen Leitungstyp kapazitiv steuernde Gateelektrode erzeugt werden.
  9. 9. Verfahren nach einem der Ansprüche I bis 8, dadurch gekennzeichnet, daß an der Oberfläche des isolierenden Substrats zunächst die epitaktische Schicht mit entgegengesetztem Leitungstyp abgeschieden, daß dann in einem ersten Implantationsprozeß in ihr die an das Substrat angrenzende der beiden Zonen vom einen Leitungstyp und dann die obere dieser beiden Zonen erzeugt wird, daß dann an der Oberfläche der oberen dieser beiden Zonen die Vertiefung mit konvergierenden ebenen Begrensungsflächen, die sie auskleidende Isolierschicht sowie die Gateelektrode auf dieser hergestellt werden.
  10. 10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß an der Oberfläche des isolierenden Substratkdrpers zunächst eine Zone vom einen Leitungstyp, dann auf dieser eine Zone von entgegengesetzten Leitungstyp und schließlich auf. dieser wieder eine Zone vom einen Leitungstyp abgeschieden wird und daß mindestens die obere Zone durch eine Vertiefung mit konvergierenden ebenen Begrensungsilächen in zwei getrennte Teile unterteilt und schließlich in der Vertiefung eine Isolierschicht und auf dieser eine Metallisierung aufgebracht wird.
  11. 11. Verfahren nach einem der AnsprUche 1 bis 9, dadurch gekennzeichnet, daß die zur Erzeugung der Vertiefungen mit konvergierenden--Begrensungsebenen zu verwendenden Ätzmasken mit Fenstern versehen werden, deren Ränder parallel zu mindestens einer (111)-Ebene des Siliciumgitters verlaufen.
  12. 12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die zur Herstellung der beiden übereinander anzuordnenden Zonen vom einen L.itungstyp zu verwendenden Dotierung und itzxs8ken mit Fenstern versehen werden, deren Räder parallel zu mindestens einer (111)-Ebene des Siliciumgitters verlaufen.
  13. 13. Verfahren zum Herstellen einer aus Ein-Transistor-Speicherzellen aufgebauten Speichermatriz nach einem der AnsprUche 1 bis 12, dadurch gekennzeichnet, daß die obere der beiden übereinander anzuordnenden Zonen vom einen Leitungstyp jeder der in der epitaktischen Halbleiterschicht zu erzeugenden Speicherzellen jeder Speicherzelle individuell zugeordnet und mit einem pn-Übergang ausgestattet wird, der praktisch die gesamte Speicherkapazität der betreffenden Zelle darstellt, während die an der Oberfläche der epitaktischen Halbleiterschicht zu erzeugende der beiden Zonen vom einen Leitungstyp zum Zwecke der Zusammenfassung der zu Je einer Natrix-Spalte gehörenden Speicherzellen als Bit-Leitung mit nur geringer Kapazität und als allen in der betreffenden Matrix-Spalte befindlichen Speicherelementen gemeinsame Zone ausgestaltet wird.
  14. 14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die Gateelektroden der zu den einzelnen Xatrixzeilen gehörenden Speicherelemente über einen gemeinsamen auf einer die Oberfläche der epitaktischen Schicht außerhalb der Vertiefung mit konvergierenden ebenen Begrenzungsflächen bedeckenden dicken isolierenden Schicht geführten Metallisierungestreifen zusammengefaßt werden.
  15. 15. Verfahren nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Vertiefungen mit konvergierenden ebenen Begrenzungsflächen als umgekehrte quadratische Pyramiden ausgestaltet werden.
  16. 16. Verfahren nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Vertiefungen mit konvergierenden ebenen Begrenzungsflächen als sich geradlinig erstreckende Gräben mit homogenem Querschnitt ausgestaltet werden.
  17. 17. Verfahren nach einem der Ansprüche 9, 13 und 16, dadurch gekennzeichnet, daß die übereinander angeordneten epitaktischen Uslbleiterschichten unterschiedlichen Leitungstyps durch ein System von äquidistanten, gleichbemessenen und parallel zueinander verlaufenden grabenartigen Vertiefungen mit nach der Tiefe zu konvergierenden ebenen Begrenzungsilächen in parallele Streifen aufgeteilt werden, die lediglich noch über das isolierende Substrat miteinander in Verbindung stehen, daß#außerdei mindestens die obere Schicht des einen Leitungstyps durch ein ähnliches, aber nicht bis zum isolierenden Substrat durchgehendes System grabenartiger Vertiefungen in den parallelen Re st streifen der epitaktischen Schicht in einzelne Abschnitte unterteilt wird, die mindestens über die untere der den einen Leitungstyp aufweisenden Teilschichten der epitaktischen Schicht und höchstens noch über die den entgegengesetzten Leitungstyp aufweisende dieser Teilschichten zusumenhängen, daß außerdem die Oberfläche der noch vorhandenen Reste der epitaktischen Halbleiterschicht mit einer SiO2-Schicht überzogen und daß schließlich senkrecht zu den bis zum isolierenden Substrat reichenden grabenartigen Vertiefungen über alle Rest streifen der epitaktischen Halbleiterschicht parallel zueinander verlaufende Netallisierungsatreifen derart torgesehen werden, daß sie die einzelnen Reststreifen der epitaktischen Halbleiterschicht an den noch mit der oberen Teilschicht vom einen Leitungstyp der epitaktischen Halbleiterschicht versehenen Teilen der Re st streifen diese überqueren.
  18. 18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß nach dem Herstellen der die gesamte epitaktische Halbleiterschicht und der die obere Teil schicht vom einen Leitungstyp auftrennenden grabenartigen Vertiefungen und der Abdeckung der noch vorhandenen Reste der epitaktischen Halbleiterschicht mit einer SiO2-Schieht die Oberseite dieser Reste mit einer Schicht aus dotiertem Polysilicium abgedeckt wird, daß dann auf die Oberfläche der Gesamtçnordnung aller Reste der epitaktischen Halbleiterschicht und der auf dieser abgeschiedenen Schicht aus Polysilicium eine zweite Oxydschicht und erst auf dieser das System der quer zu den streifenförmigen Resten der epitaktischen Halbleiterschicht verlaufenden Netallisierungsetreifen aufgebracht wird.
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* Cited by examiner, † Cited by third party
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