DE2729407A1 - Pulse width control of DC regulating unit - involves determining pulse width intersections of two sawtooth voltages with DC voltage and uses bridge circuit - Google Patents

Abstract

Transistors operating as convertor rectifiers in a single phase bridge supply a resistive-inductive load in the bridge diagonal. The duration of control pulses for the control circuits of two diagonally opposite transistors is determined by the points of intersection of a periodic saw-tooth voltage with a control d.c. voltage. Two synchronised, identical in shape, saw-tooth voltages shifted w.r.t. each other in the voltage axis direction, are made to intersect with a d.c. voltage. The end of each control pulse (IR1) for the transistors (T1, T2) on the first diagonal is separated from the beginning of each control pulse (IR2) for the transistors (T3, T4) on the second diagonal by fly-back time of the saw-tooth voltage. The end of the latter pulse (IR2) is separated from the beginning of the former pulse (IR1) by the time difference between the points of intersection of the least steep edge of the two saw-tooth voltages with the d.c. voltage.

Description

Verfahren zur Impulsbreitensteuerung für einen Gleichstromstel-Pulse width control method for a DC power converter

ler und Steueranordnung zur DurchfUhrunx des Verfahrens Die Erfindung betrifft ein Verfahren zur Inpulsbreitensteuerung für einen Gleichstromsteller, bei dem Transistoren als Stromrichterventile in einphasiger Brückenschaltung zur Speisung einer in der Brückendiagonale angeordneten ohmisch-induktiven Last dienen, wobei die Transistoren durch Freilaufdioden überbrückt sind und Jedem Transistor eine Ansteuerbaugruppe zugeordnet ist und wobei die Dauer der Steuerimpulse für die Ansteuerbaugruppen von Jeweils zwei diagonal angeordneten Transistoren durch die Schnittpunkte einer periodischen Sägezahnspannung mit Jeweils einer Steuergleichspannung festgelegt ist und eine Steueranordnung zur Durchführung des Verfahrens.ler and control arrangement for carrying out the method The invention relates to a method for pulse width control for a DC chopper, in which transistors are used as converter valves in a single-phase bridge circuit Serve to supply an ohmic-inductive load arranged in the bridge diagonal, the transistors are bridged by free wheeling diodes and each transistor a control module is assigned and the duration of the control pulses for the control modules of two diagonally arranged transistors through each the points of intersection of a periodic sawtooth voltage with a DC control voltage in each case is set and a control arrangement for carrying out the method.

Solche Verfahren zur Impulsbreitensteuerung für einen Gleichstromsteller werden bei im Handel erhältlichen Geräten eingesetzt.Such methods for pulse width control for a DC chopper are used in commercially available devices.

Es besteht die Aufgabe, ein Verfahren der eingangs genannten Art so auszugestalten, daß in allen Betriebs zuständen die Konstanz der Taktfrequenz gewährleistet ist und auch bei hoch empfindlicher Ansteuerelektronik ein Brückenkurzschluß zuverlässig ausgeschlossen bleibt.There is the task of a method of the type mentioned so to design that ensures the constancy of the clock frequency in all operating conditions a bridge short-circuit is reliable even with highly sensitive control electronics remains excluded.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß zwei synchronisierte, gestaltsgleiche Sägezahnspannungen, die in der Spannungsachse gegeneinander verschoben sind, mit einer Steuergleichspannung zum Schnitt gebracht werden, wobei das Ende Jedes Steuerimpulses für das erste diagonal angeordnete Transistorpaar vom Beginn Jedes Steuerimpulses für das zweite diagonal angeordnete Transistorpaar durch die Rückstellzeit der Sägezahnspannung getrennt ist und das Ende Jedes Steuerimpulses für das zweite diagonal angeordnete Transistorpaar vom Beginn jedes Steuerimpulses für das erste diagonal angeordnete Transistorpaar durch die Zeitdifferenz zwischen den Schnittpunkten der Flanken geringer Steigung der Sägezahnspannung mit der Steuergleichspannung getrennt ist. Vorzugsweise ist am Ende Jedes Steuerimpulses ein AusrOumimpuls für die stromführenden Transistoren vorgesehen.According to the invention this object is achieved in that two synchronized, sawtooth voltages of the same shape, which are shifted against each other in the voltage axis are made to cut with a DC control voltage, the end Each Control pulse for the first diagonally arranged transistor pair from the beginning of each control pulse for the second diagonally arranged transistor pair separated by the reset time of the sawtooth voltage and the end of each control pulse for the second diagonally arranged pair of transistors from the beginning of each control pulse for the first diagonally arranged transistor pair by the time difference between the intersection of the edges of the low slope of the sawtooth voltage with the DC control voltage is separated. At the end of each control pulse there is preferably a clearance pulse for the current-carrying transistors are provided.

Bei dem erfindungsgemäßen Verfahren wird der Beginn eines Steuerimpulses für das eine diagonal angeordnete Transistorpaar mit Beginn der Flanke geringer Steigung der Sägezahnspannung ausgelöst und der Steuerimpulse für das andere diagonal angeordnete Transistorpaar endet mit dem Ende der gleichen Flanke der Sägezahnspannung. Damit bleibt auch bei einem beispielsweise durch eine Strombegrenzung ausgelösten Steuereingriff, bei dem die Meldung, daß der Stromgrenzwert erreicht ist, gespeichert wird, die Frequenz konstant. Mit den Sicherheitsabständen zwischen den Zündimpulsen für die abwechselnd angesteuerten Transistorpaare wird ein Brückenkurzschluß mit Sicherheit ausgeschlossen. Sowohl die Frequenzkonstanz, als auch die Kurzschlußsicherheit wird mit ge ringem wirtschaftlichen Aufwand erreicht.In the method according to the invention, the start of a control pulse for the one diagonally arranged transistor pair with the beginning of the edge lower Incline of the sawtooth voltage triggered and the control pulses for the other diagonally arranged transistor pair ends with the end of the same edge of the sawtooth voltage. This means that even if one is triggered by a current limit, for example Control intervention in which the message that the current limit value has been reached is saved becomes constant, the frequency. With the safety distances between the ignition pulses a bridge short-circuit with Security excluded. Both the frequency constancy and the short-circuit protection is achieved with little economic effort.

Bei einem Verfahren mit einer Erfassungsanordnung für den Stromfluß in dem Jeweils leitenden Transistorpaar ist es vorteilhaft, die Steuerimpulse zu beenden, wenn der Stromfluß einen Stromgrenzwert überschreitet. Damit erhält man einen einfachen Überlastungsschutz der stromführenden Transistoren.In a method with a detection arrangement for the current flow in the respective conductive pair of transistors, it is advantageous to apply the control pulses stop when the current flow exceeds a current limit value. So you get a simple overload protection of the current-carrying transistors.

Bei einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens wird unmittelbar vor dem Anlegen eines Steuerimpulses an das zur Stromführung vorgesehene Transistorpaar ein Sperrimpuls an das nichteinzusdtltende Transistorpaar angelegt, der sich it dem Steuerimpuls überlappt. Durch diese Sperrimpulse wird ausgeschlossen, daß die nicht angesteuerten Transistoren durch Störiupulse stromführend werden. Damit kann auch eine hochempfindliche Ansteuerelektronik eingesetzt werden, die eine energiearme Ansteuerung der Transistoren ermöglicht. Die Sperrimpulse liegen an den nicht angesteuerten Transistoren genau in dem Zeitpunkt an, in dem die Gefahr einer Ansteuerung durch Störimpulse besonders groß ist.In an advantageous embodiment of the method according to the invention is immediately before the application of a control pulse to the one provided for current conduction Transistor pair a blocking pulse is applied to the transistor pair that is not to be switched on, which overlaps with the control pulse. These blocking impulses prevent that the non-activated transistors become live due to interference pulses. This means that highly sensitive control electronics can also be used which enables low-energy control of the transistors. The blocking impulses are to the not activated transistors at exactly the point in time in which the risk of activation by interference pulses is particularly high.

Damit kann auf Langimpulse und die damit verbundenen Ubertrager verzichtet werden, die in handelsüblichen Geräten eingesetzt werden. Auch beim Ausschalten der stromftlhrenden Transistoren besteht die Gefahr von kapazitiven und induktiven tJberkopplungen auf die empfindliche Ansteuerelektronik der sperrenden Transistoren. Um eine unerwünschte Ansteuerung dieser Transistoren zu vermeiden, kann unmittelbar vor Beendigung des Steuerimpulses an dem stromführenden Transistorpaar ein Sperrimpuls an das nicht stromführende Transistorpaar angelegt werden, der mit dem Ausrkuslmpuls überlappt.This means that long pulses and the associated transmitters can be dispensed with that are used in commercially available devices. Even when switching off the current-carrying transistors there is a risk of capacitive and inductive Overcoupling to the sensitive control electronics of the blocking transistors. In order to avoid undesired activation of these transistors, you can directly before termination of the control pulse on the current-carrying transistor pair, a blocking pulse can be applied to the pair of non-current carrying transistors, the one with the output pulse overlaps.

Eine vorteilhafte, aufwandsarme und zuverlässige Steueranordnung zur Durchführung des Verfahrens läßt sich damit realisieren, daß ein Sägezahngenerator vorgesehen ist, der zusätzlich zur Sägezahnspannung Jeweils während der Rückstellzeit einen Rechteckimpuis liefert, daß ein erstes Vergleichsglied vorgesehen ist, dessen Eingängen die SEgezahnspannung und die Steuergleichspannung zugeführt ist, daß ein zweites Vergleichsglied vorgesehen ist, dessen Eingängen die Steuergleichspannung und zur Spannungsverschiebung ebenfalls die Sägezahnspannung über eine Zenerdiode zugeführt ist, daß ein erstes NAND-Gatter vorgesehen ist, dem die Rechteckimpulse sowie das Äusgangssignal des ersten Vergleichsgliedes zugeführt ist, daß ein zweites NAND-Gatter vorgesehen ist, dem außer den Rechteckimpulsen das Ausgangssignal des zweiten Vergleichsgliedes zugeführt ist, daß der Ausgang des ersten NAND-Catters über einen ersten lmpulsverstärker mit den Ansteuerbaugruppen des ersten diagonal angeordneten Transistorpaares und der Ausgang des zweiten NAND-Gatters über einen zweiten Impulsverstärker mit den Ansteuerbaugruppen des zweiten diagonal angeordneten Transistorpaares verbunden ist, daß ferner der Ausgang des ersten NAND-Gatters mit einer ersten monostabilen Kippstufe verbunden ist, die Jeweils am Ende eines Steuerimpulses für das erste Transistorpaar einen Auarkumimpuls liefert, der über einen dritten Impulsverstärker den Ansteuerbaugruppen des ersten Transistorpaares zugeführt ist und daß der Ausgang des zweiten NAND-Gatters mit einer zweiten monostabilen Kippstufe verbunden ist, die Je- weils am Ende eines Steuerimpulses für das zweite Transistorpaar einen Ausräumimpuls liefert, der Uber einen vierten Impulsverstärker den Ansteuerbaugruppen des zweiten Transistorpaares zugeführt ist.An advantageous, low-cost and reliable control arrangement for Implementation of the method can be implemented in that a sawtooth generator is provided, which is in addition to the sawtooth voltage during the reset time a rectangular pulse provides that a first comparison element is provided, its Inputs the SE tooth voltage and the control DC voltage is supplied that a A second comparison element is provided, the inputs of which are the DC control voltage and also the sawtooth voltage via a zener diode for voltage shifting it is supplied that a first NAND gate is provided to which the square-wave pulses and the output signal of the first comparison element is supplied that a second NAND gate is provided to which, in addition to the square-wave pulses, the output signal of the second comparison element is supplied that the output of the first NAND catter Via a first pulse amplifier with the control modules of the first diagonally arranged transistor pair and the output of the second NAND gate via a second pulse amplifier with the control modules of the second diagonally arranged Transistor pair is connected, that also the output of the first NAND gate with a first monostable multivibrator is connected, each at the end of a control pulse supplies an Auarkum pulse for the first transistor pair, which via a third Pulse amplifier is fed to the control modules of the first transistor pair and that the output of the second NAND gate with a second monostable multivibrator connected, the because at the end of a control pulse for the The second pair of transistors delivers a clearing pulse which is passed through a fourth pulse amplifier is fed to the control modules of the second transistor pair.

Eine kostengünstige Strombegrenzung mit Speicherung der Meldung erhält man vorzugsweise mit einem dritten Vergleichsglied zum Vergleich des Strotusses in dem Jeweils leitenden Transistorpaar mit dem Stromgrenzwert, wobei der Ausgang des dritten Vergleichsgliedes dem Setzeingang einer bistabilen Kippstufe zugeführt ist, deren Rücksetzeingang die Reohteckimpulse des Sägezahngenerators zugeführt sind und wobei der Ausgang der bistabilen Kippstufe Je einem weiteren Eingang des ersten und zweiten NAND-Gatters zugeführt ist.A low-cost current limitation with storage of the message is given one preferably with a third comparison element to compare the Strotusses in the respective conductive transistor pair with the current limit value, whereby the output of the third comparison element is fed to the set input of a bistable multivibrator whose reset input is supplied with the Reohteck pulses from the sawtooth generator are and where the output of the bistable multivibrator is a further input of the first and second NAND gate is supplied.

Vorteilhaft ist es, dem ersten und zweiten Impulsverstärker Jeweils eine Verzögerungsstufe und dem dritten und vierten Impulsverstärker ein drittes und viertes NAND-Gatter vorzuschalten und eine an den Ausgang des ersten NAND-Gatters angekoppelte, dritte monostabile Kippstufe vorzusehen, die durch die Anfangsflanke des Steuerimpulses für das erste Transistorpaar ausgelöst wird, wobei eine an den Ausgang des zweiten NANDLGatters angekoppelte, vierte monostabile Kippstufe vorzusehen ist, die durch die Anfangs flanke des Steuerimpulses für das zweite Transistorpaar ausgelöst wird und wobei das dritte NAND-Gatter eingangsseitig durch die Ausgangssignale der ersten, zweiten und vierten monostabilen Kippstufe und das vierte NAND-Gatter eingangsseitig durch die Ausgangssignale der ersten, zweiten und dritten monostabilen Kippstufe beaufschlagt ist. Mit dieser Ausgestaltung wird durch wenige zusätzliche Bauelemente auch bei hoch empfindlichen Ansteuerbaugruppen das unerwünschte Einschalten der nicht angesteuerten Transistoren sicher ausgeschlossen.It is advantageous to each of the first and second pulse amplifiers a delay stage and the third and fourth pulse amplifiers a third and fourth NAND gate to be connected upstream and one to the output of the first NAND gate coupled, third monostable multivibrator to be provided by the starting edge of the control pulse for the first transistor pair is triggered, one to the Provide a fourth monostable multivibrator coupled to the output of the second NANDL gate is that by the initial edge of the control pulse for the second transistor pair is triggered and the third NAND gate on the input side by the output signals the first, second and fourth monostable multivibrator and the fourth NAND gate on the input side by the output signals of the first, second and third monostable Tilt stage is applied. With this configuration, few additional Unwanted switching on of components even with highly sensitive control assemblies of the non-activated transistors safely excluded.

Im folgenden wird die Erfindung anhand eines Ausführungsbi spiels in den Figuren 1 bis 3 näher erläutert. Dabei zeigt: Figur 1 das Schaltbild des Leistungsteils mit den Ansteuerbaugruppen für einen Gleichstromsteller, Figur 2 die Wirkungsweise des Steuersatzes anhand eines Impulsdiagramms und Figur 3 das Schaltbild des Steuersatzes.In the following the invention is based on a Ausführungsbi game explained in more detail in FIGS. It shows: FIG. 1 the circuit diagram of the Power section with the control modules for a DC power controller, figure 2 the mode of operation of the tax rate on the basis of a pulse diagram and FIG. 3 the Circuit diagram of the tax rate.

In dem in Figur 1 dargestellten Schaltbild liegen die als Stromrichterventile dienenden Transistoren T1 bis T4 in einphasiger Brückenschaltung zwischen den Gleichspannungsklemmen P und N.In the circuit diagram shown in Figure 1, the are as converter valves serving transistors T1 to T4 in a single-phase bridge circuit between the DC voltage terminals P and N.

Die Gleichspannung kann aus einer Batterie entnommen oder sie kann die Zwischenkreisspannung eines Umrichters mit Gleichspannungszwischenkreis sein. Die Transistoren T1 bis T4 sind im Ausführungsbeispiel Darlington-Schaltungen. Den Transistoren T1 bis T4 sind Freilaufdioden D1 bis D4 antiparallel geschaltet. In der Brückendiagonale liegt eine ohmisch induktive Last, im Ausführungsbeispiel ein Gleichstrommotor MT. Jedem der als Darlington-Schaltung ausgeführten Transistoren T1 bis T4 ist eine Ansteuerbaugruppe Al bis A4 zugeordnet. Während die Ansteuerbaugruppe A2 bis A4 lediglich schematisch angedeutet sind, ist die Ansteuerbaugruppe Al in Figur 1 konkret ausgeführt.The DC voltage can be taken from a battery or it can be the intermediate circuit voltage of a converter with a DC voltage intermediate circuit. The transistors T1 to T4 are Darlington circuits in the exemplary embodiment. The Transistors T1 to T4 are freewheeling diodes D1 to D4 connected in anti-parallel. In the bridge diagonal is an ohmic inductive load, in the exemplary embodiment DC motor MT. Each of the transistors designed as a Darlington pair A control assembly A1 to A4 is assigned to T1 to T4. While the control module A2 to A4 are only indicated schematically, the control assembly Al is in Figure 1 specifically executed.

Die Ansteuerbaugruppe Al weist zwei Eingänge E7 und E2 mit gemeinsamem Bezugspunkt E3 auf. Über den Eingang El werden der Ansteuerbaugruppe die vom Impulsverstärker I1 kommenden Steuerimpuls. 1R1 auf die Primärwicklung eines Ansteuerübertragers Trl geführt. Die gleichsinnig angeordnete Sekundärwicklung des Ansteuerübertragers Trl ist über eine Diode D5 auf die Basis-Ehitter-Strecke des Treibertransistors der Darlington-Schaltung Tl geführt.The control assembly Al has two inputs E7 and E2 with common Reference point E3. The control module receives the signals from the pulse amplifier via input El I1 incoming control pulse. 1R1 on the primary winding of a control transformer Trl led. The secondary winding of the control transformer arranged in the same direction Trl is connected to the base-ehitter path of the driver transistor via a diode D5 the Darlington pair Tl out.

Parallel zur Basis-Emitter-Strecke des Treibertransistors liegt ein Widerstand Rl. Der Emitteranschluß des Leistungstransistors der Darlington-Schaltung T1 ist mit der zur Primär- und Sekundärwicklung gleichsinnig angeordneten Tertiärwicklung des Ansteuerübertragers Trl verbunden, wobei der andere Anschluß der Tertiärwicklung über die Wicklung eines weiteren Übertragers Tr2 einer Erfassungsanordnung V an die Anschlußklemmen N des Leistungsteils geführt.A is parallel to the base-emitter path of the driver transistor Resistance Rl. The emitter connection of the power transistor of the Darlington pair T1 is with the tertiary winding arranged in the same direction as the primary and secondary windings of the control transformer Trl connected, the other terminal of the tertiary winding via the winding of a further transformer Tr2 of a detection arrangement V on the terminals N of the power unit out.

Dieser Teil der Ansteuerschaltung A7 ermöglicht das Einschalten des Leistungstransistors der Darlington-Ahordnung T1 mit sehr geringer Energie wegen der durch den Ansteuerübertrager Trl herbeigeführten Mitkopplung.This part of the control circuit A7 enables the Power transistor of the Darlington arrangement T1 with very low energy because of the positive feedback brought about by the control transformer Trl.

Dem zweiten Eingang E2 der Ansteuerbaugruppe Al werden die Ausräumimpulse IA1 des dritten Impulsverstärkers 13 zugeführt. Dem Eingang E2 ist in der Ansteuerbaugruppe Al ein Ausräumübertrager Tr3 zugeordnet. Die Sekundärwicklung dieses Ausräumubertragers Tr3 ist an die Basis-Emitter-Strecke des Leistungstransistors der Darlingtron-Schaltung Tl angeschlossen. Parallel zur Basis-Emitter-Strecke des Leistungstransistors liegt der Widerstand R2.The clearing pulses are sent to the second input E2 of the control assembly A1 IA1 of the third pulse amplifier 13 is supplied. Input E2 is in the control module Al is assigned a clearing transformer Tr3. The secondary winding of this clearing transformer Tr3 is connected to the base-emitter junction of the power transistor of the Darlingtron circuit Tl connected. Lies parallel to the base-emitter path of the power transistor the resistor R2.

Der an den Basisanschluß des Leistungstransistors geführte Anschluß der Sekundärwicklung des Ausräumübertragers Tr3 ist auch mit der Basis des Treibertransistors verbunden.The connection led to the base connection of the power transistor the secondary winding of the clearing transformer Tr3 is also connected to the base of the driver transistor tied together.

Am Ende eines Steuerimpulses 1R1 wird der Strom in der Primärwicklung des Ansteuerübertragers Trl zu Null. Durch das anschließende Ansteuern des Ausräumübertragere Tr3 durch die Ausräumimpulse 1A1 gelangt negative Spannung an die Basis-Emitter-Strecke des Leistungstransistors, wodurch die Ladungsträger aus den Basis-Emitter-Strecken von Treibertransistor und Leistungstransistor abgesogen werden. Gleichzeitig wird der Strom von der Sekundärwicklung des Ansteuerübertragers Tr3 abgesogen.At the end of a control pulse 1R1 the current in the primary winding of the control transformer Trl to zero. By then activating the clearing transmitter Tr3 due to the clearing pulses 1A1, negative voltage is applied to the base-emitter path of the power transistor, removing the charge carriers from the base-emitter paths be sucked off by the driver transistor and power transistor. At the same time will the current is drawn from the secondary winding of the control transformer Tr3.

Die AnsteuerbaugruppenA2 bis A4 sind ebenso aufgebaut wie die eben erläuterte Ansteuerbaugruppe Al. Beide Transistoren Jedes der beiden diagonal gegenüberliegenden Transistorpaare T1, T2 und T3, T4 sind Jeweils gleichzeitig leitend oder gespert. Die der Ansteuerbaugruppe A'1 zugeführten Steuerimpulse IR1 und Ausräumimpulse 1A1 sind gleichzeitig der Ansteuerbaugruppe A2 zugeführt. Die dem anderen diagonal angeordneten Transistorpaar T3, T4 zugeordneten Ansteuerbaugruppen A3 und A4 sind eingangsseitig ebenfalls durch Jeweils gleiche Ansteuer- bzw. Ausräumimpulse IR2 bzw.The control modules A2 to A4 are structured in the same way as the ones just mentioned explained control assembly Al. Both transistors Each of the two diagonally opposite one another Transistor pairs T1, T2 and T3, T4 are each conductive or blocked at the same time. The control pulses IR1 and clearing pulses 1A1 fed to the control assembly A'1 are at the same time fed to the control module A2. The ones arranged diagonally to the other Control modules A3 and A4 assigned to transistor pairs T3, T4 are on the input side also by means of the same control or clearing pulses IR2 or

beaufschlagt.applied.

Zur Erfassung des durch Jeweils ein Transistorpaar fließenden impulsartigen Stromes dient eine Erfassungsanordnung V. Zu diesem Zweck wird der aus der Tertiärwicklung der Ansteuerübertrager Tr1 der Ansteuerbaugruppe A1 und A4 der Primärwicklung eines Stromwandlers Tr2 zugeführt. Die Sekundärwicklung des Stromwandlers Tr2 speist über eine Diode D6 eine Borde R3, an der eine dem Stromistwert Iist proportionale Spannung UIist abgegriffen wird.To detect the pulse-like flowing through one transistor pair at a time A detection arrangement V is used for the current. For this purpose, the tertiary winding is used the control transformer Tr1 of the control assembly A1 and A4 of the primary winding of a Current transformer Tr2 supplied. The secondary winding of the current transformer Tr2 feeds over a diode D6 a board R3 at which a voltage proportional to the actual current value Iist UIist is tapped.

Parallel zur Sekundärwicklung des Stromwandlers Tr2 ist die Serienschaltung einer weiteren Diode D7 mit einer Zenerdiode Z1 gelegt. Diese Erfassungsanordnung V dient nicht der Erfassung des durch die Last fließenden Stromes sondern nur der Erfassung des Transistorstromes. Die zur Sekundärwicklung des Wandlers parallel liegende Serienschaltung der Zenerdiode Z1 und der Diode D7 ermöglicht die Rückmagnetisierung des Wandlers Tr2. Uber die Erfassungsanordnung V werden bei einer Überschreitung eines vorgegebenen Stromgrenzwertes die Steuerimpulse beendet, Ausräumimpulse an die gerade stromführenden Thyristoren angelegt und somit die Transistoren vor einer Überlastung geschützt.The series connection is parallel to the secondary winding of the current transformer Tr2 another diode D7 with a Zener diode Z1. This registration order V is not used to record the current flowing through the load, only the Acquisition of the transistor current. The parallel to the secondary winding of the converter Horizontal series connection of the Zener diode Z1 and the diode D7 enables the reverse magnetization of the converter Tr2. About the registration arrangement V are exceeded in the event of a specified current limit the control pulses terminated, clearing pulses on the current-carrying thyristors are applied and thus the transistors in front of a Overload protected.

Figur 2 veranschaulicht das erfindungsgemäße Steuerungsverfahren anhand eines Impulsdiagramms, wobei alle Impulse mit einem Querstrich gekennzeichnet sind, die noch einem der Impulsverstärker I1 bis I4 zugeführt werden müssen. Figur 2a zeigt den periodischen Zeitverlauf der beiden Sägezahn- bzw. Dreieckspannungen 1 und 2.FIG. 2 illustrates the control method according to the invention on the basis a pulse diagram, where all pulses are marked with a dash, which still have to be fed to one of the pulse amplifiers I1 to I4. Figure 2a shows the periodic time course of the two sawtooth and triangular voltages 1 and 2.

Beide Sägezahnspannungen verlaufen synchron und sind formgleich.Both sawtooth voltages run synchronously and are of the same shape.

Jedoch ist die Sägezahnspannung 2 um eine Spannung a U gegenüber der Sägezahnspannung 1 ins negative verschoben. Ferner ist in Figur 2a eine positive Steuerspannung Ust eingetragen, deren Größe die Ausgangsspannung des Gleichstromstellers bestimmt. Zwischen der Ausgangs spannung des Gleichstromstellers und der Steuerspannung Ust besteht eine direkte Proportionalität. Wegen der spannungsmäßigen Verschiebung der beiden Sägezahnspannungen 1 und 2 tritt eine zeitliche Versetzung 6 T2 zwischen den Schnittpunkten der beiden Sägezahnspannungen 1 und 2 und der Steuerspannung Ust auf.However, the sawtooth voltage 2 is a voltage a U compared to the Sawtooth voltage 1 shifted into negative. Furthermore, there is a positive one in FIG. 2a Control voltage Ust entered, the size of which is the output voltage of the DC power converter certainly. Between the output voltage of the DC chopper and the control voltage Ust there is a direct proportionality. Because of the tension-wise shift the two sawtooth voltages 1 and 2 are offset in time 6 T2 the intersection of the two sawtooth voltages 1 and 2 and the control voltage Ust on.

Dieser zeitliche Abstand wird - solange der von der Erfassungsanordnung V wahrgenommene Transistorstrom unterhalb des Stromgrenzwertes bleibt - als zeitlicher Sicherheitsabstand zwischen dem Ende des Steuerimpulses TR2 für das zweite Transistorpaar und dem Beginn des Steuerimpulses TR1 für das erste Transistorpaar genutzt.This time interval is - as long as that of the acquisition arrangement V perceived transistor current remains below the current limit value - than temporal Safety distance between the end of the control pulse TR2 for the second transistor pair and the beginning of the control pulse TR1 used for the first transistor pair.

Dies zeigt ein Vergleich der Kurvenzüge in Figur 2c und 2e. Der unter Fig. 2c dargestellte Kurvenzug 5 zeigt die Steuerimpulse für für das zweite Transistorpaar T3, T4, wobei das Transistorpaar Jeweils im Signalzustand L leitend ist. Der unter Figur 2e dargestellte Kurvenzug 7 repräsentiert die Steuerimpulse TRl für das erste Transistorpaar T1, T2, wobei auch hier der Signalzustand L der Leitungephase des Transistorpaares zugeordnet ist. Die End- flanke Jedes Steuerimpulses YR2 für das zweite Transiatorpaar ist von der Anfangsflanke des Steuerimpulses IR1 für das erste Transistorpaar um die Sicherheitszeit iN T2 getrennt.This is shown by a comparison of the curves in FIGS. 2c and 2e. The under Fig. 2c shown curve 5 shows the control pulses for the second transistor pair T3, T4, the transistor pair being conductive in signal state L in each case. The under Curve 7 shown in FIG. 2e represents the control pulses TR1 for the first Transistor pair T1, T2, the signal state L of the line phase of the Is assigned transistor pair. The final edge of every control pulse YR2 for the second pair of transistors is from the starting edge of the control pulse IR1 separated by the safety time iN T2 for the first transistor pair.

Als weitere Sicherheitszeit zwischen der Endflanke Jedes Steuerimpulses rR1 für das erste Transistorpaar und der Anfangs flanke des Steuerimpulses R2 für das zweite Thyristorpaar ist die Rückstellzeit T1 T, der Sägezahnspannungen genutzt. Daraus folgt, daß der benötigte Sägezahngenerator so dimensioniert sein muß> daß die Rückstellzeit hinreichend lange ist, um den Übergang der bislang stromführenden Transistoren in den sperrenden Zustand zu ermöglichen.As an additional safety time between the end edge of each control pulse rR1 for the first pair of transistors and the starting edge of the control pulse R2 for the second pair of thyristors is the reset time T1 T, which uses sawtooth voltages. It follows that the required sawtooth generator must be dimensioned in such a way> that the reset time is long enough to accommodate the transition from the current-carrying Enable transistors in the blocking state.

Damit wird durch die Verwendung von zwei in der Spannungsachse gegeneinander verschobenen Sägezahnspannungen 1 und 2 in einfacher Weise ein Zündimpulsmuster gewonnen, das aufgrund der Sicherheitsabstände zwischen den Zündimpulsen TRl und IR2 für das erste und das zweite Transistorpaar eine hohe Sicherheit gegen einen Kurzschluß der an den Klemmen P und N anstehenden Speisespannung des Gleichstromstellers bietet.This is by using two against each other in the stress axis shifted sawtooth voltages 1 and 2 in a simple manner an ignition pulse pattern won, due to the safety distances between the ignition pulses TRl and IR2 for the first and the second transistor pair a high level of security against one Short circuit of the supply voltage of the DC chopper applied to terminals P and N. offers.

Im Ausführungsbeispiel liegt somit unabhängig von der Lage der Steuerspannung Ust die Anfangsflanke Jedes Steuerimpulses R2 für das zweite Transistorpaar fest und fällt mit den Maxima der Sägezahnspannungen 1 und 2 zusammen. Andererseits liegt die Ausschaltflanke Jedes Zündimpulses TR1 für das zweite Transistorpaar ebenfalls unabhängig von der Größe der Steuergleichspannung Ust fest und fällt mit dem Minima der beiden Sägezahnspannungen 1 und 2 zusammen. Durch die Verstellung der Steuergleichspannung Ust wird lediglich die Endflanke der Steuerimpulse T, für das zweite Transistorpaar sowie die Einschaltflanke der Steuerimpulse TR1 für das erste Transistorpaar gleichsinnig verschoben, wobei ein konstanter Sicherheitsabstand a T2 zwischen beiden Impulsflanken erhalten bleibt.In the exemplary embodiment, the control voltage is therefore independent of the position The starting edge of each control pulse R2 is fixed for the second transistor pair and coincides with the maxima of the sawtooth voltages 1 and 2. On the other hand lies the switch-off edge of each ignition pulse TR1 for the second transistor pair as well regardless of the size of the DC control voltage Ust and coincides with the minimum of the two sawtooth voltages 1 and 2 together. By adjusting the DC control voltage Ust is only the end edge of the control pulses T for the second transistor pair and the switch-on edge of the control pulses TR1 for the first transistor pair in the same direction shifted, with a constant safety distance a T2 between the two pulse edges preserved.

Die bisherigen Ausführungen galten für den Fall, daß der von der Erfassungsanordnung V für den Transistorstrom erfaßte Stromfluß unterhalb eines durch die Belastbarkeit der Transistoren gegebenen Stromgrenzwerte bleibt. Kommt es Jedoch zur Überschreitung des Stromgrenzwertes innerhalb der Zeitspanne während der ein Steuerimpuls, beispielsweise der Steuerimpulse TR2 2 ansteht, so wird dieser Steuerimpuls durch Schaltkreise im Steuersatz sofort beendet. Die Meldung, daß der Stromgrenzwert überschritten ist, wird gespeichert und erst mit Beginn der nächsten Periode der Sägezahnspannung gelöscht. Damit wird auch der Steuerimpuls IR7 für das Transistorpaar T1 und T2 in der Periode der Sägezahnspannung unterdrückt in der der Strombegrenzungswert überschriten wird. Bei dem vorliegenden Steuerkonzept für die Strombegrenzung bleibt unter allen Umständen die Frequenz konstant. Dies stellt einen wesentlichen Vorteil gegenüber bekannten Verfahren dar, bei denen Dreiecksspannungen zur Steuerimpulserzeugung verwendet werden.The previous statements apply in the event that the registration order V for the transistor current detected current flow below one by the load capacity of the transistors given current limits remains. However, if it is exceeded of Current limit value within the time span during which a control pulse, For example, the control pulse TR2 2 is pending, this control pulse is through Circuitry in the headset terminated immediately. The message that the current limit has been exceeded is saved and only at the beginning of the next period of the sawtooth voltage turned off. This also causes the control pulse IR7 for the transistor pair T1 and T2 in the period of the sawtooth voltage suppressed in the the current limiting value is exceeded. With the present control concept for the current limitation remains under all circumstances the frequency is constant. This represents a major advantage compared to known methods in which triangular voltages for control pulse generation be used.

Die vorzeitige Beendigung des Steuerimpulses TR2 beim Uberschreiten des Stromgrenzwertes geht aus dem Vergleich der Figuren 2c und 2h hervor. In der Figur 2h ist das ausgangsseitige Spannungssignal UIist der Erfassungsanordnung V für den Thyristorstrom aufgetragen. Beim Überschreiten einer zum Stromgrenzwert proportionalen Grenzspannung I grenz im Zeitpunkt to wird der Steuerimpuls tR2 beendet. Der Steuersatz ist so aufgebaut, daß jeweils mit Beendigung des Steuerimpulses für eines der Transistorpaare gleichzeitig den Ansteuerbaugruppen beider das Paar bildenden Transistoren ein Ausräumimpuls über die zugehörigen Impulsverstärker zugeleitet wird, um die betreffenden Transistoren in den Sperrzustand zu überführen. Für das zweite Transistorpaar sind dies die Figur 2d dargestellten Ausräumimpulse zA2 für das erste Transistorpaar die in Figur 2f dargestellten Ausräumimpulse TA1 Der im Zusammenhang mit Figur 1 erläuterte Vorteil, daß aufgrund der Mitkopplungsschaltung in den Ansteuerbaugruppen Al bis A4 die Thyristoren T1 bis T4 mit geringer Ansteuerenergie bereits aufgesteuert werden können, bringt als Nachteil mit sich, daß aufgrund der großen Verstärkung bereits Störimpulse, die beim Einschalten und beim Ausschalten eines Transistorpaares durch kapazitive und induktive Kopplung unerwünscht auftreten, das nicht zur Stromführung vorgesehene Transistorpaar in den leitenden Zustand überführen. Dies würde Jedoch einen Kurzschluß der an den Klemmen P und N anstehenden Speisespannung bedeuten, der aufgrund des zu langsamen Ansprechens der Sicherungen mit großer Wahrscheinlichkeit zur Zerstörung der Transistoren führen würde.The premature termination of the control pulse TR2 when exceeded of the current limit value can be seen from the comparison of FIGS. 2c and 2h. In the FIG. 2h is the voltage signal UIist on the output side of the detection arrangement V plotted for the thyristor current. When one of the current limit is exceeded proportional limit voltage I limit at time to, the control pulse tR2 is terminated. The tax rate is structured in such a way that when the control pulse ends for one of the transistor pairs at the same time the control modules of both the pair forming Transistors are supplied with a clearing pulse via the associated pulse amplifier is to transfer the transistors concerned in the blocking state. For the second pair of transistors, these are the clearing pulses zA2 shown in FIG. 2d for the first pair of transistors, the clearing pulses TA1 The im Connection with Figure 1 explained advantage that due to the positive feedback circuit the thyristors T1 to T4 with low control energy in the control modules A1 to A4 can already be turned on, brings with it the disadvantage that due to the large gain already glitches when switching on and when switching off of a transistor pair occur undesirably due to capacitive and inductive coupling, the transistor pair not intended for current conduction in the conductive State. However, this would short-circuit the terminals P and N means that the supply voltage is due to the slow response of the fuses will very likely lead to the destruction of the transistors would.

Um diese Gefahr auszuschließen, ist der Steuersatz, der in Figur 3 dargestellt ist, so aufgebaut, daß unmittelbar vor der Ubertragung der Einschalt- bzw. Ausschaltflanke der Ausschaltimpulse an das zur Stromführung vorgesehene Transistorpaar dem nicht zur Stromführung vorgesehenen Transistorpaar ein Sperrimpulse T5 über den Eingang E2 der Ansteuerbaugruppen auf den Ausräumübertrager Tr3 gegeben wird. Ein induktiv oder kapazitiv übergekoppelter Störimpuis fließt somit nicht über die Basis-Emitter-Strecke des nicht zur Stromführung vorgesehenen Transistorpaares, sondern wird vom Ansteuerübertrager wegen der anstehenden negativen Basis-Emitter-Spannung sofort abgezogen. Die Sperrimpulse S sind so dimensioniert, daß übergekoppelte Störimpulse immer kleiner sind.To avoid this risk, the tax rate shown in Figure 3 is shown, constructed so that immediately before the transmission of the switch-on or switch-off edge of the switch-off pulses to the transistor pair provided for current conduction the transistor pair not intended to carry a current through a blocking pulse T5 the input E2 of the control modules is given to the clearing transformer Tr3. An inductively or capacitively coupled interference pulse does not flow over the Base-emitter path of the transistor pair not intended to carry current, it is used by the control transformer because of the negative base-emitter voltage withdrawn immediately. The blocking pulses S are dimensioned so that overcoupled interference pulses are getting smaller.

Bei einer potentialfreien Übertragung der Sperrimpulse kann nicht ohne größeren Aufwand, insbesondere größere Übertrager, ein dauerndes Anstehen negativer Spannung an den Basis-Emitter-Strecken der nicht zur Stromführung vorgesehenen Transistoren erreicht werden.In the case of a potential-free transmission of the blocking impulses, it cannot without great effort, especially larger transformers, a constant queue of negative ones Voltage at the base-emitter paths of the transistors not intended to carry current can be achieved.

Der Vorteil der erfindungsgemäßen Gestaltung liegt darin, daß ein unerwünschtes Zünden der Transistören dadurch zuverlässig ausgeschlossen wird, daß genau im kritischen Augenblick, d.h.The advantage of the design according to the invention is that a unwanted ignition of the transistor interference is reliably excluded in that exactly at the critical moment, i.e.

unmittelbar vor Einschalten, bzw. Ausschalten des zur Stromftihrung vorgesehenen Transistorpaares Sperrimpulse an das andere Transistorpaar angelegt werden, die dann nur eine kurze zeitliche Überlappung mit dem Ansteuerimpuls bzw. Ausräumimpuls am stromführenden Transistorpaar aufweisen müssen.immediately before switching on or switching off the power supply provided transistor pair blocking pulses applied to the other transistor pair which then only overlap briefly with the control pulse or Must have clearing pulse on the current-carrying transistor pair.

Dies soll anhand des in Figur 2 dargestellten Impulsdiagraiis veranschaulicht werden. Die Zündimpulse für das erste Transistorpaar IR1 sind unter Figur 2e dargestellt. Die Sperrimpulse für daa zweite Transistorpaar sind aus Figur 2d entnehmbar und mit Ts2 bezeichnet. Es ist ersichtlich, daß sowohl der Einschalt- als auch der Ausschaltflanke Jedes der Steuerimpulse P,1 Jeweils ein Sperrimpuls T52 zugeordnet. Aus Maßstabsgründen schlecht erkennbar ist, daß die Sperrimpulse T52 Jeweils etwa eine Mikrosekunde vor der Flanke der zugehörigen Einschalt- bzw. Ausschaltflanke der zugehörigen Steuerimpulse IR1 beginnen. Schaltungstechnisch wird dies im Steuersatz dadurch realisiert, daß die Steuerimpulse erst ein Verzögerungsglied durchlaufen, ehe sie die zugehörigen Impulsverstärker erreichen.This is to be illustrated with the aid of the pulse diagram shown in FIG will. The ignition pulses for the first pair of transistors IR1 are shown in FIG. 2e. The blocking pulses for the second transistor pair can be seen in FIG. 2d and denoted by Ts2. It can be seen that both the switch-on and the switch-off edge Each of the control pulses P, 1 is assigned a blocking pulse T52. For reasons of scale it is difficult to see that the blocking pulses T52 each take about one microsecond before the edge of the associated switch-on or switch-off edge of the associated Control pulses IR1 begin. In terms of circuitry, this is reflected in the tax rate realized that the control pulses only pass through a delay element before they reach the associated pulse amplifiers.

Der Zusammenhang zwischen den Flanken der Steuerimpulse IR2 für das zweite Transistorpaar und den zugehörigen Sperrimpulsen I für das erste Transistorpaar ergibt sich aus dem Vergleich der Kurven in Figur 2c und 2f. Wesentlich ist auch dabei, dad der Jeweilige Sperrimpulse Isl jeweils etwa eine Mikrosekunde vor den Flanken der Steuerimpulse IR2 den Ausräumübertragern der nicht zur Stromführung vorgesehenen Transistoren zugeführt ist.The relationship between the edges of the control pulses IR2 for the second pair of transistors and the associated blocking pulses I for the first pair of transistors results from the comparison of the curves in FIGS. 2c and 2f. It is also essential here, since the respective blocking pulse Isl is about one microsecond before the Flanks of the control impulses IR2 the clearing transformers not for current conduction provided transistors is supplied.

Figur 3 zeigt den Steuersatz zur Realisierung der Sägezahnspannungen sowie der daraus abgeleiteten Impulsmuster. Der Sägezahngenerator G umfaßt einen als Integrator beschalteten Operationsverstärker OP1 sowie einen als Vergleicher dienenden weiteren Operationsverstärker OP2. Die Ausgangsspannung U2 des Operationsverstärkers OP2 ist über zwei Parallelzweige auf den invertierenden Eingang des ersten Operationsverstärkers OP1 zurückgeführt. Der eine ParalleGzweig besteht aus einer Serienschaltung einer Diode D9 und eines Widerstandes R5, der andere Parallelzweig aus einer zur Diode D9 antiparallelen Diode D8 sowie einem Widerstand R4.Figure 3 shows the tax rate for realizing the sawtooth voltages as well as the pulse pattern derived from it. The sawtooth generator G includes a Operational amplifier OP1 wired as an integrator and one as a comparator serving further operational amplifier OP2. The output voltage U2 of the operational amplifier OP2 is connected to the inverting input of the first operational amplifier via two parallel branches OP1 returned. One parallel branch consists of a series connection of a Diode D9 and a resistor R5, the other parallel branch from one to the diode D9 anti-parallel diode D8 and a resistor R4.

Über die Parallelzweige wird die negative bzw. positive Ausgangsspannung des Operationsverstärkers OP2 dem ersten Operationsverstärker OP1 zur Integration zugeführt, wobei die durch Integration entstehende Ausgangsspannung mit U1 bezeichnet ist. Der Widerstand R5 ist größer als der Widerstand R4, so daß die Integration in beiden Richtungen mit unterschiedlicher Geschwindigkeit erfolgt, d.h. daß ausgangsseitig die mit 1 bezeichnete Sägezahnspannung ansteht. Der Operationsverstärker OP2 kippt Jeweils bei Ubereinstimmung der Spannungen U1 und U2 in seine entgegengesetzte Spannungslage. Damit erscheint am Ausgang des Operationsverstärkers OP2 der in Figur 2b eingezeichnete rechteckförmige Signalverlauf 4. Der Rückstellzeit dT1 der Sägezahnspannung entspricht Jeweils die Zeitdauer der negativen Ausgangsspannung des Operationsverstärkers OP2. Der selbstschwingende Sägezahngenerator G stellt somit zwei Ausgangssignale zur Verfügung, die Sägezahnspannung 1 sowie die Rechteckspannung 4.The negative or positive output voltage is generated via the parallel branches of the operational amplifier OP2 to the first operational amplifier OP1 for integration supplied, the output voltage resulting from integration denoted by U1 is. The resistor R5 is larger than the resistor R4, so that the integration takes place in both directions at different speeds, i.e. that on the output side the sawtooth voltage designated by 1 is applied. The operational amplifier OP2 tilts In each case when the voltages U1 and U2 match in its opposite voltage position. That shown in FIG. 2b appears at the output of the operational amplifier OP2 Square waveform 4. The reset time dT1 corresponds to the sawtooth voltage In each case the duration of the negative output voltage of the operational amplifier OP2. The self-oscillating sawtooth generator G thus provides two output signals Available, the sawtooth voltage 1 as well as the square wave voltage 4.

Die Sägezahnspannung 1 ist dem invertierenden Eingang eines ersten Vergleichsgliedes VG7 sowie über eine Zenerdiode Z2 dem nicht invertierenden Eingang eines zweiten Vergleichsgliedes VG2 zugeführt. Der nicht invertierende Eingang des zweiten VergleichsgliedesVI)2 liegt über einem Widerstand R6 an der negativen Versorgungsspannung N1, die negativer ist, als die negative Spitze der Sägezahnspannung. Damit ist die am nicht invertierenden Eingang des zweiten Vergleichsgliedes VG2 auftretende Sägezahnspannung 2 gegenüber der Sägezahnspannung 1 zu negativen Spannungen hin verschoben. Dem invertierenden Eingang des zweiten Vergleichsgliedes VG2 sowie dem nicht invertierenden Eingang des ersten Vergleichsgliedes VG1 ist die mit 3 bezeichnete Steuergleichspannung Ust zugeführt. Ferner ist ein drittes Vergleichsglied VG3 vorgesehen, dessen invertierenden Eingang eine dem Stromgrenzwert proportionale Spannung U , dessen nicht invertierenden Eingang Jedoch eine dem Stromistwert der Erfassungsanordnung V proportionale Signalspannung UIist zugeführt ist.The sawtooth voltage 1 is the inverting input of a first Comparison element VG7 and the non-inverting input via a Zener diode Z2 a second comparison element VG2 supplied. The non-inverting input of the The second comparison element VI) 2 is connected to the negative supply voltage via a resistor R6 N1, which is more negative than the negative peak of the sawtooth voltage. So that is sawtooth voltage occurring at the non-inverting input of the second comparison element VG2 2 shifted towards negative voltages compared to the sawtooth voltage 1. The inverting one Input of the second comparison element VG2 and the non-inverting input of the first comparison element VG1 is the DC control voltage labeled 3 Ust supplied. Furthermore, a third comparison element VG3 is provided, its inverting Input a voltage U proportional to the current limit value, its non-inverting However, the input is a signal voltage proportional to the actual current value of the detection arrangement V. UIist is supplied.

Der Ausgang des dritten Vergleichsgliedes VG3 ist mit dem Setzeingang einer bistabilen Kippstufe Kl verbunden. Der RUcksetzeingang der bistabilen Kippstufe Kl ist mit der Ausgangsspannung 4 des Operationsverstärkers OP2 beaufschlagt.The output of the third comparison element VG3 is connected to the set input connected to a bistable flip-flop Kl. The reset input of the bistable multivibrator The output voltage 4 of the operational amplifier OP2 is applied to Kl.

Die Ausgangsspannung 9 der bistabilen Kippstufe K7 ist zusammen mit der Ausgangsspannung 4 des Operationsverstärkers OP2 sowie dem Ausgangssignal des ersten Vergleichsgliedes VG1 den Eingängen eines ersten NAND-Gatters Gl zugeführt. Ferner ist das Ausgangssignal 9 der bistabilen Kippstufe K1 zusammen mit dem Ausgangssignal 4 des Operationsverstkrkers OP2 und dem Ausgangssignal des zweiten Vergleichsgliedes VC2 einem zweiten NAND-Gatter G2 zugeführt. Die Sägezahnspannungen 1 und 2, die Steuerspannung j, die Ausgangsspannung 4 des Operationsverstärkers OP2 sowie die Ausgangs spannung 9 der bistabilen Kippstufe K1 sind mit diesen Zahlen bezeichnet in Figur 2 wiedergegeben. Das Ausgangssignal I des ersten NAND-Gatters G1 und das Ausgangssignal 5 des zweiten NAND-Gatters G2 stellen bereits die aus den Sägezahnspannungen bzw. aus dem Vergleich der Sägezahnspannungen 1 und 2 int der Steuerspannung USt hergeleiteten Steuerimpulse dar.The output voltage 9 of the bistable multivibrator K7 is together with the output voltage 4 of the operational amplifier OP2 and the output signal of the first comparison element VG1 fed to the inputs of a first NAND gate Gl. Furthermore, the output signal 9 of the bistable multivibrator K1 is together with the output signal 4 of the operational amplifier OP2 and the output signal of the second comparison element VC2 is fed to a second NAND gate G2. The sawtooth voltages 1 and 2, the Control voltage j, the output voltage 4 of the operational amplifier OP2 and the Output voltage 9 of the bistable multivibrator K1 are denoted by these numbers reproduced in FIG. The output signal I of the first NAND gate G1 and the Output signal 5 of the second NAND gate G2 already represent those from the sawtooth voltages or from the comparison of the sawtooth voltages 1 and 2 int of the control voltage USt derived control impulses.

Das Ausgangssignal 7 des ersten NAND-Gatters G1 sowie das Ausgangssignal 5 des zweiten NAND-Gatters G2 enthält die Steuerimpulse TRl für das erste Transistorpaar T1, T2 und 1R2 für das zweite Transistorpaar T3, T4. Die Steuerimpulse 1R1 und IR2 durchlaufen Jeweils eine den Impuleverstärkern I1 und I2 vorgeschaltete Verzögerungsstufe, VZ1 und VZ2, die sowohl die Vorder- als auch die Rückflanke Jedes Steuerimpulses um die gleiche Zeit, nämlich 1 + s 1 µs verzögern und damit den zeitlichen Vorlauf der Sperrimpulse tS1 und 'fs2 sichern. Das Ausgangssignal IR1 des ersten Impulsverstärkers wird den Eingängen El der Ansteuerbaugruppen Al und A2 des Transistorpaares T1 und T2 zugeführt. Das Ausgangssignal TR2 des zweiten Impulsverstärkers I2 wird den Eingängen E1 der Ansteuerbaugruppen A3 und A4 für das zweite Transistorpaar T3 und T4 zugeleitet.The output signal 7 of the first NAND gate G1 and the output signal 5 of the second NAND gate G2 contains the control pulses TRl for the first transistor pair T1, T2 and 1R2 for the second pair of transistors T3, T4. The control pulses 1R1 and IR2 each run through a delay stage connected upstream of the pulse amplifiers I1 and I2, VZ1 and VZ2, which are both the leading and trailing edges of each control pulse delay by the same time, namely 1 + s 1 µs and thus the lead time the blocking pulses tS1 and 'fs2 secure. The output signal IR1 of the first pulse amplifier is the inputs El of the control modules Al and A2 of the transistor pair T1 and T2 supplied. The output signal TR2 of the second pulse amplifier I2 is the inputs E1 is fed to the control modules A3 and A4 for the second transistor pair T3 and T4.

Zur Herleitung der Ausräumimpulse TAi und TA2 ist eine monostabile Kippstufe M1 eingesetzt, deren dynamischen Eingang das Ausgangssignal 7 des ersten NAND-Gatters G1 zugeführt ist. Am Ende eines Steuerimpulses tR1 also an der Übergangsflanke von L nach H gibt die monostabile Kippstufe M1 einen L-Impuls ab, dessen Dauer der Länge eines Ausräumimpulses TAl entspricht. Das Ausgangssignal des ersten NAND-Gatters G1 liegt ferner am dynamischen Eingang einer weiteren monostabilen Kippstufe M3, die Jeweils bei der Einschaltflanke der Steuerimpulse Y 1, d.h. beim Übergang von H nach L einen Impuls abgibt, dessen Dauer der Länge der Sperrimpulse T52 entspricht.A monostable is used to derive the clearing impulses TAi and TA2 Flip-flop M1 used, the dynamic input of which the output signal 7 of the first NAND gate G1 is supplied. At the end of a control pulse tR1 that is on the transition edge from L to H, the monostable multivibrator M1 emits an L pulse, the duration of which is the Corresponds to the length of a clearing pulse TAl. The output of the first NAND gate G1 is also at the dynamic input of a further monostable multivibrator M3, each at the switch-on edge of the control pulses Y 1, i.e. at the transition from H to L emits a pulse, the duration of which corresponds to the length of the blocking pulses T52.

Ganz analog liegen die Ausgangssignale 5 des zweiten NAND-Gatters G2 ebenfalls an den dynamischen Eingängen von zwei monostabilen Kippstufe M2 und M4. Die erstgenannte monostabile Kippstufe M2 liefert ausgangsseitig einen L-Impuls von der Dauer eines Ausräumimpulses T an der Ausschaltflanke Jedes Steuerimpulses, d.h. beim Übergang des Signals 5 von L nach H. Die monostabile Kippstufe M4 liefert Jeweils einen L-Impuls von der Dauer eines Sperrimpulrres ts1, wenn die Einschaltflanke eines Steuerimpulses TR2 für das zweite Thyristorpaar auftritt, d.h. bei einem Übergang von H nach L. Mit den Ausgangssignalen der monostabilen Kippstufen M1 und M2 und M4 ist ein drittes NAND-Gatter G3 beaufschlagt, mit den Ausgangssignalen der monostabilen Kippstufen M2, M1 und M3 ein viertes NAND-Gatter G4. Die Ausgangssignale der NAND-Gatter G3 und G4 sind mit 8 und 6 bezeichnet und in Figur 2 dargestellt. Das Ausgangssignal 8 des NAND-Gatters G3 weist die Ausräumsignale TAl sowie die Sperrsignale T51 auf, wobei der Zustand H Jeweils das Ausräumen bzw. das Sperren der zugeordneten Transistoren bewirkt. Wie Figur 2f veranschaulicht, tritt am Ende des Steuerimpulses IR1 ein Ausräumimpuls TAl im Signalzug 8 auf. Ferner treten Sperrimpulse IS1 kurz vor der Einachaltflanke sowie der Ausschaltflanke der Steuerimpulse 1R2 für das zweite Transistorpaar T3, T4 auf. Dies gilt ganz analog für den in Figur 2d dargestellten Signalzug 6. Den die Ausräum- und eie Sperrimpulse liefernden dritten und vierten NAND-Gattern G3 und G4 sind Impulaverstärker I3 und I4 nachgeschaltet, deren verstärkte Ausgangssignale den Eingängen E2 der Anateuerbaugruppen A7 und A2 des ersten Transistorpaares T1, T2 bzw. den Ansteuerbaugruppen A3 und A4 des zweiten Transistorpaares T3, T4 zugeführt sind. Da die Sperrimpulse IS1 und IS2 gegenüber den Steuerimpulsen TR2 bzw. TRl unverzögert gewonnen und weitergeleitet sind, weisen sie eine geringfUgige zeitliche Voreilung gegenüber den Flanken der zugehörigen Steuerimpulse auf, so daß durch induktiv und kapazitiv übergekoppelte Störimpulse das jeweils nicht zur Stromführung vorgesehene Transistorpaar trotz der Empfir.dlichkeit der Ansteuerbaugruppen nicht fälschlich gezündet werden kann.The output signals 5 of the second NAND gate are completely analogous G2 also at the dynamic inputs of two monostable multivibrators M2 and M4. The first-mentioned monostable multivibrator M2 supplies an L pulse on the output side of the duration of a clearing pulse T on the switch-off edge Each control pulse, i.e. at the transition of the signal 5 from L to H. The monostable multivibrator M4 supplies In each case an L-pulse of the duration of a blocking pulse reset ts1 when the switch-on edge of a control pulse TR2 for the second thyristor pair occurs, i.e. at a transition from H to L. With the output signals of the monostable multivibrators M1 and M2 and M4 is applied to a third NAND gate G3, with the output signals of the monostable Flip-flops M2, M1 and M3 a fourth NAND gate G4. The output signals of the NAND gate G3 and G4 are labeled 8 and 6 and are shown in FIG. The output signal 8 of the NAND gate G3 has the clearing signals TAl and the blocking signals T51, where the state H is the clearing or blocking of the assigned transistors causes. As FIG. 2f illustrates, IR1 occurs at the end of the control pulse Clearance pulse TAl in signal train 8. Furthermore, blocking pulses occur shortly before the IS1 Single switch-off edge as well as the switch-off edge of the control pulses 1R2 for the second transistor pair T3, T4 open. This applies quite analogously to the signal train 6 shown in FIG. 2d. The third and fourth NAND gates supplying the clearing and blocking pulses G3 and G4 are followed by pulse amplifiers I3 and I4, their amplified output signals the inputs E2 of the control modules A7 and A2 of the first transistor pair T1, T2 or the control modules A3 and A4 of the second transistor pair T3, T4 are. Since the blocking pulses IS1 and IS2 compared to the control pulses TR2 and TRl are acquired and forwarded without delay, they have a slight temporal effect Leading on the edges of the associated control pulses, so that by Inductively and capacitively overcoupled interference pulses that are not used to conduct electricity provided transistor pair despite the sensitivity of the control modules can be falsely ignited.

3 Figuren 8 Patentansprüche Leerseite3 Figures 8 claims Blank page

Claims (7)

Patentansrüche 1. Verfahren zur Impulsbreitensteuerung für einen Gleichstromaller, bei dem Transistoren als Stromrichterventile in einer einphasigen Brückenschaltung zur Speisung einer in der ibrUckendiagonale angeordneten ohmisch-induktiven Last dienen, wobei die Transistoren durch Freilaufdioden überbrückt sind und Jedem Transistor eine Ansteuerbaugruppe zugeordnet ist und wobei die Dauer der Steuerimpulse für die Ansteuerbaugruppen von Jeweils zwei diagonal angeordneten Transistoren durch die Schnitt punkte einer periodischen Sägezahnspannung mit Jeweils einer Steuergleichspannung festgelegt ist, d a d u r c h g ek e n n z e i c h n e t, daß zwei synchronisierte, gestaitagleiche Sägezahnspannungen (1, 2), die in der Spannungsachse gegeneinander verschoben ( # U) sind, mit einer Steuergleichsparnung (Ust) zum Schnitt gebracht werden, wobeidas Ende Jedes Steterimpalses (IR1) für das erste diagonal angeordnete Transistcrpaar (T1, T2) vom Beginn jedes Steuerimpulses (TR2) für das zweite diagonal angeordnete Transistorpaar (T3, T4) durch die Rückstellzeit ( T1) der Sägezahnspannung getrennt ist und das Ende jedes Steuerimpulses (IR2) für das zweite diagonal angeordnete Transistorpaar (T3, T4) vom Beginn Jedes Steuerimpulses für das erste diagonal angeordnete Transistorpaar durch die Zeitdifferenz ( T2) zwischen den Schnittpunkten der Flanken geringer Steigung der Sägezahnspannung mit der Steuergleichspannung getrennt ist.Claims 1. Method for pulse width control for a direct current all in the case of transistors as converter valves in a single-phase bridge circuit for supplying an ohmic-inductive load arranged in the diagonal of the bridge serve, the transistors are bridged by freewheeling diodes and each transistor a control module is assigned and the duration of the control pulses for the control modules of two diagonally arranged transistors through each the points of intersection of a periodic sawtooth voltage with a DC control voltage in each case it is stipulated that two synchronized, Equal sawtooth voltages (1, 2) that are opposed to one another in the voltage axis shifted (# U) are brought to the cut with a tax equal savings (Ust) where the end of each continuous impalses (IR1) for the first diagonally arranged Transistor pair (T1, T2) from the beginning of each control pulse (TR2) for the second diagonal arranged transistor pair (T3, T4) by the reset time (T1) of the sawtooth voltage is separated and the end of each control pulse (IR2) for the second diagonally arranged Pair of transistors (T3, T4) from the beginning of each control pulse for the first diagonally arranged Transistor pair by the time difference (T2) between the intersection of the edges low slope of the sawtooth voltage is separated from the DC control voltage. 2. Verfahren zur Impulsbreitensteuerung für einen Gleichstromsteiler nach Patentanspruch 1, dadurch gekennzeichnet, daß am Ende Jedes Steuerimpulses (TRl bzw. TR2) ein Ausräumimpuls (TA1 bzw. YÅ2) für die stromführenden Transistoren (T1, T2 bzw. T31 T4) vorgesehen ist.2. Method of pulse width control for a DC divider according to claim 1, characterized in that at the end of each control pulse (TRl or TR2) a clearing pulse (TA1 or YÅ2) for the current-carrying transistors (T1, T2 or T31 T4) is provided. 3. Verfahren zur Impuisbreitensteuerung für einen Gleichstromsteller nach Patentanspruch 2, mit einer Erfassungeanordnung für den Stroifiuß in dem Jeweils leitenden Transistorpaar, dadurch gekennzeichnet, daß die Steuerimpulse (TRl, tR2) beendet werden, wenn der Stromfluß einen Stromgrenzwert überschreitet.3. Method for pulse width control for a DC chopper according to patent claim 2, with a detection arrangement for the Stroifiuß in the respective conductive pair of transistors, characterized in that the control pulses (TRl, tR2) be terminated when the current flow exceeds a current limit value. 4. Verfahren zur Impulsbreitensteuerung fur einer Gleichstromsteller nach einem der PatentansprUche 1 bis 3, dadurch gekennzeichnet, daß unmittelbar vor dem Anlegen eines Steuerimpulses (IR1 bzw. IR2) an das zur Stromführung vorgesehene Transistorpaar (T T2 bzw. T3, T4) ein Sperrimpuls ( S1 TS2) an das nichteinzuschaltende Transistorpaar angelegt wird, der sich mit dem Steuerimpuls überlappt.4. Method for pulse width control for a DC chopper according to one of claims 1 to 3, characterized in that directly before applying a control pulse (IR1 or IR2) to the one provided for current conduction Transistor pair (T T2 or T3, T4) a blocking pulse (S1 TS2) to the not to be switched on Transistor pair is applied, which overlaps with the control pulse. 5. Verfahren zur Impulsbreitensteuerung für einen Gleichstromsteller nach Patentanspruch 4, dadurch gekennzeichnet, daß unmittelbar vor Beendigung des Steuerimpulses (TRl bzw. rR2) an dem stromführenden Transistorpaar (T1, T2 bzw. T3, T4) ein Sperrimpuls (T51 bzw. 82) an das nichtstromftlhrende Transistorpaar angelegt wird, der mit dem Ausräumimpuls (TAl bzw. IA2) überlappt.5. Method of pulse width control for a DC chopper according to claim 4, characterized in that immediately before the end of the Control pulse (TRl or rR2) on the current-carrying transistor pair (T1, T2 or T3, T4) a blocking pulse (T51 or 82) to the transistor pair that does not carry current which overlaps with the clearing pulse (TAl or IA2). 6. Steueranordnung zur Durchführung des Verfahrens nach den Patentansprüchen 1 und 2, dadurch gekennzeichnet, daß ein Sägezahngenerator (G) vorgesehen ist, der zusätzlich zur Sägezahnspannung (1) Jeweils während deren Rückstellzeit einen Rechteckimpuls (4) liefert, daß ein erstes Vergleichsglied (VG1) vorgesehen ist, dessen Eingängen die Sägezahnspannung und die Steuergleichspannung (Ust) zugeführt ist, daß ein zweites Vergleichsglied (VG2) vorgesehen ist, dessen Eingängen die Steuergreichspannung und zur Spannungsverschiebung (#U) ebenfalls die Sägezahnspannung über einer Zenerdiode (Z2) zugeführt ist, daß ein erstes NAND-Gatter (G1) vorgesehen ist, dem die Rechteckimpulse (4) sowie das Ausgangssignal des ersten Vergleichsgliedes zugeführt ist, daß ein zweitesNAND-Gatter (G2) vorgesehen ist, dem außer den Rechteckimpulsen (4) das Ausgangssignal des zweiten Vergleichs.6. Control arrangement for performing the method according to the claims 1 and 2, characterized in that a sawtooth generator (G) is provided which in addition to the sawtooth voltage (1), a square pulse during its reset time (4) provides that a first comparison element (VG1) is provided, its inputs the sawtooth voltage and the DC control voltage (Ust) is supplied that a second Comparison element (VG2) is provided, the inputs of which are the control voltage and for the voltage shift (#U) also the sawtooth voltage across a zener diode (Z2) is supplied that a first NAND gate (G1) is provided to which the square-wave pulses (4) and the output signal of the first comparison element is supplied that a A second NAND gate (G2) is provided, to which, in addition to the square-wave pulses (4), the output signal of the second comparison. glieds zugeführt ist, daß der Ausgang des ersten NAND-Gatters über einen ersten Impulrverstärker (I1) mit den Ansteuerbaugruppen (A1, A2) des ersten diagonal angeordneten Transistorpaares (T1, T2) und der Ausgang des zweiten NAND-Gatters (G2) über einen zweiten Impulsverstärker (I2) mit den Ansteuerbaugruppen (A3, A4) des zweiten diagonal angeordneten Transistorpaares (T3, T4) verbunden ist, daß ferner der Ausgang des ersten NAND-Gatters mit einer ersten nonostabilen Kippstufe (M1) verbunden ist, die Je-.weils am Ende eines Steuerimpulses (tal) für das erste Transistor- paar einen Ausräumimpuls ( A1) liefert, der über einen dritten Impulsverstärker (I3) den Ansteuerbaugruppen des ersten Transistorpaares zugeführt ist, und daß der Ausgang des zweiten NAND-Gatters (G2) mit einer zweiten monostabilen Kippstufe (M2) verbunden ist, die Jeweils am Ende eines Steuerimpulses (IR2) für das zweite Transistorpaar einen Ausräumimpuls (IA2) liefert, der über ehen vierten Impulsverstärker (I4) den Ansteuerbaugruppen des zweiten Transistorpaares zugeführt ist.element is fed that the output of the first NAND gate via a first pulse amplifier (I1) with the control modules (A1, A2) of the first diagonally arranged transistor pair (T1, T2) and the output of the second NAND gate (G2) via a second pulse amplifier (I2) with the control modules (A3, A4) of the second diagonally arranged transistor pair (T3, T4) is connected that further the output of the first NAND gate with a first nonostable multivibrator (M1) connected, each at the end of a control pulse (tal) for the first transistor pair a clearing pulse (A1) delivers, which via a third pulse amplifier (I3) is fed to the control modules of the first transistor pair, and that the output of the second NAND gate (G2) connected to a second monostable multivibrator (M2) is, each at the end of a control pulse (IR2) for the second transistor pair a clearing pulse (IA2) delivers, which via ehen fourth pulse amplifier (I4) the Control modules of the second transistor pair is supplied. 7. Steueranordnung nach Patentanspruch 6 zur Durchführung des Verfahrens nach Patentanspruch 3, dadurch gekennzeichnet, daß ein drittes Vergleichsglied (VG3) zum Vergleich des Stromflusses in dem jeweils leitenden Thyristorpaar (T1, T2 bzw. T3, T4) mit dem Stromgrenzwert vorgesehen ist, dessen Ausgang dei Setzeingang einer bistabilen Kippstufe (K1) zugeführt ist, deren RUcksetzeingang die Rechteckimpuise (4) des Sägezahngenerators (G) zugeführt sind und daß der Ausgang der bistabilen Kippstufe Je einem weiteren Eingang des ersten und zweiten NAND-Gatters (G1, 02) zugeführt ist.7. Control arrangement according to claim 6 for carrying out the method according to claim 3, characterized in that a third comparison element (VG3) to compare the current flow in the respective conductive thyristor pair (T1, T2 or T3, T4) is provided with the current limit value, the output of which is the set input of a bistable multivibrator (K1) is fed, whose reset input the square pulse (4) of the sawtooth generator (G) are fed and that the output of the bistable Trigger stage One further input each of the first and second NAND gate (G1, 02) is fed. 3. Steueranordnung nach den Patentansprüchen 6 oder 7 zur DurchfX1rung des Verfahrens nach den Patentansprüchen 4 un(' 5,dadurch gekennzeichnet, daß dem ersten und zweiten Impulaverstäraer (11, 12) Jeweils eine Verzögerungsstufe (VZ1, VZ2) vorgeschaltet ist, dad dem dritten und vierten Impulsverstärker (13, I4) ein drittes und viertes NAND*-Catter (G3, G4) vorgeschaltet ist, daß eine an den Ausgang des ersten NAND-Gatters angekoppelte dritte monostabile Kippstufe (M3) vorgesehen ist, die durch die Anfangsflanke des Steuerimpulses ( R1) für das erste Transistorpaar (T1, T2) ausgelöst wird, und daß eine an den Ausgang des zweiten NAND-Gatters angekoppelte, vierte monostabile Kippstufe (M4) vorgesehen ist, die durch die Anfangsflanke des Steuerimpulses ( R2) für das zweite lransistorpaar (T3, T4) ausgelöst wird, und daß das dritte NAND-Gatter eingangaseitig durch die Ausgangssignale der ersten, zweiten und vierten monostabilen Kippstufe und das vierte NAND-Gatter eingangsseitig durch die Ausgangssignale der ersten, zweiten und dritten monostabilen Kippstufe beaufschlagt ist.3. Control arrangement according to claims 6 or 7 for implementation of the method according to claims 4 and 5, characterized in that the first and second pulse amplifiers (11, 12) each with a delay stage (VZ1, VZ2) is connected upstream, since the third and fourth pulse amplifiers (13, I4) are connected third and fourth NAND * -Catter (G3, G4) is connected upstream that one is connected to the output the first NAND gate coupled third monostable multivibrator (M3) is provided is caused by the starting edge of the control pulse (R1) for the first transistor pair (T1, T2) is triggered, and that a coupled to the output of the second NAND gate, fourth monostable multivibrator (M4) is provided by the starting edge of the Control pulse (R2) for the second pair of transistors (T3, T4) is triggered, and that the third NAND gate on the input side by the output signals of the first, second and fourth monostable multivibrator and the fourth NAND gate on the input side by the output signals of the first, second and third monostable multivibrator is applied.